JP3504172B2 - 交差型電圧レベルシフト回路 - Google Patents
交差型電圧レベルシフト回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電圧レベルシフト
回路に関し、特に、低電力の高速電圧レベルシフト回路
に関する。
回路に関し、特に、低電力の高速電圧レベルシフト回路
に関する。
【０００２】
【従来の技術】ジオメトリが０．３５ミクロン未満のＣ
ＭＯＳ回路の導入によって、より低い電源電圧が、デバ
イスの信頼性を維持するために必要となっている。その
結果、供給電圧は５ボルトから３．３ボルト以下へと低
減した。しかし、多数のインタフェース（バス）信号
は、ゼロから５ボルトのロジックレベルを今なお使用し
ている。ゆえに、ロジックプロセッサ入力／出力（Ｉ／
Ｏ）回路は「電圧フレンドリー」でなければならない。
すなわち、ロジックプロセッサＩ／Ｏ回路は、ゼロから
３．３ボルトの信号を供給（調達）し得るが、ゼロから
５ボルトの信号を受け入れなくてはならない。
ＭＯＳ回路の導入によって、より低い電源電圧が、デバ
イスの信頼性を維持するために必要となっている。その
結果、供給電圧は５ボルトから３．３ボルト以下へと低
減した。しかし、多数のインタフェース（バス）信号
は、ゼロから５ボルトのロジックレベルを今なお使用し
ている。ゆえに、ロジックプロセッサ入力／出力（Ｉ／
Ｏ）回路は「電圧フレンドリー」でなければならない。
すなわち、ロジックプロセッサＩ／Ｏ回路は、ゼロから
３．３ボルトの信号を供給（調達）し得るが、ゼロから
５ボルトの信号を受け入れなくてはならない。
【０００３】電圧フレンドリーである代わりに、回路は
「コア」回路とＩ／Ｏ回路とに分割され得、ここで「コ
ア」ロジックがより低い３．３ボルトで動作し、Ｉ／Ｏ
回路が５ボルトで動作する。信号レベルの適合性を容易
にするために、図１（従来技術）と同様の電圧レベルシ
フト回路がＩ／Ｏ回路内で使用される。
「コア」回路とＩ／Ｏ回路とに分割され得、ここで「コ
ア」ロジックがより低い３．３ボルトで動作し、Ｉ／Ｏ
回路が５ボルトで動作する。信号レベルの適合性を容易
にするために、図１（従来技術）と同様の電圧レベルシ
フト回路がＩ／Ｏ回路内で使用される。
【０００４】さらに、（各トランジスタが二酸化シリコ
ンによって電気的に絶縁している）超高速小型ジオメト
リのＳＩＭＯＸＣＭＯＳ回路の導入は、「コア」回路用
のさらに低い電圧を可能にした。このような回路の多く
は、ポケットベルなどの用途において１つの電池での作
動が必要とされる。他の応用では、コア回路への電力と
して１つの電池（０．８から１．５ボルト）を使用し、
Ｉ／Ｏ回路への電力として２つの電池（１．５から３ボ
ルト）を使用する。０．８ボルトのロジック信号を入力
として受け入れ、０．８ボルトまたは０．８ボルトから
３ボルトのどちらかの出力信号に変換し得る、柔軟性の
あるコア−Ｉ／Ｏ電圧レベルシフト回路が必要とされ
る。大きな電圧の幅は、コア電池が低電圧であること
（寿命の終わり）およびＩ／Ｏ電池（単数または複数）
が新しいことから生じ得る。下記に説明するように、電
池（単数または複数）が消耗するにつれて、従来のレベ
ルシフト回路は比較的低速になる。
ンによって電気的に絶縁している）超高速小型ジオメト
リのＳＩＭＯＸＣＭＯＳ回路の導入は、「コア」回路用
のさらに低い電圧を可能にした。このような回路の多く
は、ポケットベルなどの用途において１つの電池での作
動が必要とされる。他の応用では、コア回路への電力と
して１つの電池（０．８から１．５ボルト）を使用し、
Ｉ／Ｏ回路への電力として２つの電池（１．５から３ボ
ルト）を使用する。０．８ボルトのロジック信号を入力
として受け入れ、０．８ボルトまたは０．８ボルトから
３ボルトのどちらかの出力信号に変換し得る、柔軟性の
あるコア−Ｉ／Ｏ電圧レベルシフト回路が必要とされ
る。大きな電圧の幅は、コア電池が低電圧であること
（寿命の終わり）およびＩ／Ｏ電池（単数または複数）
が新しいことから生じ得る。下記に説明するように、電
池（単数または複数）が消耗するにつれて、従来のレベ
ルシフト回路は比較的低速になる。
【０００５】具体的には、図１は、Ｐ型交差型プルアッ
プ回路１０２およびＮ型プルダウン回路１０４を含む従
来のレベルシフト回路１００の概略図を示す。デジタル
入力信号Ｖinに応答して、Ｐ型回路１０２が出力信号を
所定の電圧（例えば、約ＶＤＤＥ）にまで引き上げる
（プルアップする）。あるいは、Ｎ型プルダウン回路１
０４が出力電圧を所定の電圧（例えば、約ゼロ）にまで
引き下げる（プルダウンする）。
プ回路１０２およびＮ型プルダウン回路１０４を含む従
来のレベルシフト回路１００の概略図を示す。デジタル
入力信号Ｖinに応答して、Ｐ型回路１０２が出力信号を
所定の電圧（例えば、約ＶＤＤＥ）にまで引き上げる
（プルアップする）。あるいは、Ｎ型プルダウン回路１
０４が出力電圧を所定の電圧（例えば、約ゼロ）にまで
引き下げる（プルダウンする）。
【０００６】さらに具体的には、入力信号Ｖinは、２つ
の経路と結合される。この２つの経路では、第１の経路
がインバータ１０６に入力信号を配信し、第２の経路が
Ｎ型プルダウン回路１０４のトランジスタＮ2のゲート
電極に入力信号を直接配信する。インバータ１０６の反
転出力は、Ｎ型プルダウン回路１０４のトランジスタＮ
1のゲート電極に結合される。このように、Ｎ型プルダ
ウン回路１０４の各トランジスタは、他方のトランジス
タの入力に対して反転された入力信号で駆動される。タ
イミングの同期化を確実にするために、トランジスタＮ
2への第２の経路では遅延素子が使用され得る。これに
よって、各トランジスタの入力信号が同期化され、「ク
ロックスキュー」が回避される。
の経路と結合される。この２つの経路では、第１の経路
がインバータ１０６に入力信号を配信し、第２の経路が
Ｎ型プルダウン回路１０４のトランジスタＮ2のゲート
電極に入力信号を直接配信する。インバータ１０６の反
転出力は、Ｎ型プルダウン回路１０４のトランジスタＮ
1のゲート電極に結合される。このように、Ｎ型プルダ
ウン回路１０４の各トランジスタは、他方のトランジス
タの入力に対して反転された入力信号で駆動される。タ
イミングの同期化を確実にするために、トランジスタＮ
2への第２の経路では遅延素子が使用され得る。これに
よって、各トランジスタの入力信号が同期化され、「ク
ロックスキュー」が回避される。
【０００７】各Ｎ型トランジスタのソース電極は接地さ
れる。また、ドレイン電極はＰ型プルアップ回路１０２
と結合される。すなわち、Ｎ型トランジスタは、共通ソ
ース構成で配置されている。Ｐ型回路は、一対のＰ型ト
ランジスタＰ1およびＰ2を含む交差型設計である。トラ
ンジスタＰ1のゲート電極は、トランジスタＰ2のドレイ
ン電極に接続される。同様に、トランジスタＰ2のゲー
ト電極は、トランジスタＰ1のドレイン電極に接続され
る。各Ｐ型トランジスタのソース電極は、ＤＣ電源ＶＤ
ＤＥに結合されている。
れる。また、ドレイン電極はＰ型プルアップ回路１０２
と結合される。すなわち、Ｎ型トランジスタは、共通ソ
ース構成で配置されている。Ｐ型回路は、一対のＰ型ト
ランジスタＰ1およびＰ2を含む交差型設計である。トラ
ンジスタＰ1のゲート電極は、トランジスタＰ2のドレイ
ン電極に接続される。同様に、トランジスタＰ2のゲー
ト電極は、トランジスタＰ1のドレイン電極に接続され
る。各Ｐ型トランジスタのソース電極は、ＤＣ電源ＶＤ
ＤＥに結合されている。
【０００８】動作中に、入力信号Ｖinの各遷移に応答し
て、Ｐ型回路１０２が出力信号をほぼＶＤＤＥレベルま
で引き上げ、それと交互にＮ型回路１０４が出力信号を
ほぼ接地レベルまで引き下げる。このように、出力信号
は入力信号のサイクル毎に、接地とＶＤＤＥとの間で切
り換わる。
て、Ｐ型回路１０２が出力信号をほぼＶＤＤＥレベルま
で引き上げ、それと交互にＮ型回路１０４が出力信号を
ほぼ接地レベルまで引き下げる。このように、出力信号
は入力信号のサイクル毎に、接地とＶＤＤＥとの間で切
り換わる。
【０００９】
【発明が解決しようとする課題】このようなＰ型交差型
回路を使用したレベルシフト回路の顕著な特徴は、遷移
時間中の電力消費を最小とする能力である。このような
レベルシフト回路が適切に動作するために、Ｐ型トラン
ジスタはＮ型トランジスタに比べて「弱い」。すなわ
ち、Ｐ型トランジスタは非常に低い駆動電流性能を有す
るため、Ｎ型プルダウントランジスタがＰ型プルアップ
機能に勝り得る。その結果、出力遷移は、比較的遅い立
ち上がり時間および末端電圧供給の遅延時間をとなる。
この相対的遅延は、ＶＤＤＥでの電池レベルが低い際
（例えば、０．８ボルトに減少した場合）に、さらに悪
化する。これに加えて、出力信号は、物理的により大型
のＮ型プルダウントランジスタからゲーティングする結
合効果も被る。
回路を使用したレベルシフト回路の顕著な特徴は、遷移
時間中の電力消費を最小とする能力である。このような
レベルシフト回路が適切に動作するために、Ｐ型トラン
ジスタはＮ型トランジスタに比べて「弱い」。すなわ
ち、Ｐ型トランジスタは非常に低い駆動電流性能を有す
るため、Ｎ型プルダウントランジスタがＰ型プルアップ
機能に勝り得る。その結果、出力遷移は、比較的遅い立
ち上がり時間および末端電圧供給の遅延時間をとなる。
この相対的遅延は、ＶＤＤＥでの電池レベルが低い際
（例えば、０．８ボルトに減少した場合）に、さらに悪
化する。これに加えて、出力信号は、物理的により大型
のＮ型プルダウントランジスタからゲーティングする結
合効果も被る。
【００１０】図２は、これらの不利な特徴である遅い立
ち上がり時間および大幅な遅延を、図１に示す従来のレ
ベルシフト回路からの出力信号のプロットで示す。プロ
ット２００は、時間（軸２０２）に対する出力電圧の大
きさ（軸２０４）を示す。スイッチング時間の遅延は、
約３ナノ秒であり、立ち上がり時間は６ナノ秒であり得
る。これらのデータは、ＶＤＤＥを（非常に低い電圧を
有する電池をシミュレートして）０．８ボルトに固定し
た５０メガヘルツ方形波の入力信号および０．１ピコフ
ァラドの負荷容量を使用して得られた。このような遅延
時間および立ち上がり時間の結果、スイッチング時間中
にレベルシフト回路により電力が過剰に消費されてしま
うことが周知である。
ち上がり時間および大幅な遅延を、図１に示す従来のレ
ベルシフト回路からの出力信号のプロットで示す。プロ
ット２００は、時間（軸２０２）に対する出力電圧の大
きさ（軸２０４）を示す。スイッチング時間の遅延は、
約３ナノ秒であり、立ち上がり時間は６ナノ秒であり得
る。これらのデータは、ＶＤＤＥを（非常に低い電圧を
有する電池をシミュレートして）０．８ボルトに固定し
た５０メガヘルツ方形波の入力信号および０．１ピコフ
ァラドの負荷容量を使用して得られた。このような遅延
時間および立ち上がり時間の結果、スイッチング時間中
にレベルシフト回路により電力が過剰に消費されてしま
うことが周知である。
【００１１】ゆえに、改善された立ち上がり時間および
改善されたスイッチング遅延、ならびに低い電力消費を
有する交差型レベルシフト回路が当該分野において必要
とされている。
改善されたスイッチング遅延、ならびに低い電力消費を
有する交差型レベルシフト回路が当該分野において必要
とされている。
【００１２】
【課題を解決するための手段】本発明の電圧レベルシフ
ト回路は、第１のカスコード増幅器および第２カスコー
ド増幅器を有し、出力信号を第１の所定の電圧レベルま
で引き下げるプルダウン回路であって、該第１のカスコ
ード増幅器の入力に反転信号が用いられ、該第２のカス
コード増幅器の入力に非反転信号が用いられ、該第１の
カスコード増幅器および第２カスコード増幅器はそれぞ
れのインピーダンスを低下させる、プルダウン回路と、
該プルダウン回路と結合し、該プルダウン回路が出力信
号を該第１の所定の電圧レベルまで引き下げていないと
きに、該出力信号を第２の所定の電圧レベルまで引き上
げる交差型プルアップ回路と、前記第１および第２のカ
スコード増幅器の前記入力信号から得られた該第１およ
び第２のカスコード増幅器の前記出力にフィードフォワ
ード信号を供給する、前記プルダウン回路と結合したフ
ィードフォワード回路とを含み、前記交差型プルアップ
回路の電源と、前記フィードフォワード回路の電源とが
別になっており、そのことにより上記目的が達成され
る。
ト回路は、第１のカスコード増幅器および第２カスコー
ド増幅器を有し、出力信号を第１の所定の電圧レベルま
で引き下げるプルダウン回路であって、該第１のカスコ
ード増幅器の入力に反転信号が用いられ、該第２のカス
コード増幅器の入力に非反転信号が用いられ、該第１の
カスコード増幅器および第２カスコード増幅器はそれぞ
れのインピーダンスを低下させる、プルダウン回路と、
該プルダウン回路と結合し、該プルダウン回路が出力信
号を該第１の所定の電圧レベルまで引き下げていないと
きに、該出力信号を第２の所定の電圧レベルまで引き上
げる交差型プルアップ回路と、前記第１および第２のカ
スコード増幅器の前記入力信号から得られた該第１およ
び第２のカスコード増幅器の前記出力にフィードフォワ
ード信号を供給する、前記プルダウン回路と結合したフ
ィードフォワード回路とを含み、前記交差型プルアップ
回路の電源と、前記フィードフォワード回路の電源とが
別になっており、そのことにより上記目的が達成され
る。
【００１３】
【００１４】上記フィードフォワード回路が、上記第１
のカスコード増幅器の上記入力と上記第２のカスコード
増幅器の上記出力との間に結合された第１のフィードフ
ォワードトランジスタと、該第２のカスコード増幅器の
上記入力と該第１のカスコード増幅器の上記出力との間
に結合された第２のフィードフォワードトランジスタ
と、をさらに含んでいてもよい。
のカスコード増幅器の上記入力と上記第２のカスコード
増幅器の上記出力との間に結合された第１のフィードフ
ォワードトランジスタと、該第２のカスコード増幅器の
上記入力と該第１のカスコード増幅器の上記出力との間
に結合された第２のフィードフォワードトランジスタ
と、をさらに含んでいてもよい。
【００１５】上記プルアップ回路が、第１のＰ型トラン
ジスタおよび第２のＰ型トランジスタを含む交差型Ｐ型
回路を含んでいてもよい。
ジスタおよび第２のＰ型トランジスタを含む交差型Ｐ型
回路を含んでいてもよい。
【００１６】上記第１および第２のカスコード増幅器
が、２つのＮ型トランジスタを含んでいてもよい。
が、２つのＮ型トランジスタを含んでいてもよい。
【００１７】上記第１および第２のトランジスタが、ソ
ースフォロワモードで動作してもよい。
ースフォロワモードで動作してもよい。
【００１８】 上記第１のカスコード増幅器が、ゲー
ト、ソース、およびドレインを有する第１のトランジス
タと、ゲート、ソース、およびドレインを有する第２の
トランジスタとを含み、該第１のトランジスタの該ソー
スが前記第１の所定の電圧レベルと結合し、該第１のト
ランジスタの該ゲートが前記反転信号と結合し、該第１
のトランジスタの該ドレインが該第２のトランジスタの
該ソースと接続し、該第２のトランジスタの該ドレイン
が前記交差型プルアップ回路と接続し、該第２のトラン
ジスタの該ゲートが第３の所定の電圧レベルと結合し、
前記第２のカスコード増幅器が、ゲート、ソース、およ
びドレインを有する第３のトランジスタと、ゲート、ソ
ース、およびドレインを有する第４のトランジスタとを
含み、該第３のトランジスタの該ソースが前記第１の所
定の電圧レベルと結合され、該第３のトランジスタの該
ゲートが前記非反転信号と結合し、該第３のトランジス
タの該ドレインが該第４のトランジスタの該ソースと接
続し、該第４のトランジスタの該ドレインが該交差型プ
ルアップ回路と接続し、該第４のトランジスタの該ゲー
トが、該第３の所定の電圧レベルと結合していてもよ
い。
ト、ソース、およびドレインを有する第１のトランジス
タと、ゲート、ソース、およびドレインを有する第２の
トランジスタとを含み、該第１のトランジスタの該ソー
スが前記第１の所定の電圧レベルと結合し、該第１のト
ランジスタの該ゲートが前記反転信号と結合し、該第１
のトランジスタの該ドレインが該第２のトランジスタの
該ソースと接続し、該第２のトランジスタの該ドレイン
が前記交差型プルアップ回路と接続し、該第２のトラン
ジスタの該ゲートが第３の所定の電圧レベルと結合し、
前記第２のカスコード増幅器が、ゲート、ソース、およ
びドレインを有する第３のトランジスタと、ゲート、ソ
ース、およびドレインを有する第４のトランジスタとを
含み、該第３のトランジスタの該ソースが前記第１の所
定の電圧レベルと結合され、該第３のトランジスタの該
ゲートが前記非反転信号と結合し、該第３のトランジス
タの該ドレインが該第４のトランジスタの該ソースと接
続し、該第４のトランジスタの該ドレインが該交差型プ
ルアップ回路と接続し、該第４のトランジスタの該ゲー
トが、該第３の所定の電圧レベルと結合していてもよ
い。
【００１９】
【００２０】
【００２１】 上記フィードフォワード回路が、ソー
ス、ドレイン、およびゲートを有する第５のトランジス
タであって、該第５のトランジスタの該ゲートが該反転
信号と結合し、該第５のトランジスタの該ソースが該第
４のトランジスタの該ドレインと結合し、該第５のトラ
ンジスタの該ドレインが該第３の所定の電圧レベルと結
合する、第５のトランジスタと；ソース、ドレイン、お
よびゲートを有する第６のトランジスタであって、該第
６のトランジスタの該ゲートが該非反転信号と結合し、
該第６のトランジスタの該ソースが該第２のトランジス
タの該ドレインと接続し、該第６のトランジスタの該ド
レインが該第３の所定の電圧レベルと結合する、第６の
トランジスタとを含んでいてもよい。
ス、ドレイン、およびゲートを有する第５のトランジス
タであって、該第５のトランジスタの該ゲートが該反転
信号と結合し、該第５のトランジスタの該ソースが該第
４のトランジスタの該ドレインと結合し、該第５のトラ
ンジスタの該ドレインが該第３の所定の電圧レベルと結
合する、第５のトランジスタと；ソース、ドレイン、お
よびゲートを有する第６のトランジスタであって、該第
６のトランジスタの該ゲートが該非反転信号と結合し、
該第６のトランジスタの該ソースが該第２のトランジス
タの該ドレインと接続し、該第６のトランジスタの該ド
レインが該第３の所定の電圧レベルと結合する、第６の
トランジスタとを含んでいてもよい。
【００２２】
【００２３】上記第１、第２、第３、第４、第５、およ
び第６のトランジスタが、Ｎ型トランジスタであっても
よい。
び第６のトランジスタが、Ｎ型トランジスタであっても
よい。
【００２４】従来技術に関連する欠点は、一対のカスコ
ード増幅器として構成されたＮ型回路と、一方のカスコ
ード増幅器の入力を他方のカスコード増幅器の出力と結
合するフィードフォワードトランジスタとを有する本発
明の交差型レベルシフト回路によって克服される。
ード増幅器として構成されたＮ型回路と、一方のカスコ
ード増幅器の入力を他方のカスコード増幅器の出力と結
合するフィードフォワードトランジスタとを有する本発
明の交差型レベルシフト回路によって克服される。
【００２５】具体的には、本発明はインバータ回路、Ｎ
型プルダウン回路、Ｐ型プルアップ回路、およびフィー
ドフォワード回路を含む。インバータ回路は、入力信号
Ｖinを反転信号および非反転信号の一対の信号に変換す
る。インバータ回路は、また、反転信号および非反転信
号の同期状態が確実に維持されるようにする。すなわ
ち、信号の遷移は、Ｎ型回路への各入力で同時に起こ
る。反転信号は、Ｎ型回路の第１の入力と結合し、非反
転信号はＮ型回路の第２の入力と結合する。Ｎ型回路
は、一対のカスコード増幅器を含み、これらのカスコー
ド増幅器は、Ｐ型回路の一方のＰ型トランジスタのゲー
トおよび他方のＰ型トランジスタのドレインと結合する
各増幅器の出力を有する。さらに、本発明は、両方のカ
スコード増幅器について、一方のカスコード増幅器の入
力を他方のカスコード増幅器の出力と結合するフィード
フォワード回路を使用する。
型プルダウン回路、Ｐ型プルアップ回路、およびフィー
ドフォワード回路を含む。インバータ回路は、入力信号
Ｖinを反転信号および非反転信号の一対の信号に変換す
る。インバータ回路は、また、反転信号および非反転信
号の同期状態が確実に維持されるようにする。すなわ
ち、信号の遷移は、Ｎ型回路への各入力で同時に起こ
る。反転信号は、Ｎ型回路の第１の入力と結合し、非反
転信号はＮ型回路の第２の入力と結合する。Ｎ型回路
は、一対のカスコード増幅器を含み、これらのカスコー
ド増幅器は、Ｐ型回路の一方のＰ型トランジスタのゲー
トおよび他方のＰ型トランジスタのドレインと結合する
各増幅器の出力を有する。さらに、本発明は、両方のカ
スコード増幅器について、一方のカスコード増幅器の入
力を他方のカスコード増幅器の出力と結合するフィード
フォワード回路を使用する。
【００２６】
【発明の実施の形態】本発明の実施形態を、図面を参照
しながら以下に説明する。なお、理解を容易にするため
に、可能な箇所には、図中に共通である同一の要素をし
めすために同一の参照番号を使用している。
しながら以下に説明する。なお、理解を容易にするため
に、可能な箇所には、図中に共通である同一の要素をし
めすために同一の参照番号を使用している。
【００２７】図３は、本発明による交差型電圧レベルシ
フト回路３００の概略図である。レベルシフト回路３０
０は、インバータ回路３０２、Ｎ型プルダウン回路３０
４、Ｐ型プルアップ回路３０６、およびフィードフォワ
ード回路３０８を含む。
フト回路３００の概略図である。レベルシフト回路３０
０は、インバータ回路３０２、Ｎ型プルダウン回路３０
４、Ｐ型プルアップ回路３０６、およびフィードフォワ
ード回路３０８を含む。
【００２８】インバータ回路は、入力信号Ｖinを、反転
信号と非反転信号とに分割する。反転信号は、入力信号
を伝送ゲート３１０およびインバータ３１２に通すこと
によって生じる。非反転信号は、一対の直列接続された
インバータ３１４および３１６によって生じる。伝送ゲ
ートの使用は、反転信号および非反転信号が同期化され
ること、すなわち、信号遷移がＮ型回路への各入力で同
時に起こることを確実にする。このような同期化は、入
力信号がレベル変換動作によって歪まないことを確実に
する。すなわち、いわゆるクロックスキューが回避され
る。
信号と非反転信号とに分割する。反転信号は、入力信号
を伝送ゲート３１０およびインバータ３１２に通すこと
によって生じる。非反転信号は、一対の直列接続された
インバータ３１４および３１６によって生じる。伝送ゲ
ートの使用は、反転信号および非反転信号が同期化され
ること、すなわち、信号遷移がＮ型回路への各入力で同
時に起こることを確実にする。このような同期化は、入
力信号がレベル変換動作によって歪まないことを確実に
する。すなわち、いわゆるクロックスキューが回避され
る。
【００２９】Ｎ型プルダウン回路３０４は、４つのＮ型
トランジスタＮ3、Ｎ4、Ｎ5およびＮ6を含む。ここで、
トランジスタＮ3およびＮ4は、第１のカスコード増幅器
３１８を形成し、トランジスタＮ5およびＮ6は、第２の
カスコード増幅器３２０を形成している。第１のカスコ
ード増幅器は、トランジスタＮ4のゲート電極およびフ
ィードフォワード回路３０８に結合された反転入力信号
を有する。トランジスタＮ4のソース電極は接地され、
ドレイン電極はトランジスタＮ3のソース電極に結合さ
れている。トランジスタＮ3のゲート電極は、固定ＤＣ
電圧ＶＤＤＩ（例えば、約０．８ボルトから約１．５ボ
ルト）に接続されており、トランジスタＮ3のドレイン
電極は、Ｐ型プルアップ回路３０６およびフィードフォ
ワード回路３０８に結合されている。トランジスタＮ3
のバルク電極は、接地されている。このバルク電極の接
地は、バルク電極と「上方」のトランジスタＮ3のソー
スとの接続に比べて、カスケード接続されたＮＭＯＳト
ランジスタのリーク電流を低減する。
トランジスタＮ3、Ｎ4、Ｎ5およびＮ6を含む。ここで、
トランジスタＮ3およびＮ4は、第１のカスコード増幅器
３１８を形成し、トランジスタＮ5およびＮ6は、第２の
カスコード増幅器３２０を形成している。第１のカスコ
ード増幅器は、トランジスタＮ4のゲート電極およびフ
ィードフォワード回路３０８に結合された反転入力信号
を有する。トランジスタＮ4のソース電極は接地され、
ドレイン電極はトランジスタＮ3のソース電極に結合さ
れている。トランジスタＮ3のゲート電極は、固定ＤＣ
電圧ＶＤＤＩ（例えば、約０．８ボルトから約１．５ボ
ルト）に接続されており、トランジスタＮ3のドレイン
電極は、Ｐ型プルアップ回路３０６およびフィードフォ
ワード回路３０８に結合されている。トランジスタＮ3
のバルク電極は、接地されている。このバルク電極の接
地は、バルク電極と「上方」のトランジスタＮ3のソー
スとの接続に比べて、カスケード接続されたＮＭＯＳト
ランジスタのリーク電流を低減する。
【００３０】第２のカスコード増幅器３２０は、トラン
ジスタＮ6のゲート電極およびフィードフォワード回路
３０８に結合された非反転入力信号を有する。トランジ
スタＮ6のソース電極は接地される。また、ドレイン電
極は、トランジスタＮ5のソースと結合される。トラン
ジスタＮ5のゲートは、固定ＤＣ電圧ＶＤＤＩと接続さ
れる。また、トランジスタＮ5のドレイン電極は、Ｐ型
プルアップ回路３０６およびフィードフォワード回路３
０８と結合される。トランジスタＮ5のバルク電極は、
接地される。
ジスタＮ6のゲート電極およびフィードフォワード回路
３０８に結合された非反転入力信号を有する。トランジ
スタＮ6のソース電極は接地される。また、ドレイン電
極は、トランジスタＮ5のソースと結合される。トラン
ジスタＮ5のゲートは、固定ＤＣ電圧ＶＤＤＩと接続さ
れる。また、トランジスタＮ5のドレイン電極は、Ｐ型
プルアップ回路３０６およびフィードフォワード回路３
０８と結合される。トランジスタＮ5のバルク電極は、
接地される。
【００３１】カスコード増幅器は、トランジスタＮ4お
よびＮ6に低い入力インピーダンスを提供する。このよ
うな低い入力インピーダンスは、トランジスタＮ4およ
びＮ6へのミラー（Ｍｉｌｌｅｒ）効果を１ゲート容量
未満に減少させる。その結果、電圧カップリング効果
は、従来技術と比較して大いに減少され、大いに改善さ
れた出力信号の立ち上がり時間を提供する。図４は、時
間（軸４０２）に対するレベルシフト回路３００からの
出力信号の電圧の大きさ（軸４０４）のグラフ４００を
示す。重要なことには、出力信号の立ち上がり時間は、
従来技術では約６ナノ秒であるのに比べ、ここでは約３
ナノ秒である。
よびＮ6に低い入力インピーダンスを提供する。このよ
うな低い入力インピーダンスは、トランジスタＮ4およ
びＮ6へのミラー（Ｍｉｌｌｅｒ）効果を１ゲート容量
未満に減少させる。その結果、電圧カップリング効果
は、従来技術と比較して大いに減少され、大いに改善さ
れた出力信号の立ち上がり時間を提供する。図４は、時
間（軸４０２）に対するレベルシフト回路３００からの
出力信号の電圧の大きさ（軸４０４）のグラフ４００を
示す。重要なことには、出力信号の立ち上がり時間は、
従来技術では約６ナノ秒であるのに比べ、ここでは約３
ナノ秒である。
【００３２】Ｐ型プルアップ回路３０６は、一対のＰ型
トランジスタＰ1およびＰ2を有する従来の交差型設計で
ある。トランジスタＰ1のゲート電極は、トランジスタ
Ｐ2のドレイン電極に接続されている。同様に、トラン
ジスタＰ2のゲート電極は、トランジスタＰ1のドレイン
電極に接続されている。各Ｐ型トランジスタのソース電
極は、電圧供給源ＶＤＤＥ（例えば、約０．８ボルトか
ら約３．６ボルト）に結合されている。トランジスタＰ
1のドレイン電極は、Ｎ型トランジスタＮ3のドレイン電
極ならびにフィードフォワード回路３０８に接続されて
いる。同様に、トランジスタＰ2のドレイン電極は、Ｎ
型トランジスタＮ5のドレイン電極ならびにフィードフ
ォワード回路３０８に接続されている。
トランジスタＰ1およびＰ2を有する従来の交差型設計で
ある。トランジスタＰ1のゲート電極は、トランジスタ
Ｐ2のドレイン電極に接続されている。同様に、トラン
ジスタＰ2のゲート電極は、トランジスタＰ1のドレイン
電極に接続されている。各Ｐ型トランジスタのソース電
極は、電圧供給源ＶＤＤＥ（例えば、約０．８ボルトか
ら約３．６ボルト）に結合されている。トランジスタＰ
1のドレイン電極は、Ｎ型トランジスタＮ3のドレイン電
極ならびにフィードフォワード回路３０８に接続されて
いる。同様に、トランジスタＰ2のドレイン電極は、Ｎ
型トランジスタＮ5のドレイン電極ならびにフィードフ
ォワード回路３０８に接続されている。
【００３３】カスコード回路は、負荷容量およびフィー
ドバック容量をフィードフォワード回路３０８を使用せ
ずに低減するために使用され得る。しかし、例えば、レ
ベルシフト回路がより低速で動作するなど、レベルシフ
ト回路の総体性能が影響を受ける。それでもなお、本発
明は、フィードフォワード回路を有する好適な実施形態
およびフィードフォワード回路を有さない他の実施形態
を有するものとして解釈されるべきである。
ドバック容量をフィードフォワード回路３０８を使用せ
ずに低減するために使用され得る。しかし、例えば、レ
ベルシフト回路がより低速で動作するなど、レベルシフ
ト回路の総体性能が影響を受ける。それでもなお、本発
明は、フィードフォワード回路を有する好適な実施形態
およびフィードフォワード回路を有さない他の実施形態
を有するものとして解釈されるべきである。
【００３４】好適な実施形態では、フィードフォワード
回路３０８は２つのＮ型トランジスタＮ2およびＮ1を含
む。各トランジスタのドレイン電極は、固定電圧ＶＤＤ
Ｉと結合されている。トランジスタＮ2のソースは、ト
ランジスタＮ3のドレインとトランジスタＰ1のドレイン
とのジャンクションに接続されている。同様に、トラン
ジスタＮ1のソースは、トランジスタＮ5のドレイン電極
とトランジスタＰ2のドレイン電極とのジャンクション
に接続されている。フィードフォワードトランジスタＮ
2のゲート電極は、トランジスタＮ6のゲート電極、すな
わち、第２のカスコード増幅器３２０への入力と結合さ
れている。また、フィードフォワードトランジスタＮ1
のゲート電極は、トランジスタＮ4のゲート電極、すな
わち、第１のカスコード増幅器３１８への入力と結合さ
れている。フィードフォワードトランジスタのバルク電
極は、ソースと接続されずに浮遊（FLOAT）している。
回路３０８は２つのＮ型トランジスタＮ2およびＮ1を含
む。各トランジスタのドレイン電極は、固定電圧ＶＤＤ
Ｉと結合されている。トランジスタＮ2のソースは、ト
ランジスタＮ3のドレインとトランジスタＰ1のドレイン
とのジャンクションに接続されている。同様に、トラン
ジスタＮ1のソースは、トランジスタＮ5のドレイン電極
とトランジスタＰ2のドレイン電極とのジャンクション
に接続されている。フィードフォワードトランジスタＮ
2のゲート電極は、トランジスタＮ6のゲート電極、すな
わち、第２のカスコード増幅器３２０への入力と結合さ
れている。また、フィードフォワードトランジスタＮ1
のゲート電極は、トランジスタＮ4のゲート電極、すな
わち、第１のカスコード増幅器３１８への入力と結合さ
れている。フィードフォワードトランジスタのバルク電
極は、ソースと接続されずに浮遊（FLOAT）している。
【００３５】動作中に、カスコード増幅器３１８および
３２０は、出力信号を接地レベルまでへ引き下げ、Ｐ型
回路は、出力信号をほぼＶＤＤＥレベルまで引き上げ
る。フィードフォワード回路は、出力スイッチング遷移
の立ち上がり時間を従来技術より大幅に改善するように
カスコード増幅器の応答時間を増強する。さらに、フィ
ードフォワード回路を使用したカスコード増幅器のスイ
ッチング速度は、大いに改善されたスイッチング遅延を
生成する。例えば、図４は、時間（軸４０２）に対する
出力電圧の大きさ（軸４０４）を表すプロット４００を
示し、ゼロと０．８ボルト（低電池レベル状態）との間
のスイッチングを０．１ピコファラドの負荷容量を使用
した５０メガヘルツで行った場合の遅延時間が、わずか
０．９ナノ秒であることを示す。この遅延時間は、従来
技術の遅延時間である３ナノ秒に比べて大いに改善され
た。
３２０は、出力信号を接地レベルまでへ引き下げ、Ｐ型
回路は、出力信号をほぼＶＤＤＥレベルまで引き上げ
る。フィードフォワード回路は、出力スイッチング遷移
の立ち上がり時間を従来技術より大幅に改善するように
カスコード増幅器の応答時間を増強する。さらに、フィ
ードフォワード回路を使用したカスコード増幅器のスイ
ッチング速度は、大いに改善されたスイッチング遅延を
生成する。例えば、図４は、時間（軸４０２）に対する
出力電圧の大きさ（軸４０４）を表すプロット４００を
示し、ゼロと０．８ボルト（低電池レベル状態）との間
のスイッチングを０．１ピコファラドの負荷容量を使用
した５０メガヘルツで行った場合の遅延時間が、わずか
０．９ナノ秒であることを示す。この遅延時間は、従来
技術の遅延時間である３ナノ秒に比べて大いに改善され
た。
【００３６】交差型レベルシフト回路の適切な動作は、
Ｐ型トランジスタのＮ型トランジスタに対する幅の相対
比率に依存する。幅および長さは、トランジスタの幅と
チャネル長を表す一般的用語である。幅／長さの比率
は、所定のプロセスのためのトランジスタの駆動電流を
決定する。Ｐ型トランジスタおよびＮ型トランジスタが
所定のチャネル長を有する場合、Ｐ型トランジスタのＮ
型トランジスタに対する幅比率の許容範囲は、１／１０
から１／２であり、最適比率は約１／４である。最適比
率は、最短の伝播遅延および最小の立ち上がりおよび立
ち下がり時間を提供する。前述のデータを提供するため
に使用された本発明の実施形態では、Ｐ型トランジスタ
は１２ミクロンの幅を有し、各Ｎ型トランジスタは、１
００ミクロンの幅である。このように、同等のチャネル
長については、Ｎ型トランジスタの幅が５０ミクロンに
等しい。ゆえに、比率が１２／５０となる。上述の比率
は、本発明の１つの実施形態の例として提供されてお
り、本発明をいかようにも制限すると考えられるべきで
はない。一般的に、より大きな比率は、より遅い出力の
立ち上がり時間をもたらすが、より速い立ち下がり時間
をももたらす。一方、より小さな比率は、より速い立ち
上がり時間をもたらすが、より遅い立ち下がり時間をも
もたらす。１／４の比率において、立ち上がり時間およ
び立ち下がり時間がほぼ等しくなり、全体的には、この
回路構成において最短の伝播遅延となる。
Ｐ型トランジスタのＮ型トランジスタに対する幅の相対
比率に依存する。幅および長さは、トランジスタの幅と
チャネル長を表す一般的用語である。幅／長さの比率
は、所定のプロセスのためのトランジスタの駆動電流を
決定する。Ｐ型トランジスタおよびＮ型トランジスタが
所定のチャネル長を有する場合、Ｐ型トランジスタのＮ
型トランジスタに対する幅比率の許容範囲は、１／１０
から１／２であり、最適比率は約１／４である。最適比
率は、最短の伝播遅延および最小の立ち上がりおよび立
ち下がり時間を提供する。前述のデータを提供するため
に使用された本発明の実施形態では、Ｐ型トランジスタ
は１２ミクロンの幅を有し、各Ｎ型トランジスタは、１
００ミクロンの幅である。このように、同等のチャネル
長については、Ｎ型トランジスタの幅が５０ミクロンに
等しい。ゆえに、比率が１２／５０となる。上述の比率
は、本発明の１つの実施形態の例として提供されてお
り、本発明をいかようにも制限すると考えられるべきで
はない。一般的に、より大きな比率は、より遅い出力の
立ち上がり時間をもたらすが、より速い立ち下がり時間
をももたらす。一方、より小さな比率は、より速い立ち
上がり時間をもたらすが、より遅い立ち下がり時間をも
もたらす。１／４の比率において、立ち上がり時間およ
び立ち下がり時間がほぼ等しくなり、全体的には、この
回路構成において最短の伝播遅延となる。
【００３７】フィードフォワードトランジスタＮ1およ
びＮ2を付加することによって、レベルシフト回路は、
多様な電圧ＶＤＤＩレベルおよび電圧ＶＤＤＥレベルの
下でのＬＯＷからＨＩＧＨへの遷移の際に、改善された
遷移時間を有する。すなわち、遷移時間は、コア電池Ｖ
ＤＤＩおよびＩ／Ｏ電池ＶＤＤＥの電池電圧が変動する
ときに、安定である。フィードフォワードトランジスタ
Ｎ1およびＮ2はソースフォロワモードで作動し、よっ
て、反転を行うカスコード／交差結合ラッチに比べて信
号経路により少ない遅延をもたらす。ＶＤＤＩおよびＶ
ＤＤＥが等しい電位にある場合には、トランジスタＮ1
およびＮ2は、ゲートとソースとの間の電位がトランジ
スタのしきい値電圧を下回るまではソースフォロワとし
て作用する。すなわち、ソースの電圧は、ドレインの電
圧を超えることはない。ＶＤＤＥがＶＤＤＩよりもはる
かに高い場合（例えば、Ｉ／Ｏ回路電池が新しく、かつ
コア回路電池が消耗されている場合）には、Ｎ1および
Ｎ2は、初期遷移を速度上昇させる（信号スイッチング
を得る）ためにソースフォロワとして作用する。ソース
電圧が十分上昇したとき、トランジスタＮ1またはＮ2は
オフにされ、ソース電圧は、交差結合されたトランジス
タＰ1およびＰ2の再生作用によって上昇し続ける。トラ
ンジスタＮ1またはＮ2のソース電圧がＶＤＤＩを超過し
たとき、トランジスタＮ1またはＮ2のソース端子および
ドレイン端子が逆転し、トランジスタが遮断される。
びＮ2を付加することによって、レベルシフト回路は、
多様な電圧ＶＤＤＩレベルおよび電圧ＶＤＤＥレベルの
下でのＬＯＷからＨＩＧＨへの遷移の際に、改善された
遷移時間を有する。すなわち、遷移時間は、コア電池Ｖ
ＤＤＩおよびＩ／Ｏ電池ＶＤＤＥの電池電圧が変動する
ときに、安定である。フィードフォワードトランジスタ
Ｎ1およびＮ2はソースフォロワモードで作動し、よっ
て、反転を行うカスコード／交差結合ラッチに比べて信
号経路により少ない遅延をもたらす。ＶＤＤＩおよびＶ
ＤＤＥが等しい電位にある場合には、トランジスタＮ1
およびＮ2は、ゲートとソースとの間の電位がトランジ
スタのしきい値電圧を下回るまではソースフォロワとし
て作用する。すなわち、ソースの電圧は、ドレインの電
圧を超えることはない。ＶＤＤＥがＶＤＤＩよりもはる
かに高い場合（例えば、Ｉ／Ｏ回路電池が新しく、かつ
コア回路電池が消耗されている場合）には、Ｎ1および
Ｎ2は、初期遷移を速度上昇させる（信号スイッチング
を得る）ためにソースフォロワとして作用する。ソース
電圧が十分上昇したとき、トランジスタＮ1またはＮ2は
オフにされ、ソース電圧は、交差結合されたトランジス
タＰ1およびＰ2の再生作用によって上昇し続ける。トラ
ンジスタＮ1またはＮ2のソース電圧がＶＤＤＩを超過し
たとき、トランジスタＮ1またはＮ2のソース端子および
ドレイン端子が逆転し、トランジスタが遮断される。
【００３８】トランジスタＮ1およびＮ2のドレインがＶ
ＤＤＩ（１．５Ｖ）と接続しており、Ｎ1およびＮ2のソ
ースがゼロと３ボルトとの間をスイングする点と接続し
ていることから、どちらのトランジスタもソースとドレ
インとの間で１．５ボルトを上回らない。これは、より
低いブレークダウン電圧を有する傾向にある小さなジオ
メトリの「コア」デバイスにとって重要である。
ＤＤＩ（１．５Ｖ）と接続しており、Ｎ1およびＮ2のソ
ースがゼロと３ボルトとの間をスイングする点と接続し
ていることから、どちらのトランジスタもソースとドレ
インとの間で１．５ボルトを上回らない。これは、より
低いブレークダウン電圧を有する傾向にある小さなジオ
メトリの「コア」デバイスにとって重要である。
【００３９】本発明の交差型電圧レベルシフト回路は、
酸素の注入によるバルクウェハからのトランジスタの分
離（すなわち、ＳＩＭＯＸプロセス）を使用した誘電的
に絶縁したシリコン基板に製造される。
酸素の注入によるバルクウェハからのトランジスタの分
離（すなわち、ＳＩＭＯＸプロセス）を使用した誘電的
に絶縁したシリコン基板に製造される。
【００４０】本発明の教示を取り入れた様々な実施形態
を本明細書中で詳細に説明したが、これらの教示をさら
に組み込んだ他の多数の実施形態が、当業者に容易に考
案され得るであろう。
を本明細書中で詳細に説明したが、これらの教示をさら
に組み込んだ他の多数の実施形態が、当業者に容易に考
案され得るであろう。
【００４１】
【発明の効果】本発明によれば、改善された立ち上がり
時間および改善されたスイッチング遅延、ならびに低い
電力消費を有する交差型レベルシフト回路が提供され
る。
時間および改善されたスイッチング遅延、ならびに低い
電力消費を有する交差型レベルシフト回路が提供され
る。
【図１】従来の交差型レベルシフト回路の概略図であ
る。
る。
【図２】従来の交差型レベルシフト回路からの出力信号
のプロットである。
のプロットである。
【図３】本発明の交差型シフト回路の概略図である。
【図４】本発明の交差型シフト回路からの出力信号のプ
ロットである。
ロットである。
Ｐ1、Ｐ2 Ｐ型トランジスタ
Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｎ5、Ｎ6 Ｎ型トランジスタ
３００ 交差型電圧レベルシフト回路
３０２ インバータ回路
３０４ Ｎ型プルダウン回路
３０６ Ｐ型プルアップ回路
３０８ フィードフォワード回路
３１０ 伝送ゲート
３１２、３１４、３１６ インバータ
３１８ 第１のカスコード増幅器
３２０ 第２のカスコード増幅器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ピーター ディー ガードナー
アメリカ合衆国 ペンシルバニア
19020， ベンサレム， エーピーティ
ー 305， ネシャミニー ブルバード
330
(56)参考文献 特開 平７−193488（ＪＰ，Ａ)
特開 平７−74616（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 第１のカスコード増幅器および第２カス
コード増幅器を有し、出力信号を第１の所定の電圧レベ
ルまで引き下げるプルダウン回路であって、該第１のカ
スコード増幅器の入力に反転信号が用いられ、該第２の
カスコード増幅器の入力に非反転信号が用いられ、該第
１のカスコード増幅器および第２カスコード増幅器はそ
れぞれのインピーダンスを低下させる、プルダウン回路
と、 該プルダウン回路と結合し、該プルダウン回路が出力信
号を該第１の所定の電圧レベルまで引き下げていないと
きに、該出力信号を第２の所定の電圧レベルまで引き上
げる交差型プルアップ回路と、前記第１および第２のカスコード増幅器の前記入力信号
から得られた該第１および第２のカスコード増幅器の前
記出力にフィードフォワード信号を供給する、前記プル
ダウン回路と結合したフィードフォワード回路とを含
み、 前記交差型プルアップ回路の電源と、前記フィードフォ
ワード回路の電源とが別になっている、 電圧レベルシフ
ト回路。 - 【請求項２】 前記フィードフォワード回路が、 前記第１のカスコード増幅器の前記入力と前記第２のカ
スコード増幅器の前記出力との間に結合された第１のフ
ィードフォワードトランジスタと、 該第２のカスコード増幅器の前記入力と該第１のカスコ
ード増幅器の前記出力との間に結合された第２のフィー
ドフォワードトランジスタと、 をさらに含む、請求項１に記載の電圧レベルシフト回
路。 - 【請求項３】 前記プルアップ回路が、第１のＰ型トラ
ンジスタおよび第２のＰ型トランジスタを含む交差型Ｐ
型回路を含む、請求項１に記載の電圧レベルシフト回
路。 - 【請求項４】 前記第１および第２のカスコード増幅器
が、２つのＮ型トランジスタを含む、請求項１に記載の
電圧レベルシフト回路。 - 【請求項５】 前記第１および第２のトランジスタが、
ソースフォロワモードで動作する、請求項２に記載の電
圧レベルシフト回路。 - 【請求項６】 前記第１のカスコード増幅器が、ゲー
ト、ソース、およびドレインを有する第１のトランジス
タと、ゲート、ソース、およびドレインを有する第２の
トランジスタとを含み、該第１のトランジスタの該ソー
スが前記第１の所定の電圧レベルと結合し、該第１のト
ランジスタの該ゲートが前記反転信号と結合し、該第１
のトランジスタの該ドレインが該第２のトランジスタの
該ソースと接続し、該第２のトランジスタの該ドレイン
が前記交差型プルアップ回路と接続し、該第２のトラン
ジスタの該ゲートが第３の所定の電圧レベルと結合し、 前記第２のカスコード増幅器が、ゲート、ソース、およ
びドレインを有する第３のトランジスタと、ゲート、ソ
ース、およびドレインを有する第４のトランジスタとを
含み、該第３のトランジスタの該ソースが前記第１の所
定の電圧レベルと結合され、該第３のトランジスタの該
ゲートが前記非反転信号と結合し、該第３のトランジス
タの該ドレインが該第４のトランジスタの該ソースと接
続し、該第４のトランジスタの該ドレインが該交差型プ
ルアップ回路と接続し、該第４のトランジスタの該ゲー
トが、該第３の所定の電圧レベルと結合する、請求項１
に記載の電圧レベルシフト回路。 - 【請求項７】 前記フィードフォワード回路が、ソー
ス、ドレイン、およびゲートを有する第５のトランジス
タであって、該第５のトランジスタの該ゲートが該反転
信号と結合し、該第５のトランジスタの該ソースが該第
４のトランジスタの該ドレインと結合し、該第５のトラ
ンジスタの該ドレインが該第３の所定の電圧レベルと結
合する、第５のトランジスタと；ソース、ドレイン、お
よびゲートを有する第６のトランジスタであって、該第
６のトランジスタの該ゲートが該非反転信号と結合し、
該第６のトランジスタの該ソースが該第２のトランジス
タの該ドレインと接続し、該第６のトランジスタの該ド
レインが該第３の所定の電圧レベルと結合する、第６の
トランジスタとを含む、請求項６ に記載の電圧レベルシフト回路。 - 【請求項８】 前記第１、第２、第３、第４、第５、お
よび第６のトランジスタが、Ｎ型トランジスタである、
請求項７に記載の電圧レベルシフト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/997,270 US6002290A (en) | 1997-12-23 | 1997-12-23 | Crisscross voltage level shifter |
| US08/997.270 | 1997-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261401A JPH11261401A (ja) | 1999-09-24 |
| JP3504172B2 true JP3504172B2 (ja) | 2004-03-08 |
Family
ID=25543816
Family Applications (1)
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| JP36569698A Expired - Fee Related JP3504172B2 (ja) | 1997-12-23 | 1998-12-22 | 交差型電圧レベルシフト回路 |
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| Country | Link |
|---|---|
| US (1) | US6002290A (ja) |
| JP (1) | JP3504172B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10560084B2 (en) | 2017-09-08 | 2020-02-11 | Toshiba Memory Corporation | Level shift circuit |
Families Citing this family (116)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175952B1 (en) * | 1997-05-27 | 2001-01-16 | Altera Corporation | Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions |
| IT1304060B1 (it) * | 1998-12-29 | 2001-03-07 | St Microelectronics Srl | Variatore di livello per circuiteria a tensione d'alimentazionemultipla |
| US6107839A (en) * | 1999-02-01 | 2000-08-22 | Compaq Computer Corporation | High input impedance, strobed CMOS differential sense amplifier with double fire evaluate |
| US6411133B1 (en) * | 1999-06-30 | 2002-06-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6331797B1 (en) * | 1999-11-23 | 2001-12-18 | Philips Electronics North America Corporation | Voltage translator circuit |
| US6411132B2 (en) * | 1999-12-30 | 2002-06-25 | Intel Corporation | Matched current differential amplifier |
| US6556061B1 (en) * | 2001-02-20 | 2003-04-29 | Taiwan Semiconductor Manufacturing Company | Level shifter with zero threshold device for ultra-deep submicron CMOS designs |
| US6384631B1 (en) * | 2001-04-27 | 2002-05-07 | National Semiconductor Corporation | Voltage level shifter with high impedance tri-state output and method of operation |
| US6785107B1 (en) * | 2001-06-22 | 2004-08-31 | Lsi Logic Corporation | Power sequence protection for a level shifter |
| US20030001628A1 (en) * | 2001-06-29 | 2003-01-02 | Intel Corporation | Voltage-level converter |
| US6476659B1 (en) * | 2001-11-21 | 2002-11-05 | International Business Machines Corporation | Voltage level shifter and phase splitter |
| JP2003309463A (ja) * | 2002-04-15 | 2003-10-31 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2003309462A (ja) * | 2002-04-15 | 2003-10-31 | Mitsubishi Electric Corp | レベルシフト回路 |
| US7816969B2 (en) * | 2002-09-26 | 2010-10-19 | International Business Machines Corporation | Level shifter circuit |
| US6650168B1 (en) | 2002-09-30 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | High-speed level shifter using zero-threshold MOSFETS |
| US7425860B2 (en) | 2002-10-31 | 2008-09-16 | Nec Corporation | Level converting circuit |
| US7282981B2 (en) * | 2002-11-06 | 2007-10-16 | Nec Corporation | Level conversion circuit with improved margin of level shift operation and level shifting delays |
| US7053657B1 (en) * | 2003-06-26 | 2006-05-30 | Cypress Semiconductor Corporation | Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs |
| TWI223921B (en) * | 2003-07-23 | 2004-11-11 | Realtek Semiconductor Corp | Low-to-high level shift circuit |
| TWI283391B (en) * | 2003-12-02 | 2007-07-01 | Tpo Displays Corp | Level shifter |
| KR100574488B1 (ko) * | 2004-02-04 | 2006-04-27 | 주식회사 하이닉스반도체 | 레벨 쉬프터 |
| US20060103422A1 (en) * | 2004-11-12 | 2006-05-18 | Richardson Kenneth G | Low leakage, source modulated, differential output level shifter |
| US7199617B1 (en) * | 2004-11-12 | 2007-04-03 | Intel Corporation | Level shifter |
| JP4768300B2 (ja) * | 2005-03-29 | 2011-09-07 | 株式会社東芝 | 電圧レベル変換回路及び半導体集積回路装置 |
| TWI309504B (en) * | 2005-10-17 | 2009-05-01 | Realtek Semiconductor Corp | Level shift circuit |
| US10693415B2 (en) | 2007-12-05 | 2020-06-23 | Solaredge Technologies Ltd. | Testing of a photovoltaic panel |
| US11881814B2 (en) | 2005-12-05 | 2024-01-23 | Solaredge Technologies Ltd. | Testing of a photovoltaic panel |
| US20070188194A1 (en) * | 2006-02-15 | 2007-08-16 | Samsung Electronics Co: Ltd. | Level shifter circuit and method thereof |
| DE602006016230D1 (de) * | 2006-03-17 | 2010-09-30 | St Microelectronics Srl | Mit Niederspannungstransistoren implementierter Pegelschieber für eine Halbleiterspeichervorrichtung |
| EP1901430B1 (en) * | 2006-08-23 | 2013-06-05 | STMicroelectronics International N.V. | High speed level shifter |
| US10715209B2 (en) | 2006-11-18 | 2020-07-14 | RF Micron, Inc. | Computing device for processing environmental sensed conditions |
| US11817637B2 (en) | 2006-11-18 | 2023-11-14 | Rfmicron, Inc. | Radio frequency identification (RFID) moisture tag(s) and sensors with extended sensing via capillaries |
| US10149177B2 (en) | 2006-11-18 | 2018-12-04 | Rfmicron, Inc. | Wireless sensor including an RF signal circuit |
| US8319483B2 (en) | 2007-08-06 | 2012-11-27 | Solaredge Technologies Ltd. | Digital average input current control in power converter |
| US8384243B2 (en) | 2007-12-04 | 2013-02-26 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US11309832B2 (en) | 2006-12-06 | 2022-04-19 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US8473250B2 (en) | 2006-12-06 | 2013-06-25 | Solaredge, Ltd. | Monitoring of distributed power harvesting systems using DC power sources |
| US11735910B2 (en) | 2006-12-06 | 2023-08-22 | Solaredge Technologies Ltd. | Distributed power system using direct current power sources |
| US8618692B2 (en) | 2007-12-04 | 2013-12-31 | Solaredge Technologies Ltd. | Distributed power system using direct current power sources |
| US11855231B2 (en) | 2006-12-06 | 2023-12-26 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US11687112B2 (en) | 2006-12-06 | 2023-06-27 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US11296650B2 (en) | 2006-12-06 | 2022-04-05 | Solaredge Technologies Ltd. | System and method for protection during inverter shutdown in distributed power installations |
| US8319471B2 (en) | 2006-12-06 | 2012-11-27 | Solaredge, Ltd. | Battery power delivery module |
| US8947194B2 (en) | 2009-05-26 | 2015-02-03 | Solaredge Technologies Ltd. | Theft detection and prevention in a power generation system |
| US11728768B2 (en) | 2006-12-06 | 2023-08-15 | Solaredge Technologies Ltd. | Pairing of components in a direct current distributed power generation system |
| US9130401B2 (en) | 2006-12-06 | 2015-09-08 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US8963369B2 (en) | 2007-12-04 | 2015-02-24 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| US8816535B2 (en) | 2007-10-10 | 2014-08-26 | Solaredge Technologies, Ltd. | System and method for protection during inverter shutdown in distributed power installations |
| US11888387B2 (en) | 2006-12-06 | 2024-01-30 | Solaredge Technologies Ltd. | Safety mechanisms, wake up and shutdown methods in distributed power installations |
| US9088178B2 (en) | 2006-12-06 | 2015-07-21 | Solaredge Technologies Ltd | Distributed power harvesting systems using DC power sources |
| US8013472B2 (en) | 2006-12-06 | 2011-09-06 | Solaredge, Ltd. | Method for distributed power harvesting using DC power sources |
| US8531055B2 (en) | 2006-12-06 | 2013-09-10 | Solaredge Ltd. | Safety mechanisms, wake up and shutdown methods in distributed power installations |
| US9112379B2 (en) | 2006-12-06 | 2015-08-18 | Solaredge Technologies Ltd. | Pairing of components in a direct current distributed power generation system |
| US11569659B2 (en) | 2006-12-06 | 2023-01-31 | Solaredge Technologies Ltd. | Distributed power harvesting systems using DC power sources |
| KR100881457B1 (ko) * | 2007-02-01 | 2009-02-06 | 삼성전자주식회사 | 반도체 장치의 레벨 쉬프터 및 이 장치의 듀티비 제어 방법 |
| US7956642B2 (en) * | 2007-06-26 | 2011-06-07 | Qualcomm Incorporated | Level shifter having low duty cycle distortion |
| JP5090083B2 (ja) * | 2007-06-29 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7560970B2 (en) | 2007-08-08 | 2009-07-14 | Freescale Semiconductor, Inc. | Level shifter |
| US7639059B1 (en) * | 2007-09-12 | 2009-12-29 | National Semiconductor Corporation | Fast settling reference voltage buffer with wide reference range |
| US7808294B1 (en) * | 2007-10-15 | 2010-10-05 | Netlogic Microsystems, Inc. | Level shifter with balanced rise and fall times |
| US9291696B2 (en) * | 2007-12-05 | 2016-03-22 | Solaredge Technologies Ltd. | Photovoltaic system power tracking method |
| US11264947B2 (en) | 2007-12-05 | 2022-03-01 | Solaredge Technologies Ltd. | Testing of a photovoltaic panel |
| WO2009072076A2 (en) | 2007-12-05 | 2009-06-11 | Solaredge Technologies Ltd. | Current sensing on a mosfet |
| EP2232690B1 (en) | 2007-12-05 | 2016-08-31 | Solaredge Technologies Ltd. | Parallel connected inverters |
| TWI390377B (zh) * | 2008-01-28 | 2013-03-21 | Faraday Tech Corp | 準位切換器 |
| US7884645B2 (en) * | 2008-01-31 | 2011-02-08 | Qualcomm Incorporated | Voltage level shifting circuit and method |
| US7994821B1 (en) | 2010-04-02 | 2011-08-09 | Altera Corporation | Level shifter circuits and methods |
| US8111052B2 (en) | 2008-03-24 | 2012-02-07 | Solaredge Technologies Ltd. | Zero voltage switching |
| EP2294669B8 (en) | 2008-05-05 | 2016-12-07 | Solaredge Technologies Ltd. | Direct current power combiner |
| US7847612B2 (en) * | 2009-02-10 | 2010-12-07 | Himax Technologies Limited | Level shift circuit |
| US7804350B1 (en) | 2009-04-22 | 2010-09-28 | Semiconductor Components Industries, Llc | Level shifting using cross-coupled cascode transistors |
| JP4565043B1 (ja) * | 2009-06-01 | 2010-10-20 | シャープ株式会社 | レベルシフタ回路、走査線駆動装置、および表示装置 |
| US7919983B1 (en) | 2009-10-29 | 2011-04-05 | Stmicroelectronics Pvt. Ltd. | Multiple output level shifter |
| US8710699B2 (en) | 2009-12-01 | 2014-04-29 | Solaredge Technologies Ltd. | Dual use photovoltaic system |
| US8766696B2 (en) * | 2010-01-27 | 2014-07-01 | Solaredge Technologies Ltd. | Fast voltage level shifter circuit |
| US7884644B1 (en) | 2010-02-21 | 2011-02-08 | Altera Corporation | Techniques for adjusting level shifted signals |
| GB2485527B (en) | 2010-11-09 | 2012-12-19 | Solaredge Technologies Ltd | Arc detection and prevention in a power generation system |
| US10673229B2 (en) | 2010-11-09 | 2020-06-02 | Solaredge Technologies Ltd. | Arc detection and prevention in a power generation system |
| US10673222B2 (en) | 2010-11-09 | 2020-06-02 | Solaredge Technologies Ltd. | Arc detection and prevention in a power generation system |
| US10230310B2 (en) | 2016-04-05 | 2019-03-12 | Solaredge Technologies Ltd | Safety switch for photovoltaic systems |
| US8456194B2 (en) * | 2010-11-17 | 2013-06-04 | Advanced Micro Devices, Inc. | Level shifter with primary and secondary pull-up circuits |
| GB2486408A (en) | 2010-12-09 | 2012-06-20 | Solaredge Technologies Ltd | Disconnection of a string carrying direct current |
| US8638618B2 (en) * | 2010-12-23 | 2014-01-28 | Macronix International Co., Ltd. | Decoder for NAND memory |
| GB2483317B (en) | 2011-01-12 | 2012-08-22 | Solaredge Technologies Ltd | Serially connected inverters |
| US8570005B2 (en) | 2011-09-12 | 2013-10-29 | Solaredge Technologies Ltd. | Direct current link circuit |
| GB2498365A (en) | 2012-01-11 | 2013-07-17 | Solaredge Technologies Ltd | Photovoltaic module |
| US9853565B2 (en) | 2012-01-30 | 2017-12-26 | Solaredge Technologies Ltd. | Maximized power in a photovoltaic distributed power system |
| GB2498791A (en) | 2012-01-30 | 2013-07-31 | Solaredge Technologies Ltd | Photovoltaic panel circuitry |
| GB2498790A (en) | 2012-01-30 | 2013-07-31 | Solaredge Technologies Ltd | Maximising power in a photovoltaic distributed power system |
| GB2499991A (en) | 2012-03-05 | 2013-09-11 | Solaredge Technologies Ltd | DC link circuit for photovoltaic array |
| CN108306333B (zh) | 2012-05-25 | 2022-03-08 | 太阳能安吉科技有限公司 | 用于互联的直流电源的电路 |
| US10115841B2 (en) | 2012-06-04 | 2018-10-30 | Solaredge Technologies Ltd. | Integrated photovoltaic panel circuitry |
| US8680912B2 (en) * | 2012-07-17 | 2014-03-25 | Arm Limited | Level shifting circuitry |
| KR101387266B1 (ko) * | 2012-09-05 | 2014-04-18 | 엘에스산전 주식회사 | 레벨 쉬프트 디바이스 |
| US8988114B2 (en) * | 2012-11-20 | 2015-03-24 | Freescale Semiconductor, Inc. | Low-power voltage tamper detection |
| US9941813B2 (en) | 2013-03-14 | 2018-04-10 | Solaredge Technologies Ltd. | High frequency multi-level inverter |
| US9548619B2 (en) | 2013-03-14 | 2017-01-17 | Solaredge Technologies Ltd. | Method and apparatus for storing and depleting energy |
| US8970285B2 (en) | 2013-03-15 | 2015-03-03 | Freescale Semiconductor, Inc. | Dual supply level shifter circuits |
| EP2779251B1 (en) | 2013-03-15 | 2019-02-27 | Solaredge Technologies Ltd. | Bypass mechanism |
| US9318974B2 (en) | 2014-03-26 | 2016-04-19 | Solaredge Technologies Ltd. | Multi-level inverter with flying capacitor topology |
| US9496873B2 (en) * | 2014-08-04 | 2016-11-15 | Qualcomm Incorporated | Fast low power level shifters |
| KR102315333B1 (ko) | 2015-02-04 | 2021-10-19 | 삼성전자주식회사 | 회로 디자인 시스템 및 이를 이용한 반도체 회로 |
| US11081608B2 (en) | 2016-03-03 | 2021-08-03 | Solaredge Technologies Ltd. | Apparatus and method for determining an order of power devices in power generation systems |
| US10599113B2 (en) | 2016-03-03 | 2020-03-24 | Solaredge Technologies Ltd. | Apparatus and method for determining an order of power devices in power generation systems |
| CN107153212B (zh) | 2016-03-03 | 2023-07-28 | 太阳能安吉科技有限公司 | 用于映射发电设施的方法 |
| US11018623B2 (en) | 2016-04-05 | 2021-05-25 | Solaredge Technologies Ltd. | Safety switch for photovoltaic systems |
| US11177663B2 (en) | 2016-04-05 | 2021-11-16 | Solaredge Technologies Ltd. | Chain of power devices |
| US9755621B1 (en) | 2016-05-24 | 2017-09-05 | Stmicroelectronics International N.V. | Single stage cascoded voltage level shifting circuit |
| US10819351B1 (en) * | 2019-05-28 | 2020-10-27 | Texas Instruments Incorporated | Gate driver circuit with a closed loop overdrive generator |
| US10985738B1 (en) | 2020-02-04 | 2021-04-20 | Micron Technology, Inc. | High-speed level shifter |
| TWI739695B (zh) * | 2020-06-14 | 2021-09-11 | 力旺電子股份有限公司 | 轉壓器 |
| US10979051B1 (en) * | 2020-06-22 | 2021-04-13 | Allegro Microsystems, Llc | Level shifter with state reinforcement circuit |
| US11276468B2 (en) | 2020-07-31 | 2022-03-15 | Micron Technology, Inc. | High-speed efficient level shifter |
| US11671080B1 (en) | 2022-05-10 | 2023-06-06 | Allegro Microsystems, Llc | Level shifter with immunity to state changes in response to high slew rate signals |
| CN114884489A (zh) * | 2022-05-13 | 2022-08-09 | 甘肃省科学院传感技术研究所 | 一种宽电源电压范围输入电平检测电路 |
| US11705891B1 (en) * | 2022-05-17 | 2023-07-18 | Globalfoundries U.S. Inc. | Level shifter with reduced static power consumption |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0504470B1 (de) * | 1991-03-22 | 1996-02-28 | Siemens Aktiengesellschaft | Pegelumsetzschaltung |
| FR2693327B1 (fr) * | 1992-07-06 | 1994-08-26 | Sgs Thomson Microelectronics | Circuit de commutation de haute tension. |
| US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
| US5539334A (en) * | 1992-12-16 | 1996-07-23 | Texas Instruments Incorporated | Method and apparatus for high voltage level shifting |
| US5399928A (en) * | 1993-05-28 | 1995-03-21 | Macronix International Co., Ltd. | Negative voltage generator for flash EPROM design |
| US5619150A (en) * | 1995-07-07 | 1997-04-08 | Micron Quantum Devices, Inc. | Switch for minimizing transistor exposure to high voltage |
| US5698993A (en) * | 1996-03-28 | 1997-12-16 | Industrial Technology Research Institute | CMOS level shifting circuit |
| US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
-
1997
- 1997-12-23 US US08/997,270 patent/US6002290A/en not_active Expired - Fee Related
-
1998
- 1998-12-22 JP JP36569698A patent/JP3504172B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10560084B2 (en) | 2017-09-08 | 2020-02-11 | Toshiba Memory Corporation | Level shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261401A (ja) | 1999-09-24 |
| US6002290A (en) | 1999-12-14 |
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| US6700429B2 (en) | Semiconductor device | |
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| US7683668B1 (en) | Level shifter | |
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