JP3504172B2 - 交差型電圧レベルシフト回路 - Google Patents
交差型電圧レベルシフト回路Info
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Description
回路に関し、特に、低電力の高速電圧レベルシフト回路
に関する。
MOS回路の導入によって、より低い電源電圧が、デバ
イスの信頼性を維持するために必要となっている。その
結果、供給電圧は5ボルトから3.3ボルト以下へと低
減した。しかし、多数のインタフェース(バス)信号
は、ゼロから5ボルトのロジックレベルを今なお使用し
ている。ゆえに、ロジックプロセッサ入力/出力(I/
O)回路は「電圧フレンドリー」でなければならない。
すなわち、ロジックプロセッサI/O回路は、ゼロから
3.3ボルトの信号を供給(調達)し得るが、ゼロから
5ボルトの信号を受け入れなくてはならない。
「コア」回路とI/O回路とに分割され得、ここで「コ
ア」ロジックがより低い3.3ボルトで動作し、I/O
回路が5ボルトで動作する。信号レベルの適合性を容易
にするために、図1(従来技術)と同様の電圧レベルシ
フト回路がI/O回路内で使用される。
ンによって電気的に絶縁している)超高速小型ジオメト
リのSIMOXCMOS回路の導入は、「コア」回路用
のさらに低い電圧を可能にした。このような回路の多く
は、ポケットベルなどの用途において1つの電池での作
動が必要とされる。他の応用では、コア回路への電力と
して1つの電池(0.8から1.5ボルト)を使用し、
I/O回路への電力として2つの電池(1.5から3ボ
ルト)を使用する。0.8ボルトのロジック信号を入力
として受け入れ、0.8ボルトまたは0.8ボルトから
3ボルトのどちらかの出力信号に変換し得る、柔軟性の
あるコア−I/O電圧レベルシフト回路が必要とされ
る。大きな電圧の幅は、コア電池が低電圧であること
(寿命の終わり)およびI/O電池(単数または複数)
が新しいことから生じ得る。下記に説明するように、電
池(単数または複数)が消耗するにつれて、従来のレベ
ルシフト回路は比較的低速になる。
プ回路102およびN型プルダウン回路104を含む従
来のレベルシフト回路100の概略図を示す。デジタル
入力信号Vinに応答して、P型回路102が出力信号を
所定の電圧(例えば、約VDDE)にまで引き上げる
(プルアップする)。あるいは、N型プルダウン回路1
04が出力電圧を所定の電圧(例えば、約ゼロ)にまで
引き下げる(プルダウンする)。
の経路と結合される。この2つの経路では、第1の経路
がインバータ106に入力信号を配信し、第2の経路が
N型プルダウン回路104のトランジスタN2のゲート
電極に入力信号を直接配信する。インバータ106の反
転出力は、N型プルダウン回路104のトランジスタN
1のゲート電極に結合される。このように、N型プルダ
ウン回路104の各トランジスタは、他方のトランジス
タの入力に対して反転された入力信号で駆動される。タ
イミングの同期化を確実にするために、トランジスタN
2への第2の経路では遅延素子が使用され得る。これに
よって、各トランジスタの入力信号が同期化され、「ク
ロックスキュー」が回避される。
れる。また、ドレイン電極はP型プルアップ回路102
と結合される。すなわち、N型トランジスタは、共通ソ
ース構成で配置されている。P型回路は、一対のP型ト
ランジスタP1およびP2を含む交差型設計である。トラ
ンジスタP1のゲート電極は、トランジスタP2のドレイ
ン電極に接続される。同様に、トランジスタP2のゲー
ト電極は、トランジスタP1のドレイン電極に接続され
る。各P型トランジスタのソース電極は、DC電源VD
DEに結合されている。
て、P型回路102が出力信号をほぼVDDEレベルま
で引き上げ、それと交互にN型回路104が出力信号を
ほぼ接地レベルまで引き下げる。このように、出力信号
は入力信号のサイクル毎に、接地とVDDEとの間で切
り換わる。
回路を使用したレベルシフト回路の顕著な特徴は、遷移
時間中の電力消費を最小とする能力である。このような
レベルシフト回路が適切に動作するために、P型トラン
ジスタはN型トランジスタに比べて「弱い」。すなわ
ち、P型トランジスタは非常に低い駆動電流性能を有す
るため、N型プルダウントランジスタがP型プルアップ
機能に勝り得る。その結果、出力遷移は、比較的遅い立
ち上がり時間および末端電圧供給の遅延時間をとなる。
この相対的遅延は、VDDEでの電池レベルが低い際
(例えば、0.8ボルトに減少した場合)に、さらに悪
化する。これに加えて、出力信号は、物理的により大型
のN型プルダウントランジスタからゲーティングする結
合効果も被る。
ち上がり時間および大幅な遅延を、図1に示す従来のレ
ベルシフト回路からの出力信号のプロットで示す。プロ
ット200は、時間(軸202)に対する出力電圧の大
きさ(軸204)を示す。スイッチング時間の遅延は、
約3ナノ秒であり、立ち上がり時間は6ナノ秒であり得
る。これらのデータは、VDDEを(非常に低い電圧を
有する電池をシミュレートして)0.8ボルトに固定し
た50メガヘルツ方形波の入力信号および0.1ピコフ
ァラドの負荷容量を使用して得られた。このような遅延
時間および立ち上がり時間の結果、スイッチング時間中
にレベルシフト回路により電力が過剰に消費されてしま
うことが周知である。
改善されたスイッチング遅延、ならびに低い電力消費を
有する交差型レベルシフト回路が当該分野において必要
とされている。
ト回路は、第1のカスコード増幅器および第2カスコー
ド増幅器を有し、出力信号を第1の所定の電圧レベルま
で引き下げるプルダウン回路であって、該第1のカスコ
ード増幅器の入力に反転信号が用いられ、該第2のカス
コード増幅器の入力に非反転信号が用いられ、該第1の
カスコード増幅器および第2カスコード増幅器はそれぞ
れのインピーダンスを低下させる、プルダウン回路と、
該プルダウン回路と結合し、該プルダウン回路が出力信
号を該第1の所定の電圧レベルまで引き下げていないと
きに、該出力信号を第2の所定の電圧レベルまで引き上
げる交差型プルアップ回路と、前記第1および第2のカ
スコード増幅器の前記入力信号から得られた該第1およ
び第2のカスコード増幅器の前記出力にフィードフォワ
ード信号を供給する、前記プルダウン回路と結合したフ
ィードフォワード回路とを含み、前記交差型プルアップ
回路の電源と、前記フィードフォワード回路の電源とが
別になっており、そのことにより上記目的が達成され
る。
のカスコード増幅器の上記入力と上記第2のカスコード
増幅器の上記出力との間に結合された第1のフィードフ
ォワードトランジスタと、該第2のカスコード増幅器の
上記入力と該第1のカスコード増幅器の上記出力との間
に結合された第2のフィードフォワードトランジスタ
と、をさらに含んでいてもよい。
ジスタおよび第2のP型トランジスタを含む交差型P型
回路を含んでいてもよい。
が、2つのN型トランジスタを含んでいてもよい。
ースフォロワモードで動作してもよい。
ト、ソース、およびドレインを有する第1のトランジス
タと、ゲート、ソース、およびドレインを有する第2の
トランジスタとを含み、該第1のトランジスタの該ソー
スが前記第1の所定の電圧レベルと結合し、該第1のト
ランジスタの該ゲートが前記反転信号と結合し、該第1
のトランジスタの該ドレインが該第2のトランジスタの
該ソースと接続し、該第2のトランジスタの該ドレイン
が前記交差型プルアップ回路と接続し、該第2のトラン
ジスタの該ゲートが第3の所定の電圧レベルと結合し、
前記第2のカスコード増幅器が、ゲート、ソース、およ
びドレインを有する第3のトランジスタと、ゲート、ソ
ース、およびドレインを有する第4のトランジスタとを
含み、該第3のトランジスタの該ソースが前記第1の所
定の電圧レベルと結合され、該第3のトランジスタの該
ゲートが前記非反転信号と結合し、該第3のトランジス
タの該ドレインが該第4のトランジスタの該ソースと接
続し、該第4のトランジスタの該ドレインが該交差型プ
ルアップ回路と接続し、該第4のトランジスタの該ゲー
トが、該第3の所定の電圧レベルと結合していてもよ
い。
ス、ドレイン、およびゲートを有する第5のトランジス
タであって、該第5のトランジスタの該ゲートが該反転
信号と結合し、該第5のトランジスタの該ソースが該第
4のトランジスタの該ドレインと結合し、該第5のトラ
ンジスタの該ドレインが該第3の所定の電圧レベルと結
合する、第5のトランジスタと;ソース、ドレイン、お
よびゲートを有する第6のトランジスタであって、該第
6のトランジスタの該ゲートが該非反転信号と結合し、
該第6のトランジスタの該ソースが該第2のトランジス
タの該ドレインと接続し、該第6のトランジスタの該ド
レインが該第3の所定の電圧レベルと結合する、第6の
トランジスタとを含んでいてもよい。
び第6のトランジスタが、N型トランジスタであっても
よい。
ード増幅器として構成されたN型回路と、一方のカスコ
ード増幅器の入力を他方のカスコード増幅器の出力と結
合するフィードフォワードトランジスタとを有する本発
明の交差型レベルシフト回路によって克服される。
型プルダウン回路、P型プルアップ回路、およびフィー
ドフォワード回路を含む。インバータ回路は、入力信号
Vinを反転信号および非反転信号の一対の信号に変換す
る。インバータ回路は、また、反転信号および非反転信
号の同期状態が確実に維持されるようにする。すなわ
ち、信号の遷移は、N型回路への各入力で同時に起こ
る。反転信号は、N型回路の第1の入力と結合し、非反
転信号はN型回路の第2の入力と結合する。N型回路
は、一対のカスコード増幅器を含み、これらのカスコー
ド増幅器は、P型回路の一方のP型トランジスタのゲー
トおよび他方のP型トランジスタのドレインと結合する
各増幅器の出力を有する。さらに、本発明は、両方のカ
スコード増幅器について、一方のカスコード増幅器の入
力を他方のカスコード増幅器の出力と結合するフィード
フォワード回路を使用する。
しながら以下に説明する。なお、理解を容易にするため
に、可能な箇所には、図中に共通である同一の要素をし
めすために同一の参照番号を使用している。
フト回路300の概略図である。レベルシフト回路30
0は、インバータ回路302、N型プルダウン回路30
4、P型プルアップ回路306、およびフィードフォワ
ード回路308を含む。
信号と非反転信号とに分割する。反転信号は、入力信号
を伝送ゲート310およびインバータ312に通すこと
によって生じる。非反転信号は、一対の直列接続された
インバータ314および316によって生じる。伝送ゲ
ートの使用は、反転信号および非反転信号が同期化され
ること、すなわち、信号遷移がN型回路への各入力で同
時に起こることを確実にする。このような同期化は、入
力信号がレベル変換動作によって歪まないことを確実に
する。すなわち、いわゆるクロックスキューが回避され
る。
トランジスタN3、N4、N5およびN6を含む。ここで、
トランジスタN3およびN4は、第1のカスコード増幅器
318を形成し、トランジスタN5およびN6は、第2の
カスコード増幅器320を形成している。第1のカスコ
ード増幅器は、トランジスタN4のゲート電極およびフ
ィードフォワード回路308に結合された反転入力信号
を有する。トランジスタN4のソース電極は接地され、
ドレイン電極はトランジスタN3のソース電極に結合さ
れている。トランジスタN3のゲート電極は、固定DC
電圧VDDI(例えば、約0.8ボルトから約1.5ボ
ルト)に接続されており、トランジスタN3のドレイン
電極は、P型プルアップ回路306およびフィードフォ
ワード回路308に結合されている。トランジスタN3
のバルク電極は、接地されている。このバルク電極の接
地は、バルク電極と「上方」のトランジスタN3のソー
スとの接続に比べて、カスケード接続されたNMOSト
ランジスタのリーク電流を低減する。
ジスタN6のゲート電極およびフィードフォワード回路
308に結合された非反転入力信号を有する。トランジ
スタN6のソース電極は接地される。また、ドレイン電
極は、トランジスタN5のソースと結合される。トラン
ジスタN5のゲートは、固定DC電圧VDDIと接続さ
れる。また、トランジスタN5のドレイン電極は、P型
プルアップ回路306およびフィードフォワード回路3
08と結合される。トランジスタN5のバルク電極は、
接地される。
よびN6に低い入力インピーダンスを提供する。このよ
うな低い入力インピーダンスは、トランジスタN4およ
びN6へのミラー(Miller)効果を1ゲート容量
未満に減少させる。その結果、電圧カップリング効果
は、従来技術と比較して大いに減少され、大いに改善さ
れた出力信号の立ち上がり時間を提供する。図4は、時
間(軸402)に対するレベルシフト回路300からの
出力信号の電圧の大きさ(軸404)のグラフ400を
示す。重要なことには、出力信号の立ち上がり時間は、
従来技術では約6ナノ秒であるのに比べ、ここでは約3
ナノ秒である。
トランジスタP1およびP2を有する従来の交差型設計で
ある。トランジスタP1のゲート電極は、トランジスタ
P2のドレイン電極に接続されている。同様に、トラン
ジスタP2のゲート電極は、トランジスタP1のドレイン
電極に接続されている。各P型トランジスタのソース電
極は、電圧供給源VDDE(例えば、約0.8ボルトか
ら約3.6ボルト)に結合されている。トランジスタP
1のドレイン電極は、N型トランジスタN3のドレイン電
極ならびにフィードフォワード回路308に接続されて
いる。同様に、トランジスタP2のドレイン電極は、N
型トランジスタN5のドレイン電極ならびにフィードフ
ォワード回路308に接続されている。
ドバック容量をフィードフォワード回路308を使用せ
ずに低減するために使用され得る。しかし、例えば、レ
ベルシフト回路がより低速で動作するなど、レベルシフ
ト回路の総体性能が影響を受ける。それでもなお、本発
明は、フィードフォワード回路を有する好適な実施形態
およびフィードフォワード回路を有さない他の実施形態
を有するものとして解釈されるべきである。
回路308は2つのN型トランジスタN2およびN1を含
む。各トランジスタのドレイン電極は、固定電圧VDD
Iと結合されている。トランジスタN2のソースは、ト
ランジスタN3のドレインとトランジスタP1のドレイン
とのジャンクションに接続されている。同様に、トラン
ジスタN1のソースは、トランジスタN5のドレイン電極
とトランジスタP2のドレイン電極とのジャンクション
に接続されている。フィードフォワードトランジスタN
2のゲート電極は、トランジスタN6のゲート電極、すな
わち、第2のカスコード増幅器320への入力と結合さ
れている。また、フィードフォワードトランジスタN1
のゲート電極は、トランジスタN4のゲート電極、すな
わち、第1のカスコード増幅器318への入力と結合さ
れている。フィードフォワードトランジスタのバルク電
極は、ソースと接続されずに浮遊(FLOAT)している。
320は、出力信号を接地レベルまでへ引き下げ、P型
回路は、出力信号をほぼVDDEレベルまで引き上げ
る。フィードフォワード回路は、出力スイッチング遷移
の立ち上がり時間を従来技術より大幅に改善するように
カスコード増幅器の応答時間を増強する。さらに、フィ
ードフォワード回路を使用したカスコード増幅器のスイ
ッチング速度は、大いに改善されたスイッチング遅延を
生成する。例えば、図4は、時間(軸402)に対する
出力電圧の大きさ(軸404)を表すプロット400を
示し、ゼロと0.8ボルト(低電池レベル状態)との間
のスイッチングを0.1ピコファラドの負荷容量を使用
した50メガヘルツで行った場合の遅延時間が、わずか
0.9ナノ秒であることを示す。この遅延時間は、従来
技術の遅延時間である3ナノ秒に比べて大いに改善され
た。
P型トランジスタのN型トランジスタに対する幅の相対
比率に依存する。幅および長さは、トランジスタの幅と
チャネル長を表す一般的用語である。幅/長さの比率
は、所定のプロセスのためのトランジスタの駆動電流を
決定する。P型トランジスタおよびN型トランジスタが
所定のチャネル長を有する場合、P型トランジスタのN
型トランジスタに対する幅比率の許容範囲は、1/10
から1/2であり、最適比率は約1/4である。最適比
率は、最短の伝播遅延および最小の立ち上がりおよび立
ち下がり時間を提供する。前述のデータを提供するため
に使用された本発明の実施形態では、P型トランジスタ
は12ミクロンの幅を有し、各N型トランジスタは、1
00ミクロンの幅である。このように、同等のチャネル
長については、N型トランジスタの幅が50ミクロンに
等しい。ゆえに、比率が12/50となる。上述の比率
は、本発明の1つの実施形態の例として提供されてお
り、本発明をいかようにも制限すると考えられるべきで
はない。一般的に、より大きな比率は、より遅い出力の
立ち上がり時間をもたらすが、より速い立ち下がり時間
をももたらす。一方、より小さな比率は、より速い立ち
上がり時間をもたらすが、より遅い立ち下がり時間をも
もたらす。1/4の比率において、立ち上がり時間およ
び立ち下がり時間がほぼ等しくなり、全体的には、この
回路構成において最短の伝播遅延となる。
びN2を付加することによって、レベルシフト回路は、
多様な電圧VDDIレベルおよび電圧VDDEレベルの
下でのLOWからHIGHへの遷移の際に、改善された
遷移時間を有する。すなわち、遷移時間は、コア電池V
DDIおよびI/O電池VDDEの電池電圧が変動する
ときに、安定である。フィードフォワードトランジスタ
N1およびN2はソースフォロワモードで作動し、よっ
て、反転を行うカスコード/交差結合ラッチに比べて信
号経路により少ない遅延をもたらす。VDDIおよびV
DDEが等しい電位にある場合には、トランジスタN1
およびN2は、ゲートとソースとの間の電位がトランジ
スタのしきい値電圧を下回るまではソースフォロワとし
て作用する。すなわち、ソースの電圧は、ドレインの電
圧を超えることはない。VDDEがVDDIよりもはる
かに高い場合(例えば、I/O回路電池が新しく、かつ
コア回路電池が消耗されている場合)には、N1および
N2は、初期遷移を速度上昇させる(信号スイッチング
を得る)ためにソースフォロワとして作用する。ソース
電圧が十分上昇したとき、トランジスタN1またはN2は
オフにされ、ソース電圧は、交差結合されたトランジス
タP1およびP2の再生作用によって上昇し続ける。トラ
ンジスタN1またはN2のソース電圧がVDDIを超過し
たとき、トランジスタN1またはN2のソース端子および
ドレイン端子が逆転し、トランジスタが遮断される。
DDI(1.5V)と接続しており、N1およびN2のソ
ースがゼロと3ボルトとの間をスイングする点と接続し
ていることから、どちらのトランジスタもソースとドレ
インとの間で1.5ボルトを上回らない。これは、より
低いブレークダウン電圧を有する傾向にある小さなジオ
メトリの「コア」デバイスにとって重要である。
酸素の注入によるバルクウェハからのトランジスタの分
離(すなわち、SIMOXプロセス)を使用した誘電的
に絶縁したシリコン基板に製造される。
を本明細書中で詳細に説明したが、これらの教示をさら
に組み込んだ他の多数の実施形態が、当業者に容易に考
案され得るであろう。
時間および改善されたスイッチング遅延、ならびに低い
電力消費を有する交差型レベルシフト回路が提供され
る。
る。
のプロットである。
ロットである。
Claims (8)
- 【請求項1】 第1のカスコード増幅器および第2カス
コード増幅器を有し、出力信号を第1の所定の電圧レベ
ルまで引き下げるプルダウン回路であって、該第1のカ
スコード増幅器の入力に反転信号が用いられ、該第2の
カスコード増幅器の入力に非反転信号が用いられ、該第
1のカスコード増幅器および第2カスコード増幅器はそ
れぞれのインピーダンスを低下させる、プルダウン回路
と、 該プルダウン回路と結合し、該プルダウン回路が出力信
号を該第1の所定の電圧レベルまで引き下げていないと
きに、該出力信号を第2の所定の電圧レベルまで引き上
げる交差型プルアップ回路と、前記第1および第2のカスコード増幅器の前記入力信号
から得られた該第1および第2のカスコード増幅器の前
記出力にフィードフォワード信号を供給する、前記プル
ダウン回路と結合したフィードフォワード回路とを含
み、 前記交差型プルアップ回路の電源と、前記フィードフォ
ワード回路の電源とが別になっている、 電圧レベルシフ
ト回路。 - 【請求項2】 前記フィードフォワード回路が、 前記第1のカスコード増幅器の前記入力と前記第2のカ
スコード増幅器の前記出力との間に結合された第1のフ
ィードフォワードトランジスタと、 該第2のカスコード増幅器の前記入力と該第1のカスコ
ード増幅器の前記出力との間に結合された第2のフィー
ドフォワードトランジスタと、 をさらに含む、請求項1に記載の電圧レベルシフト回
路。 - 【請求項3】 前記プルアップ回路が、第1のP型トラ
ンジスタおよび第2のP型トランジスタを含む交差型P
型回路を含む、請求項1に記載の電圧レベルシフト回
路。 - 【請求項4】 前記第1および第2のカスコード増幅器
が、2つのN型トランジスタを含む、請求項1に記載の
電圧レベルシフト回路。 - 【請求項5】 前記第1および第2のトランジスタが、
ソースフォロワモードで動作する、請求項2に記載の電
圧レベルシフト回路。 - 【請求項6】 前記第1のカスコード増幅器が、ゲー
ト、ソース、およびドレインを有する第1のトランジス
タと、ゲート、ソース、およびドレインを有する第2の
トランジスタとを含み、該第1のトランジスタの該ソー
スが前記第1の所定の電圧レベルと結合し、該第1のト
ランジスタの該ゲートが前記反転信号と結合し、該第1
のトランジスタの該ドレインが該第2のトランジスタの
該ソースと接続し、該第2のトランジスタの該ドレイン
が前記交差型プルアップ回路と接続し、該第2のトラン
ジスタの該ゲートが第3の所定の電圧レベルと結合し、 前記第2のカスコード増幅器が、ゲート、ソース、およ
びドレインを有する第3のトランジスタと、ゲート、ソ
ース、およびドレインを有する第4のトランジスタとを
含み、該第3のトランジスタの該ソースが前記第1の所
定の電圧レベルと結合され、該第3のトランジスタの該
ゲートが前記非反転信号と結合し、該第3のトランジス
タの該ドレインが該第4のトランジスタの該ソースと接
続し、該第4のトランジスタの該ドレインが該交差型プ
ルアップ回路と接続し、該第4のトランジスタの該ゲー
トが、該第3の所定の電圧レベルと結合する、請求項1
に記載の電圧レベルシフト回路。 - 【請求項7】 前記フィードフォワード回路が、ソー
ス、ドレイン、およびゲートを有する第5のトランジス
タであって、該第5のトランジスタの該ゲートが該反転
信号と結合し、該第5のトランジスタの該ソースが該第
4のトランジスタの該ドレインと結合し、該第5のトラ
ンジスタの該ドレインが該第3の所定の電圧レベルと結
合する、第5のトランジスタと;ソース、ドレイン、お
よびゲートを有する第6のトランジスタであって、該第
6のトランジスタの該ゲートが該非反転信号と結合し、
該第6のトランジスタの該ソースが該第2のトランジス
タの該ドレインと接続し、該第6のトランジスタの該ド
レインが該第3の所定の電圧レベルと結合する、第6の
トランジスタとを含む、請求項6 に記載の電圧レベルシフト回路。 - 【請求項8】 前記第1、第2、第3、第4、第5、お
よび第6のトランジスタが、N型トランジスタである、
請求項7に記載の電圧レベルシフト回路。
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