JP3500598B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、乾電池１本（１
Ｖ）以下で動作可能なラッチ回路に関するものである。
Ｖ）以下で動作可能なラッチ回路に関するものである。
【０００２】
【従来の技術】高低２種類のしきい値電圧をもつＭＯＳ
ＦＥＴで構成した従来のラッチ回路を図７に示す（例え
ば、特願平５−２６８２４５号がある）。論理回路は高
しきい値のパワースイッチ用ＰＭＯＳトランジスタ５１
と低しきい値トランジスタによる論理ゲート５２で構成
され、疑似電源線５３を介してそれぞれが接続されてい
る。また、この論理回路のフィードバックループを、電
圧がＶＤＤＶの疑似電源線５３を電源とする低しきい値
トランジスタからなるＣＭＯＳインバータ５４と低しき
い値トランジスタからなるトランスミッションゲート５
５で形成することにより、１Ｖ以下の電源電圧ＶＤＤで
の、動作時の高速動作とスリープ（待機）時の低消費電
力動作を同時に可能にしている。
ＦＥＴで構成した従来のラッチ回路を図７に示す（例え
ば、特願平５−２６８２４５号がある）。論理回路は高
しきい値のパワースイッチ用ＰＭＯＳトランジスタ５１
と低しきい値トランジスタによる論理ゲート５２で構成
され、疑似電源線５３を介してそれぞれが接続されてい
る。また、この論理回路のフィードバックループを、電
圧がＶＤＤＶの疑似電源線５３を電源とする低しきい値
トランジスタからなるＣＭＯＳインバータ５４と低しき
い値トランジスタからなるトランスミッションゲート５
５で形成することにより、１Ｖ以下の電源電圧ＶＤＤで
の、動作時の高速動作とスリープ（待機）時の低消費電
力動作を同時に可能にしている。
【０００３】さらには、論理ゲート５２の入力側に、高
しきい値トランジスタからなるトランスミッションゲー
ト５６、データ保持回路５７を接続することにより、待
機時のデータ保持を行っている。特に、データ保持回路
５７では、高しきい値トランジスタからなるＣＭＯＳイ
ンバータ５８，５９間に、低しきい値トランジスタから
なるトランスミッションゲート６０を介挿することによ
り、待機時のデータ書き込みを容易にすると共に、動作
時にデータ保持回路５７のデータが変動しないようにし
ている。
しきい値トランジスタからなるトランスミッションゲー
ト５６、データ保持回路５７を接続することにより、待
機時のデータ保持を行っている。特に、データ保持回路
５７では、高しきい値トランジスタからなるＣＭＯＳイ
ンバータ５８，５９間に、低しきい値トランジスタから
なるトランスミッションゲート６０を介挿することによ
り、待機時のデータ書き込みを容易にすると共に、動作
時にデータ保持回路５７のデータが変動しないようにし
ている。
【０００４】
【発明が解決しようとする課題】ところが、この図７に
示したラッチ回路では、制御信号ＳＬの他に、トランス
ミッションゲート５５，５６，６０を制御するために複
雑な制御信号Ｂ１，Ｂ２が必要となり、また、データ保
持のために６個のゲート（１２素子）が必要となり、回
路規模が大きくなるという問題があった。
示したラッチ回路では、制御信号ＳＬの他に、トランス
ミッションゲート５５，５６，６０を制御するために複
雑な制御信号Ｂ１，Ｂ２が必要となり、また、データ保
持のために６個のゲート（１２素子）が必要となり、回
路規模が大きくなるという問題があった。
【０００５】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、１Ｖ以下の電圧で高速・低消
費電力で動作可能なラッチ回路を、複雑な外部制御信号
を必要とすることなく、また素子数が増加することな
く、実現することである。
ものであり、その目的は、１Ｖ以下の電圧で高速・低消
費電力で動作可能なラッチ回路を、複雑な外部制御信号
を必要とすることなく、また素子数が増加することな
く、実現することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、第１のパワースイッチ用トランジスタ
をもつ論理ゲートのフィードバックループを、第２のパ
ワースイッチ用トランジスタをもつデータ保持回路、第
３のパワースイッチ用トランジスタをもつインバータ、
およびトランスミッションゲートから構成し、かつ前記
各々のパワースイッチ用トランジスタと前記トランスミ
ッションゲートを外部制御信号で制御するラッチ回路で
あって、前記論理ゲートを構成するトランジスタのしき
い値電圧を、前記各々のパワースイッチ用トランジス
タ、前記データ保持回路を構成するトランジスタ、およ
び前記インバータを構成するトランジスタのしきい値電
圧よりも小さく設定した。第２の発明は、第１の発明に
おいて、前記データ保持回路を、前記第２のパワースイ
ッチ用トランジスタを各々接続した１対のインバータで
構成し、一方のインバータの出力を他方のインバータの
入力に接続すると共に、該一方のインバータの出力と低
電位電源間に第１のトランジスタを接続し、該第１のト
ランジスタを前記第３のパワースイッチ用トランジスタ
が非導通のとき導通させるよう制御し、かつ前記他方の
インバータの出力を該データ保持回路の入出力端子とす
るよう構成した。第３の発明は、第１の発明において、
前記外部制御信号を、前記第１のパワースイッチ用トラ
ンジスタ、前記トランスミッションゲートと前記第２の
パワースイッチ用トランジスタ、前記第３のパワースイ
ッチ用トランジスタの順のタイミングで入力させるよう
構成した。
の第１の発明は、第１のパワースイッチ用トランジスタ
をもつ論理ゲートのフィードバックループを、第２のパ
ワースイッチ用トランジスタをもつデータ保持回路、第
３のパワースイッチ用トランジスタをもつインバータ、
およびトランスミッションゲートから構成し、かつ前記
各々のパワースイッチ用トランジスタと前記トランスミ
ッションゲートを外部制御信号で制御するラッチ回路で
あって、前記論理ゲートを構成するトランジスタのしき
い値電圧を、前記各々のパワースイッチ用トランジス
タ、前記データ保持回路を構成するトランジスタ、およ
び前記インバータを構成するトランジスタのしきい値電
圧よりも小さく設定した。第２の発明は、第１の発明に
おいて、前記データ保持回路を、前記第２のパワースイ
ッチ用トランジスタを各々接続した１対のインバータで
構成し、一方のインバータの出力を他方のインバータの
入力に接続すると共に、該一方のインバータの出力と低
電位電源間に第１のトランジスタを接続し、該第１のト
ランジスタを前記第３のパワースイッチ用トランジスタ
が非導通のとき導通させるよう制御し、かつ前記他方の
インバータの出力を該データ保持回路の入出力端子とす
るよう構成した。第３の発明は、第１の発明において、
前記外部制御信号を、前記第１のパワースイッチ用トラ
ンジスタ、前記トランスミッションゲートと前記第２の
パワースイッチ用トランジスタ、前記第３のパワースイ
ッチ用トランジスタの順のタイミングで入力させるよう
構成した。
【０００７】
［第１の実施の形態］図１は本発明の第１の実施の形態
のラッチ回路の構成を示す図である。本実施の形態で
は、高、中、低の３種類のしきい値電圧のＭＯＳトラン
ジスタでラッチ回路を構成する。論理回路はＶＤＤの電
源が印加する高しきい値のパワースイッチ用のＰＭＯＳ
トランジスタ１（第１のパワースイッチ用トランジス
タ）と低しきい値トランジスタによる論理ゲート２で構
成され、疑似電源線３を介してそれぞれが接続されてい
る。
のラッチ回路の構成を示す図である。本実施の形態で
は、高、中、低の３種類のしきい値電圧のＭＯＳトラン
ジスタでラッチ回路を構成する。論理回路はＶＤＤの電
源が印加する高しきい値のパワースイッチ用のＰＭＯＳ
トランジスタ１（第１のパワースイッチ用トランジス
タ）と低しきい値トランジスタによる論理ゲート２で構
成され、疑似電源線３を介してそれぞれが接続されてい
る。
【０００８】また、論理回路のフィードバックループ
は、ＶＤＤの電源が印加する高しきい値のパワースイッ
チ用のＰＭＯＳトランジスタ４（第３のパワースイッチ
用トランジスタ）、中しきい値トランジスタからなるＣ
ＭＯＳインバータ５、データ保持回路６、中しきい値ト
ランジスタからなるトランスミッションゲート７により
構成している。
は、ＶＤＤの電源が印加する高しきい値のパワースイッ
チ用のＰＭＯＳトランジスタ４（第３のパワースイッチ
用トランジスタ）、中しきい値トランジスタからなるＣ
ＭＯＳインバータ５、データ保持回路６、中しきい値ト
ランジスタからなるトランスミッションゲート７により
構成している。
【０００９】データ保持回路６は、高しきい値のパワー
スイッチ用ＰＭＯＳトランジスタ８（第２のパワースイ
ッチ用トランジスタ）を有する高しきい値トランジスタ
からなるＣＭＯＳインバータ９，高しきい値のパワース
イッチ用のＰＭＯＳトランジスタ１０（第２のパワース
イッチ用トランジスタ）を有する高しきい値トランジス
タからなるＣＭＯＳインバータ１１により構成してい
る。
スイッチ用ＰＭＯＳトランジスタ８（第２のパワースイ
ッチ用トランジスタ）を有する高しきい値トランジスタ
からなるＣＭＯＳインバータ９，高しきい値のパワース
イッチ用のＰＭＯＳトランジスタ１０（第２のパワース
イッチ用トランジスタ）を有する高しきい値トランジス
タからなるＣＭＯＳインバータ１１により構成してい
る。
【００１０】次に動作を説明する。まず、動作時（外部
制御信号ＳＬ＝Lowレベル）には、パワースイッチ用ト
ランジスタ１，４が導通となり、インバータ５とトラン
スミッションゲート７が動作状態となって、論理回路の
入出力データが保持される。このとき、データ保持回路
６は、パワースイッチ用トランジスタ８，１０が非導通
状態であるので、フィードバックループに影響を与える
ことはない。
制御信号ＳＬ＝Lowレベル）には、パワースイッチ用ト
ランジスタ１，４が導通となり、インバータ５とトラン
スミッションゲート７が動作状態となって、論理回路の
入出力データが保持される。このとき、データ保持回路
６は、パワースイッチ用トランジスタ８，１０が非導通
状態であるので、フィードバックループに影響を与える
ことはない。
【００１１】次に、待機時（外部制御信号ＳＬ＝Highレ
ベル）では、パワースイッチ用トランジスタ１，４、ト
ランスミッションゲート７が非導通となると共に、パワ
ースイッチ用トランジスタ８，１０が導通状態となる。
従ってこのとき、データ保持回路６では、ラッチ動作が
働き、フィードバックループのデータがそこに保持され
る。また、このとき、このデータ保持回路６はそのイン
バータ９，１１が高しきい値のトランジスタで構成さ
れ、トランスミッションゲート７とインバータ５は中し
きい値のトランジスタで構成されているので、リーク電
流の急激な上昇の懸念はない。
ベル）では、パワースイッチ用トランジスタ１，４、ト
ランスミッションゲート７が非導通となると共に、パワ
ースイッチ用トランジスタ８，１０が導通状態となる。
従ってこのとき、データ保持回路６では、ラッチ動作が
働き、フィードバックループのデータがそこに保持され
る。また、このとき、このデータ保持回路６はそのイン
バータ９，１１が高しきい値のトランジスタで構成さ
れ、トランスミッションゲート７とインバータ５は中し
きい値のトランジスタで構成されているので、リーク電
流の急激な上昇の懸念はない。
【００１２】このように、本実施の形態では、論理回路
のフィードバックループ中にデータ保持回路６を設け、
データ保持をパワースイッチ用トランジスタ８，１０に
より外部制御信号＊ＳＬ（＊は反転を表す）で直接制御
したので、論理回路の入力側にデータ保持回路を設けそ
のデータ保持に複雑な制御を行った従来例と異なって、
複雑な制御信号は必要なく、またデータ保持のための素
子は１１個ですむ。
のフィードバックループ中にデータ保持回路６を設け、
データ保持をパワースイッチ用トランジスタ８，１０に
より外部制御信号＊ＳＬ（＊は反転を表す）で直接制御
したので、論理回路の入力側にデータ保持回路を設けそ
のデータ保持に複雑な制御を行った従来例と異なって、
複雑な制御信号は必要なく、またデータ保持のための素
子は１１個ですむ。
【００１３】［第２の実施の形態］図２は第２の実施の
形態のラッチ回路を示す図である。ここでは、データ保
持回路６において、インバータ１１の出力側と低電位電
源（接地）との間に、制御信号ＳＬの反転信号＊ＳＬが
ゲートに印加する高しきい値のＮＭＯＳトランジスタ１
２（第１のトランジスタ）を接続したものである。
形態のラッチ回路を示す図である。ここでは、データ保
持回路６において、インバータ１１の出力側と低電位電
源（接地）との間に、制御信号ＳＬの反転信号＊ＳＬが
ゲートに印加する高しきい値のＮＭＯＳトランジスタ１
２（第１のトランジスタ）を接続したものである。
【００１４】この回路によれば、動作時（制御信号＊Ｓ
Ｌ＝Highレベル）に、トランジスタ１２が導通しインバ
ータ１１の出力側がLowレベルに固定されるので、イン
バータ９の出力が完全にハイインピーダンス状態にな
り、動作時にデータ保持回路６がフィードバックループ
に与える影響を確実に防止できるようになる。このトラ
ンジスタ１２を設けない場合は、インバータ１１の入力
データがLowレベルになるとき、インバータ１１のＮＭ
ＯＳトランジスタが非導通になり、また動作時であるの
でトランジスタ１０は非導通であるが、何らかの原因で
何れかが導通することがあり得、インバータ９の出力の
ハイインピーダンスが保証されないことが考えられる
が、この問題が解消される。
Ｌ＝Highレベル）に、トランジスタ１２が導通しインバ
ータ１１の出力側がLowレベルに固定されるので、イン
バータ９の出力が完全にハイインピーダンス状態にな
り、動作時にデータ保持回路６がフィードバックループ
に与える影響を確実に防止できるようになる。このトラ
ンジスタ１２を設けない場合は、インバータ１１の入力
データがLowレベルになるとき、インバータ１１のＮＭ
ＯＳトランジスタが非導通になり、また動作時であるの
でトランジスタ１０は非導通であるが、何らかの原因で
何れかが導通することがあり得、インバータ９の出力の
ハイインピーダンスが保証されないことが考えられる
が、この問題が解消される。
【００１５】［第３の実施の形態］図３は第３の実施の
形態のラッチ回路を示す図である。ここでは、データ保
持回路６のインバータ９Ａ，１１Ａ、パワースイッチ用
トランジスタ８Ａ，１０Ａを中しきい値のトランジスタ
で構成している。このように、中しきい値のトランジス
タを用いることによって、電源電圧ＶＤＤがより低くな
っても動作可能となり、待機時の動作マージンの低下を
抑えることができる。
形態のラッチ回路を示す図である。ここでは、データ保
持回路６のインバータ９Ａ，１１Ａ、パワースイッチ用
トランジスタ８Ａ，１０Ａを中しきい値のトランジスタ
で構成している。このように、中しきい値のトランジス
タを用いることによって、電源電圧ＶＤＤがより低くな
っても動作可能となり、待機時の動作マージンの低下を
抑えることができる。
【００１６】［第４の実施の形態］図４は第４の実施の
形態のラッチ回路を示す図である。ここでは、図３に示
した回路に対して、インバータ５のパワースイッチ用ト
ランジスタ４を、中しきい値のトランジスタ４Ａに置換
し、さらに、外部制御信号ＳＬ，ＳＬ’，＊ＳＬ’，Ｓ
Ｌ”を、「ＳＬ」→「ＳＬ’，＊ＳＬ’」→「ＳＬ”」
の順のタイミングで入力させる（変化させる）ようにし
たものである。
形態のラッチ回路を示す図である。ここでは、図３に示
した回路に対して、インバータ５のパワースイッチ用ト
ランジスタ４を、中しきい値のトランジスタ４Ａに置換
し、さらに、外部制御信号ＳＬ，ＳＬ’，＊ＳＬ’，Ｓ
Ｌ”を、「ＳＬ」→「ＳＬ’，＊ＳＬ’」→「ＳＬ”」
の順のタイミングで入力させる（変化させる）ようにし
たものである。
【００１７】このように、各パワースイッチ用トランジ
スタの制御信号の入力にタイミング差を設けることによ
って、データ保持回路６へのデータ書き込み、データ保
持回路６からのデータの読み出しの誤動作を防ぐことが
できる。
スタの制御信号の入力にタイミング差を設けることによ
って、データ保持回路６へのデータ書き込み、データ保
持回路６からのデータの読み出しの誤動作を防ぐことが
できる。
【００１８】図５はこの制御信号ＳＬ’、＊ＳＬ’、＊
ＳＬ”を発生する制御信号発生回路を示す図である。Ｎ
ＭＯＳトランジスタ２１は疑似電源線３の電圧ＶＤＤＶ
を制御信号として入力し、動作時（ＳＬ＝Lowレベル）
に導通する。このトランジスタ２１により動作／待機が
制御される中しきい値トランジスタからなるＣＭＯＳイ
ンバータ２２，２３が接続され、後段のインバータ２３
に中しきい値トランジスタからなるＣＭＯＳインバータ
２４、高しきい値トランジスタからなるＣＭＯＳインバ
ータ２５が続けて接続されている。
ＳＬ”を発生する制御信号発生回路を示す図である。Ｎ
ＭＯＳトランジスタ２１は疑似電源線３の電圧ＶＤＤＶ
を制御信号として入力し、動作時（ＳＬ＝Lowレベル）
に導通する。このトランジスタ２１により動作／待機が
制御される中しきい値トランジスタからなるＣＭＯＳイ
ンバータ２２，２３が接続され、後段のインバータ２３
に中しきい値トランジスタからなるＣＭＯＳインバータ
２４、高しきい値トランジスタからなるＣＭＯＳインバ
ータ２５が続けて接続されている。
【００１９】これにより、信号ＳＬ’は２段のインバー
タ２２，２３の遅延を受けた信号として出力する。信号
＊ＳＬ’は信号ＳＬに対して３段のインバータ２２，２
３，２４による遅延を受けた信号として出力する。さら
に信号＊ＳＬ”は信号ＳＬに対して４段のインバータ２
２，２３，２４，２５による遅延を受けた信号として出
力する。なお、インバータ２３は中しきい値であるの
で、トランジスタ２１が非導通（ＳＬ＝Highレベル）の
とき、リーク電流によりその出力信号ＳＬ’はHighレベ
ルとなる。
タ２２，２３の遅延を受けた信号として出力する。信号
＊ＳＬ’は信号ＳＬに対して３段のインバータ２２，２
３，２４による遅延を受けた信号として出力する。さら
に信号＊ＳＬ”は信号ＳＬに対して４段のインバータ２
２，２３，２４，２５による遅延を受けた信号として出
力する。なお、インバータ２３は中しきい値であるの
で、トランジスタ２１が非導通（ＳＬ＝Highレベル）の
とき、リーク電流によりその出力信号ＳＬ’はHighレベ
ルとなる。
【００２０】この実施の形態では、特に、初段と２段目
のインバータ２２，２３がパワースイッチ用トランジス
タ２１で制御されるため、疑似電源線３の電圧ＶＤＤＶ
が立ち上がってから動作することになるので、待機時か
ら動作時に切り替わるとき、論理回路の疑似電源線３の
電圧ＶＤＤＶの立ち上がりが遅い場合に、論理回路の入
力側からデータ保持回路６のデータが書き替えられる誤
動作を防止することができる。
のインバータ２２，２３がパワースイッチ用トランジス
タ２１で制御されるため、疑似電源線３の電圧ＶＤＤＶ
が立ち上がってから動作することになるので、待機時か
ら動作時に切り替わるとき、論理回路の疑似電源線３の
電圧ＶＤＤＶの立ち上がりが遅い場合に、論理回路の入
力側からデータ保持回路６のデータが書き替えられる誤
動作を防止することができる。
【００２１】［第５の実施の形態］図６は第５の実施の
形態を示す図である。これは、本発明のラッチ回路をＤ
ＦＦ回路に適用したものである。３１がマスタ側、３２
がスレーブ側であり、３３が図４に示したラッチ回路を
そのまま適用した部分である。３４〜３９は低しきい値
トランジスタによるＣＭＯＳインバータ、４０〜４３は
低しきい値トランジスタによるトランスミッションゲー
トである。
形態を示す図である。これは、本発明のラッチ回路をＤ
ＦＦ回路に適用したものである。３１がマスタ側、３２
がスレーブ側であり、３３が図４に示したラッチ回路を
そのまま適用した部分である。３４〜３９は低しきい値
トランジスタによるＣＭＯＳインバータ、４０〜４３は
低しきい値トランジスタによるトランスミッションゲー
トである。
【００２２】この図６は、待機時（ＳＬ＝Highレベル）
にクロック信号ＣＫがLowレベルとなる場合を示した。
この回路では、クロック信号ＣＫがLowレベルのとき、
トランスミッションゲート４３が導通してスレーブ側の
データが保持されるため、本発明のラッチ回路３３をス
レーブ側に設けている。また、中しきい値のトランスミ
ッションゲート７とデータ保持回路６のノード４４との
間にクロックで動作する低しきい値のトランスミッショ
ンゲート４３を介挿することにより、低しきい値トラン
ジスタだけで構成したＤＦＦ回路と同等の高速動作が可
能となる。
にクロック信号ＣＫがLowレベルとなる場合を示した。
この回路では、クロック信号ＣＫがLowレベルのとき、
トランスミッションゲート４３が導通してスレーブ側の
データが保持されるため、本発明のラッチ回路３３をス
レーブ側に設けている。また、中しきい値のトランスミ
ッションゲート７とデータ保持回路６のノード４４との
間にクロックで動作する低しきい値のトランスミッショ
ンゲート４３を介挿することにより、低しきい値トラン
ジスタだけで構成したＤＦＦ回路と同等の高速動作が可
能となる。
【００２３】
【発明の効果】以上から本発明のラッチ回路によれば、
複雑な外部制御信号を使用せずとも高速動作を行うこと
ができ、またデータ保持回路を少ないゲート数で構成す
ることができ従来回路と比べて半導体基板上に回路構成
するときの面積増を抑制することができる。
複雑な外部制御信号を使用せずとも高速動作を行うこと
ができ、またデータ保持回路を少ないゲート数で構成す
ることができ従来回路と比べて半導体基板上に回路構成
するときの面積増を抑制することができる。
【図１】 第１の実施の形態のラッチ回路の回路図であ
る。
る。
【図２】 第２の実施の形態のラッチ回路の回路図であ
る。
る。
【図３】 第３の実施の形態のラッチ回路の回路図であ
る。
る。
【図４】 第４の実施の形態のラッチ回路の回路図であ
る。
る。
【図５】 図４の外部制御信号ＳＬ’，＊ＳＬ’、＊Ｓ
Ｌ”を発生する発生回路図である。
Ｌ”を発生する発生回路図である。
【図６】 図４に示したラッチ回路を適用したＤＦＦ回
路の回路図である。
路の回路図である。
【図７】 従来のラッチ回路の回路図である。
１，４，８，１０・・・・高しきい値のパワースイッチ
用トランジスタ ８Ａ，１０Ａ・・・・中しきい値のパワースイッチ用ト
ランジスタ ９，１１，２５・・・・高しきい値のＣＭＯＳインバー
タ ５，９Ａ，１１Ａ，２２〜２５・・・・中しきい値のＣ
ＭＯＳインバータ １２，２１・・・・高しきい値トランジスタ ７・・・・中しきい値のトランスミッションゲート ２・・・・低しきい値の論理ゲート ３・・・・疑似電源線 ６・・・・データ保持回路
用トランジスタ ８Ａ，１０Ａ・・・・中しきい値のパワースイッチ用ト
ランジスタ ９，１１，２５・・・・高しきい値のＣＭＯＳインバー
タ ５，９Ａ，１１Ａ，２２〜２５・・・・中しきい値のＣ
ＭＯＳインバータ １２，２１・・・・高しきい値トランジスタ ７・・・・中しきい値のトランスミッションゲート ２・・・・低しきい値の論理ゲート ３・・・・疑似電源線 ６・・・・データ保持回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/037
Claims (3)
- 【請求項１】第１のパワースイッチ用トランジスタをも
つ論理ゲートのフィードバックループを、第２のパワー
スイッチ用トランジスタをもつデータ保持回路、第３の
パワースイッチ用トランジスタをもつインバータ、およ
びトランスミッションゲートから構成し、かつ前記各々
のパワースイッチ用トランジスタと前記トランスミッシ
ョンゲートを外部制御信号で制御するラッチ回路であっ
て、 前記論理ゲートを構成するトランジスタのしきい値電圧
を、前記各々のパワースイッチ用トランジスタ、前記デ
ータ保持回路を構成するトランジスタ、および前記イン
バータを構成するトランジスタのしきい値電圧よりも小
さくしたことを特徴とするラッチ回路。 - 【請求項２】前記データ保持回路を、前記第２のパワー
スイッチ用トランジスタを各々接続した１対のインバー
タで構成し、一方のインバータの出力を他方のインバー
タの入力に接続すると共に、該一方のインバータの出力
と低電位電源間に第１のトランジスタを接続し、該第１
のトランジスタを前記第３のパワースイッチ用トランジ
スタが非導通のとき導通させるよう制御し、かつ前記他
方のインバータの出力を該データ保持回路の入出力端子
としたことを特徴とする請求項１に記載のラッチ回路。 - 【請求項３】前記外部制御信号を、前記第１のパワース
イッチ用トランジスタ、前記トランスミッションゲート
と前記第２のパワースイッチ用トランジスタ、前記第３
のパワースイッチ用トランジスタの順のタイミングで入
力させることを特徴とする請求項１に記載のラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27194797A JP3500598B2 (ja) | 1997-09-19 | 1997-09-19 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27194797A JP3500598B2 (ja) | 1997-09-19 | 1997-09-19 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197984A JPH1197984A (ja) | 1999-04-09 |
| JP3500598B2 true JP3500598B2 (ja) | 2004-02-23 |
Family
ID=17507047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27194797A Expired - Lifetime JP3500598B2 (ja) | 1997-09-19 | 1997-09-19 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500598B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| CN101388245B (zh) * | 2003-11-13 | 2012-01-25 | 瑞萨电子株式会社 | 半导体集成电路装置 |
| US7154317B2 (en) * | 2005-01-11 | 2006-12-26 | Arm Limited | Latch circuit including a data retention latch |
| KR100702364B1 (ko) | 2005-12-07 | 2007-04-02 | 한국전자통신연구원 | Ｍｔｃｍｏｓ 래치회로 |
| JP6283237B2 (ja) * | 2013-03-14 | 2018-02-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-09-19 JP JP27194797A patent/JP3500598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197984A (ja) | 1999-04-09 |
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