JP4637512B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は半導体集積回路装置に関するものであり、特にシステムＬＳＩ又はマイクロプロセッサに適用して有用なものである。
携帯電話に代表される携帯情報端末向けのシステムＬＳＩでは、限られたバッテリ容量で長時間動作させる要求が従来に増して高まっている。特に、携帯電話では長時間の待ち受け（電源はオンしているが高負荷な処理は実行されていない状態）時間における低消費電力化が長時間動作の要求を満たすために非常に重要である。その一つの方法として、待機状態にはシステムＬＳＩ内の全クロックを停止する方法（ソフトウェア・スタンバイと呼ばれる）がある。ソフトウェア・スタンバイは待機状態に入るとシステムＬＳＩ内部のクロックが停止するため、システムＬＳＩ内の回路動作による消費電流がほぼ０となる。その結果、待機状態のスタンバイ電流はトランジスタのリーク電流による消費電流のみにできる。
しかし、最先端の微細プロセスを用いた絶縁ゲート型電界効果型トランジスタ（本出願ではＭＩＳＦＥＴを絶縁ゲート型電界効果型トランジスタの呼称として用いる）を用いる場合、電源電圧の低電圧化に応じたトランジスタのしきい値電圧の低下に起因するサブスレッショルド・リーク電流や、ＭＩＳＦＥＴのゲート絶縁膜厚の薄膜化に起因するゲートトンネルリーク電流に代表される、各種のリーク電流が非常に大きい。これらのスタンバイ電流により電力を消費してしまう結果、長い待ち受け時間を達成することができない。
このような状況を鑑みて、待ち受け時にシステムＬＳＩの電源を遮断する方法（Ｕスタンバイと呼ばれる）が非特許文献１に提案されている。Ｕスタンバイでは待ち受け状態に入ると復帰処理に必要な最低限の回路を除いて電源が遮断される。その結果、回路動作による消費電流のみでなく、漏れ電流による消費電流もほぼ０となり、スタンバイ電流をほぼ０にできる。
これに対して、待機状態からの復帰時間に着目して両者を比べると以下のようになる。まず、ソフトウェア・スタンバイでは、システムＬＳＩの内部状態（レジスタの値など）を待機状態でも保持できるため、待機状態から割り込み処理で復帰することが可能である。そのため、復帰に要する時間はクロック再開に必要な時間程度であり、高速に復帰できる。これに対して、Ｕスタンバイでは電源の遮断によりシステムＬＳＩの内部状態が破壊されるため、割り込み処理のみでは待機状態からの復帰ができず、復帰のためにはリセット処理が必要である。リセット処理はシステムＬＳＩの初期設定や動作に必要なソフトウェアの立ち上げを含み、長い時間が必要である。ソフトウェアの立ち上げは実行すべき命令数が多いため、特に処理時間が長い。Ｕスタンバイから復帰する場合は、割り込み要求に対してそのまま割り込み処理を行うわけではなく、一旦リセット処理してソフトウェアが立ち上がった後に割り込み要求に応じた処理をすることになる。
非特許文献２または非特許文献３に示されるように、待機状態において電源遮断された回路ブロック内の一部のデータ保持回路には電源を供給し、待機状態においても情報を保持することが提案されている。具体的には、回路ブロック内のフリップフロップに待機状態でも電源が供給されるラッチ回路を設け、そのラッチ回路により電源遮断時においても内部情報を保持することにより、高速に元の状態に復帰することを可能としている。
T. Yamada et al., "A 133MHz 170mW 10μA Standby Application Processor for 3G Cellular Phones", ISSCC 2002, February, pp.370-371 S. Mutoh, et al.，"A 1V Multi-Threshold Voltage CMOS DSP with an Efficient Power Management Technique for Mobile Phone Application, ISSCC 1996,February, pp. 168-169 V. Zyuban, et al.，"Low Power Integrates Scan-Retention Mechanism", ISLPED 2002,August, pp.98-102
本願発明者らは、背景技術に示すようなデータ保持回路について検討したところ、以下のような課題があることに気が付いた。図２に非特許文献３に開示されるデータ保持型フリップフロップの構成図を示す。これは待機時にメインのラッチ部（ＭＡＳＴＥＲ ＬＡＴＣＨ）の電源を遮断し、常時通電されるサブのラッチ部（ＳＣＡＮ/ＲＥＴＥＮＴＩＯＮ ＬＡＴＣＨ）で待機時の情報を保持する構成である。メインのラッチ部及びそれらに接続される組合せ回路の電源は電源スイッチを介して図示しない仮想電源線に接続されており、電源線（ＶＤＤ，ＧＮＤ）のほかにメインのラッチ部及びそれらに接続される組合せ回路が直接接続される仮想電源線が必要になることを示している。そのため、図３に示す回路構成をレイアウトするには、電源線は少なくともＶＤＤ、ＶＳＳ、仮想電源線の３本必要であり（電源スイッチをＶＤＤ側またはＶＳＳ側の一方とした場合）、ひとつのセルに少なくとも３本の電源線がレイアウトされなくてはならなくなることを見出した。
これは、一般的なシステムＬＳＩが、ＣＡＤを用いた自動配置配線によりスタンダードセル（以下、セルという）を配列してレイアウトしていることに起因する。図３はセルを配列して構成した集積回路のレイアウトを示す図である。ただし、セルと電源幹線のみを示し、信号配線等は省略している。矩形３０１、３０２がセルである。各セルには、インバータ、ＮＡＮＤ等の基本論理を実現する回路が実装される。これらのセルを敷き詰め、互いに配線することにより所望の論理回路を実現する。セルが実現する基本論理に応じてその回路規模は異なるが、セルの高さ（ｙ方向）は揃え、回路規模に応じてセルの幅（ｘ方向）を異ならせるのが一般的である。これは電源幹線のレイアウトをメッシュ状に行うことに起因している。すなわち、メタル第１層にｘ方向に伸びる電源線３０３ａ〜ｇをほぼ等間隔で配置して回路動作に必要な電源を供給するため、電源幹線のレイアウトとセルのレイアウトとを整合させたものである。
このようなレイアウト設計環境の下では、電源線と仮想電源線の双方の配線が必要になるセルが一部のセル（フリップフロップ）に過ぎなくても、他の電源遮断時にデータを保持する必要のないセル（例えば、インバータ、ＮＡＮＤ回路等）にもあまねく電源線と仮想電源線とを配線することが必要になる。そのため、仮想電源線と同じ電源線をさらにメタル第１層にレイアウトするならば、セルの高さが大きくなり、全体のレイアウトに与える影響が無視できなくなってしまうであろう。逆に、信号線の配線チャネルを流用することでセルの高さを固定したまま電源線をさらにレイアウトするとすれば、信号配線の自由度が極端に削減されてしまう懸念もある。
このように分散配置されるフリップフロップセルに電源遮断時にもデータを保持させ、かつ現在のレイアウト設計環境の下で回路面積のオーバーヘッドを抑制するレイアウトについては検討されていなかった。
本発明では、電源遮断時にデータを保持するデータ保持回路には通常動作時に要求される大きな電流供給能力は必要としないことに着目し、一般の電源幹線よりも細い電源線により動作電圧を供給することとした。望ましくは、データ保持回路の電源線を信号線扱いとして、自動配置配線時に配線することである。これによりＣＡＤによるレイアウト設計環境に適合させることができる。この場合、セルにはあらかじめデータ保持回路用電源の端子を通常の信号線端子と同様に設けておく。これにより、セルに電源線のための余分なレイアウトが不要となり省面積化が図られることに加えて、既存の自動配置配線ツールにより設計が可能となる。
電源遮断からの復帰時間が大幅に短縮できるとともに、そのための回路面積へのオーバーヘッドを少なくして実現することができる。
図１は本発明を適用したチップの配線レイアウトイメージを示す実施例である。この図には通常の電源幹線、すなわち電源線ＶＤＤ（たとえば１．２Ｖ）および仮想電源線ＶＳＳＭ（０Ｖ）と、不揮発フリップフロップＮＶＦＦ（以下、不揮発ＦＦとする）の情報保持回路用電源ＶＳＳ＿ＳＩＧ（０Ｖ）を配線した例を示している。この例では、待機時には接地側（低電位側）の電源線を遮断制御することを想定しているため、低電位側の電源線が仮想電源線ＶＳＳＭとなっている。自動配置配線ツールでは、仮想電源線ＶＳＳＭがセルの実質的な接地線として扱われる。この図に示されるように、配線ＶＳＳ＿ＳＩＧは、自動配置配線ツールにより回路ブロックに分散して配置されている不揮発ＦＦ ＮＶＦＦの端子に、任意の経路で、また、任意の配線層を用いて接続されている。
このように配線ＶＳＳ＿ＳＩＧを配線することで、インバータ回路やＮＡＮＤ回路などの各機能回路（セル）のレイアウト寸法を変えることなく、既存のフリップフロップセルを不揮発ＦＦセルに置き換えて自動配置配線することでレイアウトできるので容易に設計することができるようになる。
ここで、所定の配線層における配線幅（図ではメタル第１層Ｍ１）を比較する。電源幹線の配線幅をＷ１、情報保持回路用電源ＶＳＳ＿ＳＩＧの配線幅をＷ２、図示しない信号配線（セルの入出力端子に接続される配線をいう）の配線幅をＷ３とすると、Ｗ１＞Ｗ２＝Ｗ３の関係が成立する。配線幅のプロセスばらつきを考慮すれば、（Ｗ１−Ｗ２）＞（Ｗ３−Ｗ２）の関係が成立する。
図４及び図５は別の配線レイアウトの例である。この例では配線接続の自由度は図１の実施例には及ばないが、配線チャネルに余裕がある場合には単純にレイアウトできる利点がある。特徴は、情報保持回路用電源ＶＳＳ＿ＳＩＧが電源幹線よりも電流供給能力が小さくてよいことに着目し、情報保持回路用電源ＶＳＳ＿ＳＩＧの配線幅を電源幹線よりも細くすることで、新たな配線による面積オーバーヘッドを抑制させるレイアウトである。図４では、電源幹線に比較して線幅の細い情報保持回路用電源ＶＳＳ＿ＳＩＧを電源幹線と同層に平行させて配置する。これにより、セルの高さを高くする必要がある場合がある。一方、図５では、電源幹線に比較して線幅の細い情報保持回路用電源ＶＳＳ＿ＳＩＧを電源幹線Ｍ１の下層（例えば、メタル第０層M０）に配置する。これにより配線チャネルを消費せずに済み、セル高さを高くしなくてもよい。したがって、図５のレイアウトは図４のレイアウトよりもコンパクトになりうるが、一般的にＭ０はメタルの材質が異なる場合が多く、その配線抵抗が高くなるおそれはある。図５のタイプの配線形態は、回路の基板電極を電源線と独立させて制御する、いわゆる基板バイアス制御においては公知の配線方法である。この場合も、電源幹線の配線幅をＷ１、情報保持回路用電源ＶＳＳ＿ＳＩＧの配線幅をＷ２、図示しない信号配線の配線幅をＷ３とすると、（Ｗ１−Ｗ２）＞（Ｗ３−Ｗ２）の関係が成立する。
このように、不揮発ＦＦ ＮＶＦＦの情報保持回路用電源を従来の電源幹線とは異なる方法で配線できる理由を詳細に説明する。一般に電源幹線は、機能ブロックを構成するＭＩＳＦＥＴの速度を維持するため低抵抗化する必要がある。そのため、電源幹線は図３に示すようにメッシュ状に配線される。ところが、不揮発ＦＦ ＮＶＦＦの電源遮断時に供給すべき電源は待機時のリーク電流分が供給できるだけでよいため、配線の高抵抗化はそれほど問題にはならない。たとえば、待機時に一つの不揮発ＦＦ ＮＶＦＦのデータを保持するために必要なＭＩＳＦＥＴの大きさをゲート幅で１ミクロンとし、構成するＭＩＳＦＥＴの常温（２５℃）で単位幅（１μｍ）あたり１ｎＡ流すためのゲート電圧を０．１５Ｖと仮定すると、不揮発ＦＦ ＮＶＦＦ一個当たりの待機時のリーク電流は３０ｐＡ程度である。チップ内のフリップフロップの割合を４０００個／ｍｍ2と仮定して７ｍｍ×７ｍｍのチップを考えると全不揮発ＦＦ ＮＶＦＦの総数は１９６，０００個となり、全リーク電流は６μＡ程度となる。製造ばらつき（しきい値ばらつき１００ｍＶとする）と高温度（４５℃）とを仮定してこれより１．５桁多いと仮定しても１８０μＡ程度となる。必要なのはこの程度の電流であるため、不揮発ＦＦ ＮＶＦＦの電源遮断時データ保持用の電源線は一般の電源幹線構造を用いなくてもよいのである。
ただし、さらに８０℃のような高温時には、ＤＣ電流が増加するため微細配線ではエレクトロ・マイグレーションが危惧される。この場合でも個々のセルに必要な電流は依然として少ないため、多量の電流が流れるスタンバイ回路ＳＴＢＹＣ側の分岐元配線の配線幅を太くしたり、当該箇所のスルーホールの数を増やしたりすることで対策できる。図４、図５のレイアウトでは縦方向に延在する電源強化線を太くすることで対策できる。
次に、各回路要素間の結線について説明する。図６は、図１のレイアウトに対応する待機時に電源を接地側より遮断する例であり、その制御系も含めた回路ブロック図である。待機時に電源遮断制御される機能ブロックＡＥ１と、機能ブロックＡＥ１の供給電源を制御するスイッチ回路ＳＷ１と、機能ブロックＡＥ１の不揮発ＦＦ ＮＶＦＦおよびスイッチ回路ＳＷ１を制御するスタンバイ回路ＳＴＢＹＣとを示している。図３２に関連して後述するように、機能ブロックＡＥ１の中にはたとえば中央処理装置ＣＰＵ（以下、ＣＰＵと呼ぶ）や、デジタルシグナルプロセッサ（以下、ＤＳＰとよぶ）、ＭＰＥＧアクセラレータ等の周辺回路モジュールが集積される。スタンバイ回路ＳＴＢＹＣには常時電源が供給されており、チップ外部から電源が遮断されない限り電源が供給され続ける。機能ブロックＡＥ１は論理回路が集積され、そのフリップフロップに本発明の不揮発ＦＦ ＮＶＦＦを用いているのが特徴である。機能ブロックＡＥ１が電源遮断制御される場合、スタンバイ回路ＳＴＢＹＣは、スイッチ回路ＳＷ１を制御信号ＳＷ１−Ｃにより遮断制御し、不揮発ＦＦ ＮＶＦＦをＮＶＦＦ制御信号線群ＮＶＣＴＬにより制御する。また、不揮発ＦＦ ＮＶＦＦの電源遮断時の情報保持用電源ＶＳＳ＿ＳＩＧもスタンバイ回路ＳＴＢＹＣから供給され、機能ブロックＡＥ１内の不揮発ＦＦ ＮＶＦＦへ任意の経路で接続される。この接続はデイジー・チェーンのようであってもよいし、ツリー型で結線されてもよい。自動配置配線ツールの配線ストラテジで自由に配線してよい。図６では情報保持用電源線ＶＳＳ＿ＳＩＧはスタンバイ回路ＳＴＢＹＣの１つの端子から全ての不揮発ＦＦ ＮＶＦＦに結線するように描かれているが、スタンバイ回路ＳＴＢＹＣの２以上の端子から不揮発ＦＦ ＮＶＦＦに結線するようにすることも可能である。このように構成した場合には、スタンバイ回路ＳＴＢＹＣの端子１つあたりに接続される不揮発ＦＦ ＮＶＦＦの個数を減らすことができ、情報保持用電源線ＶＳＳ＿ＳＩＧに要求される電流供給能力を低くできる利点がある。ただし、自動配置配線ツールで結線する場合にあらかじめ不揮発ＦＦ ＮＶＦＦを端子ごとに分けておく必要があるため、レイアウト工程が複雑になる。
図７（ａ）は各回路要素間の結線の別の例である。ここでは機能ブロックＡＥ１への電源遮断はスイッチ回路ＳＷ１にて高電位側（ＶＤＤ）が遮断される場合であり、その制御はスタンバイ回路ＳＴＢＹＣからの制御信号ＳＷ１−Ｃで実施される。ＮＶＦＦ制御信号線群ＮＶＳＴＬと情報保持用電源線ＶＤＤ＿ＳＩＧについては上記図６と同様である。図７（ａ）の構成は機能ブロックＡＥ１が外部電源を降圧して内部電源を供給している場合に有効である。スイッチ回路ＳＷ１は降圧回路（レギュレータ）で代用することも可能である。図７（ｂ）にその構成例を示す。この回路は伊藤清男著「超ＬＳＩメモリ」培風館（１９９４年初版発行）の第２７１頁に開示されているものである。
また、図８は各回路要素間の結線のさらに別の例である。機能ブロックＡＥ１への電源遮断はスイッチ回路ＳＷ１にて高電位側（ＶＤＤ）と低電位側（ＶＳＳ）の双方を遮断することにより行われる。その制御はスタンバイ回路ＳＴＢＹＣからの制御信号ＳＷ１−Ｃにより行われる。この例では、情報保持用電源線として高電位側情報保持用電源線ＶＤＤ＿ＳＩＧと低電位側情報保持用電源線ＶＳＳ＿ＳＩＧの２種類が必要となる点に特徴を有する。
以上に示したように、本発明は高電位側／低電位側のいずれの電源を遮断する場合にも適用できる。以後は低電位側電源を遮断する場合を例にして説明する。すなわち、以後特に断らない限り、チップ内の各セルへ供給されるグローバルな接地電源は真のグランドＶＳＳから電源スイッチ用のＮ型ＭＩＳＦＥＴを介した仮想電源ＶＳＳＭであり、不揮発部分に供給される接地電源は電源ＶＳＳ＿ＳＩＧである。特に制限されないが、この電源遮断用Ｎ型ＭＩＳＦＥＴはＩ／Ｏ回路等で用いられるゲート絶縁膜厚の厚く、しきい値電圧の大きなＭＩＳＦＥＴで構成することが望ましい。電源遮断用Ｎ型ＭＩＳＦＥＴのしきい値電圧を大きくすることにより回路に流れるサブスレッショルド電流を効果的に低減でき、ゲート絶縁膜厚を厚くすることで回路に流れるいわゆるゲートトンネルリーク電流を効果的に低減できる。この場合、制御信号ＳＷ１−ＣはＩ／Ｏ用の高い電圧（例えば３．３Ｖ）に応じた振幅をもつ。
本発明の一つの特徴は、ＣＰＵや周辺回路モジュールの内部情報をこれらのモジュールに存在する不揮発ＦＦ ＮＶＦＦで保持する機構を有していることであり、望ましくは不揮発ＦＦ ＮＶＦＦへの情報保持用電源を信号線として配線する設計手法をとる。ここで不揮発ＦＦ ＮＶＦＦに用いる信号電源線と一般的な電源幹線の外見上の違いは、この信号電源線がセルの自動配置配線（プレイス・アンド・ラウティング）の段階でいわばアドホックに結線されるため、配線の形態が整然とした幾何学的なパタンを有しておらず、図１に示したようにランダムな結線となることである。自動配置配線ツールによって自由に配線できることで設計の自由度が高まり、効率的なレイアウトができる効果がある。
図９は自動配置配線ツールで用いる不揮発ＦＦセル（ＮＶＦＦセル）のシンボルを示す図である。図９（ａ）は不揮発ＦＦ ＮＶＦＦの情報保持制御信号群ＮＶＣＴＬとして一本の信号線ＲＳＴＲのみ用いる場合の例である。このＮＶＦＦセルは、Ｄ（データ入力ピン）、ＣＬＫ（クロックピン）、ＲＳＴＲ（不揮発ＦＦ制御ピン）、ＶＳＳ＿ＳＩＧ（信号電源入力ピン）の各入力と、Ｑ（データ出力ピン）の各出力ピンを備えている。
一方、図９（ｂ）は不揮発ＦＦ ＮＶＦＦの情報保持制御信号群ＮＶＣＴＬとして２本の信号線ＲＳＴＲ、ＲＳＴＲｂを用いる場合の例である。このＮＶＦＦセルは、Ｄ（データ入力ピン）、ＣＬＫ（クロックピン）、ＲＳＴＲ、ＲＳＴＲｂ（不揮発ＦＦ制御ピン）、ＶＳＳ＿ＳＩＧ（信号電源入力ピン）の各入力と、Ｑ(データ出力ピン)の各出力ピンを備えている。
図９（ｃ）はスキャン機能つきの不揮発ＦＦの例であり、その情報保持制御信号群ＮＶＣＴＬとして一本の信号線ＲＳＴＲのみ用いる場合を示した。このＮＶＦＦセルは、Ｄ（データ入力ピン）、ＳＩ（スキャンデータ入力ピン）、ＳＥ（スキャンイネーブルピン）、ＣＬＫ（クロックピン）、ＲＳＴＲ（不揮発ＦＦ制御ピン）、ＶＳＳ＿ＳＩＧ（信号電源入力ピン）の各入力と、Ｑ(データ出力ピン)、ＳＯ（スキャンデータ出力ピン）の各出力ピンを備えていることが特徴である。
一方、図９（ｄ）もスキャン機能つき不揮発ＦＦの例であり、その情報保持制御信号群ＮＶＣＴＬとして２本の信号線ＲＳＴＲ、ＲＳＴＲｂを用いる場合を示した。このＮＶＦＦセルは、Ｄ（データ入力ピン）、ＳＩ（スキャンデータ入力ピン）、ＳＥ（スキャンイネーブルピン）、ＣＬＫ（クロックピン）、ＲＳＴＲ、ＲＳＴＲｂ（不揮発ＦＦ制御ピン）、ＶＳＳ＿ＳＩＧ（信号電源入力ピン）の各入力と、Ｑ(データ出力ピン)、ＳＯ（スキャンデータ出力ピン）の各出力ピンを備えていることが特徴である。
ここに示したセルシンボルは、一例であり、出力信号線群が反転した信号を出力する構成でもよい。
次に具体的な不揮発ＦＦの構成について説明する。図１０は電源遮断時にデータ保持機能を有さないマスタースレーブ型ラッチ回路（フリップフロップ回路）である。このようなマスタースレーブ型ラッチ回路の前後に組合せ回路が接続され、同期回路が構成される。
図１０の回路では、クロックの立ち上がりエッジ（ＣＬＫ：Ｌ→Ｈ）でマスターラッチ（Ｍａｓｔｅｒ Ｌａｔｃｈ）のトランスミッションゲートＴＧ１が閉じてデータをラッチするとともに、スレーブラッチ（Ｓｌａｖｅ Ｌａｔｃｈ）のトランスミッションゲートＴＧ２が開いてマスターラッチが取り込んだ情報を出力Ｑへ出力する。一方、クロックの立ち下がりエッジ（ＣＬＫ：Ｈ→Ｌ）ではマスターラッチのトランスミッションゲートＴＧ１が開き、スレーブラッチのトランスミッションゲートＴＧ２が閉じてスレーブラッチ内の情報を保持する。
図１１は本発明の不揮発型マスタースレーブラッチ回路の１構成例である。図１０のマスタースレーブラッチからの変更点として、制御信号ＲＳＴＲと、不揮発回路ＮＶＣと、スレーブラッチの制御ＭＯＳ（ＭＰ１，ＭＮ１）、ＮＶＣとスレーブラッチの接続インターフェース部のクロックトインバータＣＩＮＶ1（ＭＰ４、ＭＰ５，ＭＮ４，ＭＮ５で構成される）と、ＮＶＣの情報をスレーブラッチへ書き戻す書き込み選択回路（ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３）と、そしてＮＶＣ等の電源遮断時の必要な回路の電源であるＶＳＳ＿ＳＩＧが追加されている。
図１２は図１１の不揮発型マスタースレーブラッチ回路の動作と制御方法を示す動作波形図である。
時刻Ｔ１は通常動作時のクロック立ち上がりの状態を示している。制御信号ＲＳＴＲ＝ＬＯレベルの場合は、図１１中トランジスタＭＰ２，ＭＮ２がオフであり、トランジスタＭＰ１，ＭＮ１がオンであるため、図１０の回路と論理的に同様なスレーブラッチの機能が形成され、クロックＣＬＫの立ち上がりに応じて、入力データＤは出力Ｑへ出力される。そのとき、ノードＮＤ０と不揮発回路ＮＶＣ内のノードＮＶｂ間に挿入されたクロックトインバータＣＩＮＶ１がオープンであるため、ノードＮＤ０のレベルは不揮発回路ＮＶＣへ伝達され、ノードＮＶに情報が書き込まれる。ただし、この段階では、図１１のＭＰ６，ＭＮ６がオフであるため、不揮発回路ＮＶＣのループは開いている。
次に電源遮断が実施され、不揮発ＦＦ ＮＶＦＦの不揮発回路ＮＶＣで情報を保持する動作を説明する。時刻Ｔ２のとき、まず制御信号ＲＳＴＲをＨＩレベルにする。このとき、図１１に示す不揮発回路ＮＶＣのループがトランジスタＭＰ６，ＭＮ６がオンすることで閉じるとともに、トランジスタＭＰ４，ＭＮ４がオフすることでクロックトインバータＣＩＮＶ１が遮断されることによりスレーブラッチから不揮発回路ＮＶＣへの経路が遮断される。それとともに、トランジスタＭＰ１，ＭＮ１がオフし、トランジスタＭＰ２，ＭＮ２がオンすることにより、ノードＮＤ１のレベルに代えて不揮発回路ＮＶＣからのノードＮＶｂのレベルがスレーブラッチでフィードバックされるようになる。この場合マスターラッチはトランスミッションゲートＴＧ２が閉じているため、一般に入力Ｄの値は確定値が変化してもかまわない。
その後、時刻Ｔ３で電源遮断制御が実行される。ここではＮ型ＭＩＳＦＥＴにより接地側の電源が遮断される場合を想定している。ＰＳＷＧＡＴＥ信号は制御信号ＳＷ１−Ｃに相当し、ＰＳＷＧＡＴＥ信号をＬＯとする制御を実施する。電源遮断用Ｎ型ＭＩＳＦＥＴとしてＩ／Ｏ回路等に用いられるゲート絶縁膜の厚いＭＩＳＦＥＴを用いる場合には、ＰＳＷＧＡＴＥ信号の制御振幅はＩ／Ｏの電源電圧（たとえば、３．３Ｖ）の振幅で制御されることになる。この制御により仮想電源線ＶＳＳＭは真のグランドから遮断され、仮想電源線ＶＳＳＭの電位は内部回路のリーク電流により高電位（ＶＤＤ）側に上昇する。図１２の例ではちょうどＶＤＤと０Ｖの中間レベルを示しているが、実際には集積する回路規模、温度、ＭＩＳＦＥＴのしきい値など諸条件によっては限りなくＶＤＤに近いレベルに上昇する。そのため、通常の回路は情報が保持できなくなってしまう。
ここで時刻Ｔ３とＴ２の時間間隔はチップ内の不揮発ＦＦのデータが退避されたことを見計って制御する必要がある。そのため、ＲＳＴＲ信号線を駆動するドライバを駆動力の小さいドライバで、そのドライバ出力レベルがあるしきい値以上になるまでを時間計測し、その後その時間の数倍の時間を待った後に電源遮断制御を開始するなどの方法が考えられる。
電源遮断制御が実施されると仮想電源線ＶＳＳＭの電位は上昇し、不揮発回路ＮＶＣ以外の保持データは消滅する。このときも、不揮発回路ＮＶＣおよび制御信号ＲＳＴＲが入力されるインバータＩＮＶ１の電源は情報保持用信号線ＶＳＳ＿ＳＩＧで供給されているため、不揮発回路ＮＶＣの内部ノードＮＶは所望の値を保持し続けられる。
一方、電源投入時は、時刻Ｔ４でＰＳＷＧＡＴＥ信号がＨＩレベルに向けて駆動される。すると仮想電源線ＶＳＳＭの電位は徐々に０Ｖへ向けて駆動され、マスタースレーブラッチ回路は情報保持可能な状態になる。不揮発回路ＮＶＣからのデータはまずスレーブラッチにトランジスタＭＰ３，ＭＮ３を介して書き戻される。制御信号ＲＳＴＲはＶＤＤであり、その反転信号もＩＮＶ１により０Ｖが保証されているため、制御信号ＮＶＣのデータは電源印加時のマスタースレーブラッチ回路の動きにより擾乱を受けることなくデータを保持し続ける。待機時においてはクロック信号ＣＬＫの駆動回路も電源が遮断されているため、クロックＣＬＫのＬＯレベルは正確なグランドレベル（０Ｖ）が保証されない。しかし、電源が印加された後速やかにＬＯレベルを出力するように、クロック信号を制御する。
電源スイッチが完全にオンした後、仮想接地線ＶＳＳＭの電位が０Ｖになったことを見計って、時刻Ｔ６で制御信号ＲＳＴＲをＬＯとする。これにより、図１１のトランジスタＭＰ２，ＭＮ２がオフとなり、不揮発回路ＮＶＣからのフィードバックループが開くとともに、トランジスタＭＰ１、ＭＮ１がオンしてノードＮＤ１からのフィードバックループが形成される。また、トランジスタＭＰ４、ＭＮ４がオンしてスレーブラッチから不揮発回路ＮＶＣへの信号経路が形成され、トランジスタＭＰ６、ＭＮ６がオフすることにより不揮発回路ＮＶＣ内のラッチのループが開く。これで図１１の不揮発性マスタースレーブラッチ回路は通常動作時における機能を実現するようになる。すなわち、時刻Ｔ７、Ｔ８に示すようにクロックの立ち上がりエッジでデータを取り込むというマスタースレーブラッチ回路の通常動作が実現される。
この構成により従来のマスタースレーブラッチ回路の特性をほぼ劣化させること無く、電源遮断時のデータ保持機構が設けられ、このマスタースレーブラッチ回路をシステムＬＳＩに適用することで電源遮断時のデータ保持が低コストで実現可能となる効果がある。
図１１の構成では、制御信号ＲＳＴＲは不揮発ＦＦ ＮＶＦＦ内部でインバータＩＮＶ１により反転信号を生成する構成としている。その理由は、ＲＳＴＲ信号とその反転信号の到着時刻に多大な差があると、クロックトインバータのオフ動作ならびに不揮発回路ＮＶＣのラッチ形成がうまくいかず、データが破壊されてしまう。本構成のようにＲＳＴＲ信号の反転信号を不揮発ＦＦ ＮＶＦＦ内で生成すれば、両者の時間差は最小限に抑えられるためクロックトインバータの貫通問題を回避し、結果として低消費電力になる効果がある。また、制御信号ＲＳＴＲと反転信号の両方を受ける構成に比べてピン数が少ないため、自動配線の配線数が減るため配線がより容易になるという効果もある。
図１３は不揮発制御信号ＮＶＣＴＬを相補信号であるＲＳＴＲ信号とＲＳＴＲｂ信号の２本を用いて制御する例である。図１１との違いは２つのクロックトインバータＣＩＮＶ２，ＣＩＮＶ３を有し、不揮発回路ＮＶＣがトランジスタＭＮ９，ＭＮ１０のスイッチがついたインバータにより構成されていることである。なおこの図ではクロックトインバータＣＩＮＶ２とＣＩＮＶ３の電源を遮断するＭＩＳＦＥＴをトランジスタＭＮ７，ＭＮ８，ＭＰ７，ＭＰ８により独立に設けているが、これは２つのクロックトインバータで共有してもよい。同様に、不揮発回路ＮＶＣの電源スイッチであるＭＮ９，ＭＮ１０も両者で共用してもよい。こうすることで更なる省面積化が図れる効果がある。
図１４は図１３に示した不揮発型マスタースレーブラッチ回路の動作と制御方法を示す動作波形図である。時刻Ｔ１は、制御信号ＲＳＴＲ＝ＬＯであるため通常動作時のクロック立ち上がりの状態を示している。なぜならこの場合も図１２で述べたように、制御信号ＲＳＴＲ＝ＬＯ（したがって制御信号ＲＳＴＲｂ＝ＨＩ）の場合は図１３で示したトランジスタＭＰ２，ＭＮ２がオフであり、トランジスタＭＰ１，ＭＮ１がオンであるため、図１０のマスタースレーブラッチ回路と論理的に同様の機能が形成されるからである。クロック信号ＣＬＫの立ち上がりに応じて、入力データＤは出力Ｑへ出力される。このとき本構成例では、ノードＮＤ０と不揮発回路ＮＶＣ内のノードＮＶ間に挿入されたクロックトインバータＣＩＮＶ２およびＣＩＮＶ３がオープンであるため、そのまま不揮発回路ＮＶＣへ情報が伝達され、ノードＮＶに情報が達する。ただし、この段階では、図１３のトランジスタＭＰ９，ＭＮ１０がオフであるため、不揮発回路ＮＶＣのループは閉じていない。
次に電源遮断が実施され、不揮発ＦＦ ＮＶＦＦ内の不揮発回路ＮＶＣで情報を保持する動作を説明する。時刻Ｔ２のとき、まずＲＳＴＲ信号をＨＩレベルにする。このとき、図１３に示す不揮発回路ＮＶＣのループがトランジスタＭＰ９，ＭＮ１０がオンすることで閉じ、トランジスタＭＮ７、ＭＮ８がオフすることでスレーブラッチから不揮発回路ＮＶＣ間にあるクロックトインバータＣＩＮＶ２、ＣＩＮＶ３の接地レベルへの経路が遮断される。このときトランジスタＭＮ２がオンし、トランジスタＭＰ１がオフするので、通常動作時のスレーブラッチの高電位側電源への経路が遮断され、かつ、不揮発回路ＮＶＣからのフィードバックが入力できるようにフィードバック用ドライバＭＮ３の接地側の電流経路が形成される。その後時刻Ｔ２´でＲＳＴＲｂ信号をＬＯレベルとすることで、クロックトインバータＣＩＮＶ２，ＣＩＮＶ３の高電位側電源のスイッチＭＩＳＦＥＴ ＭＰ７，ＭＰ８が遮断されてスレーブラッチと不揮発回路ＮＶＣが分離される。それと同時にトランジスタＭＰ２がオンし、トランジスタＭＮ１がオフすることで、通常動作時のスレーブラッチのフィードバックループが開くとともに不揮発回路ＮＶＣからのフィードバックループが完全に閉じることになる。これで、通常動作時のスレーブラッチの各ノードがいかなる値をとっても不揮発回路ＮＶＣへ影響を与えることはない。この間、マスターラッチのトランスミッションゲートＴＧ２が閉じているため、入力Ｄは確定値が遷移してしまってもよい。また、Ｔ２とＴ２´の時間間隔は、チップ全体のＲＳＴＲ信号がＨＩレベルになるまでの時間が必要であり、それを実現するために、ＲＳＴＲ信号のドライバトランジスタを小駆動力のトランジスタにして、そのドライバの出力があるしきい値以上になるまでの時間を計測し、その時間の数倍の時間後にＲＳＴＲｂ信号をＬＯとすればよい。これは自動配置配線ツールを用いることを前提とすると、一般にはＲＳＴＲ信号とＲＳＴＲｂ信号とでは配線経路が異なり、同じ遅延で到達する保証がないからである。もし、同一セルへのＲＳＴＲ信号とＲＳＴＲｂ信号が同様の遅延で到達する、すなわち、ほぼ等しい経路で配線できるのであれば、たとえば、ＲＳＴＲ信号線の所定の位置からスタンバイ回路ＳＴＢＹＣにＲＳＴＲ信号を戻す経路を設け、スタンバイ回路ＳＴＢＹＣに戻されたＲＳＴＲ信号のレベルにより時刻Ｔ２とＴ２´の間隔を制御してもよい。
その後、時刻Ｔ３で電源遮断制御が実行される。ここでは図１２と同様に、Ｎ型ＭＩＳＦＥＴにより接地側の電源を遮断する場合を想定している。そのため、Ｎ型ＭＩＳＦＥＴの制御信号ＰＳＷＧＡＴＥ（ＳＷ１−Ｃ）をＬＯとする制御を実施する。
電源遮断制御が実施されると仮想電源線ＶＳＳＭの電位は上昇し、不揮発回路ＮＶＣ以外の保持データは消滅する。不揮発回路ＮＶＣの電源は情報保持用信号線ＶＳＳ＿ＳＩＧで供給されているため、不揮発回路ＮＶＣの内部ノードＮＶは所望の値を保持し続ける。
一方、電源投入時は、時刻Ｔ４でＰＳＷＧＡＴＥ信号がＨＩレベルに向けて駆動される。すると仮想電源線ＶＳＳＭのレベルが徐々に０Ｖへ向けて駆動され、マスタースレーブラッチ回路は情報保持な状態にされる。不揮発回路ＮＶＣからのデータはスレーブラッチにＭＰ３，ＭＮ３を介して書き戻される。このときＲＳＴＲ信号はＶＤＤであり、ＲＳＴＲｂ信号も０Ｖが保証されているため、不揮発回路ＮＶＣのデータは電源印加時のマスタースレーブラッチ回路の動きにより擾乱を受けることなくデータを保持し続ける。なお、この場合も図１２での説明同様、クロック信号ＣＬＫの駆動回路も電源が遮断されているため、クロックのＬＯレベルは正確なグランドレベル（０Ｖ）が保証されない。しかし電源が印加された後速やかにＬＯレベルを出力するように、クロック信号ＣＬＫを制御することが望ましい。
その後、電源スイッチが完全にオンし仮想電源線ＶＳＳＭの電位が０Vになったことを見計って、時刻Ｔ６でＲＳＴＲ信号をＬＯとする。これにより、図１３のトランジスタＭＮ２がオフとなり、不揮発回路ＮＶＣからのフィードバックループの接地側の電流経路が遮断されるとともに、トランジスタＭＰ１がオンして、通常動作時におけるスレーブラッチのフィードバックループの高電位側電流経路が形成される。それとともにトランジスタＭＰ７，ＭＰ８がオンしスレーブラッチから不揮発回路ＮＶＣへの信号経路において高電位側電流経路が形成され、トランジスタＭＮ９、ＭＮ１０がオフすることにより不揮発回路ＮＶＣ内のラッチのループが開く。
その後、時刻Ｔ６´でＲＳＴＲｂ信号をＨＩレベルとすることで、クロックトインバータＣＩＮＶ２，ＣＩＮＶ３の低電位側のスイッチＭＮ７、ＭＮ８がオンしてスレーブラッチと不揮発回路ＮＶＣとが接続されるとともに、トランジスタＭＰ２がオフし、トランジスタＭＮ１がオンすることで、スレーブラッチのフィードバックループが完全に閉じるとともに不揮発回路ＮＶＣからのフィードバックループが開くことになる。その後、これで本発明の不揮発性マスタースレーブラッチ回路は通常動作時の機能を実現するようになる。
また、時刻Ｔ６とＴ６´の時間間隔は、チップ全体に伝達されるＲＳＴＲ信号がＬＯレベルになるまでの時間が必要であり、そのために時刻Ｔ２とＴ２´の時間間隔を制御する方法と同様に、ＲＳＴＲ信号をＬＯに駆動するドライバの駆動能力を小さくし、ドライバ出力があるしきい値以下となるまでの時間を計測し、その時間の数倍の時間を待ってＲＳＴＲｂ信号をＨＩレベルにするなどの方法が考えられる。
図１５はスキャン機能を追加した不揮発性マスタースレーブ回路の構成例である。図１１の構成との相違は、スキャン入力信号（ＳＩ）とスキャンイネーブル信号（ＳＥ）とスキャン出力信号（ＳＯ）が端子として加わったことと、セレクタ回路ＳＥＬとスキャン出力端子ＳＯに通じるＮＯＲ回路とインバータである。セレクタ回路ＳＥＬは図１１にあった入力Ｄにつながるインバータをクロックトインバータとしたものでありゲート幅を適切に設計すれば速度劣化はほぼ考慮しなくてよい。セレクタ回路ＳＥＬはＳＥ信号により、データ入力信号Ｄかスキャン入力信号ＳＩのいずれかを選択しラッチ部に入力する。ＳＥ信号がＨＩレベルの場合スキャン入力信号ＳＩが選択され、ＳＥ信号がＬＯレベルの場合データ入力信号Ｄが選択される。
クロック信号ＣＬＫの立ち上がりエッジ（ＣＬＫ：Ｌ→Ｈ）でマスターラッチ（Ｍａｓｔｅｒ Ｌａｔｃｈ）のトランスミッションゲートＴＧ１が閉じデータをラッチし、スレーブラッチ（Ｓｌａｖｅ Ｌａｔｃｈ）のトランスミッションゲートＴＧ２が開いてマスターラッチが取り込んだ情報を出力Ｑへ出力する。一方、クロック信号ＣＬＫの立ち下がりエッジ（ＣＬＫ：Ｈ→Ｌ）ではマスターラッチのトランスミッションゲートＴＧ１が開きスレーブラッチのトランスミッションゲートＴＧ２が閉じてスレーブラッチ内の情報を保持する。この一連のクロック動作に際して、スキャン出力信号ＳＯは、ＳＥ信号がＨＩの場合はスキャン入力信号ＳＩの値によりクロック信号に同期して変化し、ＳＥ信号がＬＯの場合はデータ入力信号Ｄの値がいかなる値をとっても常にＬＯを出力する。また、基本的な動作は図１２と同様であって、ＳＥ信号がＬＯであれば全く同様の動作が実現する。
さらに、不揮発回路ＮＶＣへのデータ取り込み経路をノードＮＤ０からノードＮＤ２に変えると、ＤＱパス上の負荷を低減できて高速化の効果がある。この場合、図１６に示すように、ＳＥ信号はＲＳＴＲ信号をＨＩレベルにする前の時刻Ｔ２´´にＨＩレベルにする必要がある。スレーブラッチの情報をＮＯＲ出力に反映させるためである。その後、ＳＥ信号をＬＯにするのはＲＳＴＲ信号がＬＯレベルなる前が望ましい。図１６の例ではＳＥ信号をＲＳＴＲ信号がＬＯレベルになる（時刻Ｔ６）前の時刻Ｔ６´´にてＬＯレベルとする制御例を示した。この場合、次段のマスタースレーブラッチ回路には通常のパス（データパス）を通ってデータが反映されることになる。もし、スキャンパスを通してデータのセットを実施するほうが効果的である場合、ＳＥ信号をＬＯとする制御はＲＳＴＲ信号がＬＯレベルになった後に実施すればよい。
なお、図示しないが図１３のようなＲＳＴＲ信号およびＲＳＴＲｂ信号による相補信号で制御する場合にもスキャン機能は追加できる。その場合、入力Ｄの部分と出力Ｑの部分に上述したようなスキャン用回路を付加すればよい。
図１０から図１６はマスタースレーブ型ラッチ回路の構成例を示したが、他の形態のラッチ回路にも適用できる。図１７はパルスラッチ回路の例である。パルスラッチ回路は、クロック信号ＣＬＫとクロック信号ＣＬＫがインバータ３段の遅延回路による遅延クロック信号とをＮＡＮＤ回路に入力することで、クロック信号の立ち上がり時にパルスを発生させ、そのパルスＣＬＫＩとインバータで反転させた反転パルスＣＬＫＩｂを用いてトランスミッションゲートＴＧ３を開き、入力Ｄを後段の出力Ｑｂへ伝達する回路である。パルスラッチ回路はパルスの終了と共にトランスミッションゲートＴＧ３が閉じるため、取り込んだデータをノードＮＤ３に設けられたインバータ２段のラッチで保持するものである。
不揮発情報保持機能をこのパルスラッチ回路に適用した構成例を図１８（ａ），（ｂ）に示す。図１８（ａ）はその第一の構成例である。図１８からの変更点は、まず、データ保持用のラッチＬＴを情報保持回路用電源ＶＳＳ＿ＳＩＧから電源を供給することにより電源遮断時にも情報が保持されるようにすることと、パルス発生回路を制御信号ＲＳＴＲにより制御するために図示したようなＡＮＤ‐ＮＯＲ型回路とし、少なくともＮＯＲ側の低電位側電源を情報保持回路用電源ＶＳＳ＿ＳＩＧとすること、パルスＣＬＫＩをドライブするインバータの低電位側電源を情報保持回路用電源ＶＳＳ＿ＳＩＧとすることである。図１８（ａ）の例では、入力Ｄにインバータを設けることで、出力Ｑを正論理としている。これにより論理ゲート一段分の遅延が生じるが正論理を後段に伝えられ、さらに、入力Ｄのゆれに対してより安定な動作が可能になる。例えば、入力Ｄがノイズにより高電位側電源ＶＤＤより高い電位になった場合に、本来オフ状態のはずのトランスミッションゲートＴＧ３にしきい値電圧を超えるゲート電圧が実質的に印加されることで、トランスミッションゲートＴＧ３を通過してしまうという誤動作のおそれを減少する効果がある。もちろん、当該インバータを設けずに図１７のような入力Ｄを反転出力する構成も可能である。トランスミッションゲートＴＧ３を駆動するドライバＮＯＲ２，ＩＮＶ４の低電位側電源を情報保持回路用電源ＶＳＳ＿ＳＩＧとすることで、電源遮断時にも電源を印加できるため正確な制御が可能となる効果がある。この構成では制御信号としてはＲＳＴＲ信号のみで構成できるため、自動配置配線が楽になるという効果がある。
図１９は図１８（ａ）に示した不揮発型パルスラッチ回路の動作と制御方法を示す動作波形図である。時刻Ｔ１においては、制御信号ＲＳＴＲ＝ＬＯであるため、通常動作時のクロック立ち上がりの状態を示している。なぜなら制御信号ＲＳＴＲ＝ＬＯの場合は図１８（ａ）で示したＮＯＲゲートＮＯＲ２はパルスＮＤＣＫ１をそのまま反転出力させるからである。クロック信号ＣＬＫの立ち上がりに応じて、パルス発生回路ＰＧ１にて生成されたパルスクロックＣＬＫＩおよびＣＬＫＩｂはそれぞれＨＩレベルとＬＯレベルになる。そのパルスの幅は３段のインバータチェーンの遅延分である。パルスクロックＣＬＫＩがＬＯ、ＣＬＫＩｂがＨＩとなるとトランスミッションゲートＴＧ３がオンし、入力データＤは出力Ｑへ出力される。同時に図１８（ａ）の構成では、不揮発回路ＮＶＣ内のノードＮＶに情報が伝達される。
次に電源遮断が実施され、不揮発回路ＮＶＣで情報を保持する動作を説明する。時刻Ｔ２のとき、まずＲＳＴＲ信号をＨＩレベルにする。これによりＮＯＲゲートＮＯＲ２はパルスＮＤＣＫ１のレベルによらずＬＯレベルを出力する。
その後、時刻Ｔ３で電源遮断制御を実行する。図１１の例と同様にＰＳＷＧＡＴＥ信号をＬＯとする制御により、仮想電源線ＶＳＳＭの電位が内部回路のリーク電流により高電位側へ上昇する場合を想定している。時刻Ｔ３とＴ２の間隔はチップ内の不揮発ＦＦ ＮＶＦＦのデータが退避するのに十分な時間とする。このタイミング制御は図１１に関して開示したタイミング制御と同様の方法で実施できる。
電源遮断制御が実施されると仮想電源線ＶＳＳＭの電位は上昇し、不揮発回路ＮＶＣ以外の保持データは消滅する。不揮発回路ＮＶＣの電源は情報保持用電源線ＶＳＳ＿ＳＩＧで供給されているため、不揮発回路ＮＶＣの内部ノードＮＶは所望の値を保持し続けられる。
一方、電源投入時は、時刻Ｔ４でＰＳＷＧＡＴＥ信号がＨＩレベルに向けて駆動される。すると仮想電源線ＶＳＳＭのレベルは徐々に０Ｖへ向けて駆動され、不揮発回路ＮＶＣから出力Ｑに情報が伝達される。クロック信号ＣＬＫの駆動回路も電源が遮断されているため、クロック信号ＣＬＫのＬＯレベルは正確なグランドレベル（０Ｖ）が保証されない。しかし電源が印加された後速やかにＬＯレベルを出力するように、クロック信号ＣＬＫを制御することが望ましい。
その後、電源スイッチが完全にオンし、仮想電源線ＶＳＳＭのレベルが０Vになったことを見計って、時刻Ｔ６でＲＳＴＲ信号をＬＯとする。これにより、ＮＯＲゲートＮＯＲ２はＮＤＣＫ１をそのまま反転出力する。時刻Ｔ５とＴ６の間隔は、電源スイッチが完全にオンするだけの十分な間隔が必要であるため、電源スイッチコントローラからのアクノリッジ信号等を用いて制御することができる。その後は、時刻Ｔ７、Ｔ８に示すようにクロックの立ち上がりエッジでデータを取り込むというパルスラッチ回路の通常動作が実現される。
この構成によりパルスラッチ回路の特性をほぼ劣化させること無く、電源遮断時のデータ保持機構が設けられ、このパルスラッチ回路をシステムＬＳＩに適用することで電源遮断時のデータ保持が低コストで実現可能となる効果がある。
図１８（ｂ）はパルスラッチ回路の別の例である。図１７からの変更点は、データ保持用のラッチＬＴを情報保持回路用電源ＶＳＳ＿ＳＩＧに接続し不揮発化することと、ノードＮＤ３と不揮発回路ＮＶＣのノードＮＶとの接続経路にトランスミッションゲートＴＧ４を設けたことである。この場合、不揮発制御信号がＲＳＴＲ信号およびＲＳＴＲｂ信号の２本必要になる。この構成では、情報保持回路用電源ＶＳＳ＿ＳＩＧを必要とする回路を最小限とすることができるため、動作に大きな電流を必要とするパルス発生回路ＰＧ２への電流供給能力を高める効果がある。
図２０は図１８（ａ），（ｂ）に示した不揮発型パルスラッチ回路にスキャン機能をつけるための回路例である。図１８（ａ），（ｂ）のノードＮＶにつながる不揮発回路ＮＶＣを図２０に示す不揮発回路ＮＶＣと置き換えることにより実現できる。通常動作時は、スキャン用クロックＣＬＫＳをＬＯレベル、反転スキャン用クロックＣＬＫＳｂをＨＩレベルとすることで、パルスラッチ回路の機能を実現する。一方、スキャン機能でデータを送るためには、スキャン用クロックＣＬＫＳがＨＩレベル、反転スキャン用クロックＣＬＫＳｂがＬＯレベルとすることで、スキャン入力信号ＳＩがノードＮＶＢへ伝達され、その後スキャン用クロックＣＬＫＳがＬＯレベル、反転スキャン用クロックＣＬＫＳｂがＨＩレベルとなることでノードＮＶＢに保持されたデータがスキャン出力ＳＯへ伝達される。スキャン機能を用いる場合は、パルスラッチ回路の入力Ｄの影響を避けるため、本体のパルスラッチ回路のクロック信号ＣＬＫはＬＯとすることにより、入力Ｄの取り込みを不可能としておく必要がある。
また、ここでは図示しないが、図１５に示したように、スキャン入力ＳＩと通常のデータ入力ＤとをＳＥ信号で選択可能とするセレクタ回路を図１８（ａ）または（ｂ）の入力部に置き換え、さらに図１８（ａ）または（ｂ）の出力部Ｑにも図１５に示したようなＱ出力とスキャン出力ＳＯを引き出す回路を付加してスキャン機能を実現してもよい。
図２１はセンスアンプ型フリップフロップの回路例である。不揮発回路ＮＶＣの低電位側電源が情報保持回路用電源ＶＳＳ＿ＳＩＧであり、その他回路の低電位側電源が仮想電源線ＶＳＳＭとなっている。
図２２は図２１に示した不揮発型センスアンプ型フリップフロップ回路の動作と制御方法を示す動作波形図である。時刻Ｔ１においては、制御信号ＲＳＴＲ＝ＬＯ、制御信号ＲＳＴＲｂ＝ＨＩ、制御信号ＣＬＫＢ＝ＬＯ、制御信号ＣＬＫＡ＝ＬＯであるため通常動作時のクロック立ち上がりの状態を示している。クロック信号ＣＬＫＣの立ち上がりに応じて、入力Ｄを取り込み、その値に応じた出力Ｑを出力する。
次に電源遮断を実施する場合を説明する。まず、クロック信号ＣＬＫＣをＬＯレベルとしてセンスアンプ型フリップフロップ回路の入力Ｄの情報を反映させない状態とする。時刻Ｔ１１で制御信号ＣＬＫＢをＨＩレベルとして不揮発回路ＮＶＣへノードＱｂの情報を取り込み、その後制御信号ＣＬＫＢをＬＯレベルとする。これにより不揮発回路ＮＶＣをフリップフロップ本体から電気的に切りはなす。このときも制御信号ＣＬＫＡはＬＯレベルに制御される。その後、時刻Ｔ２で不揮発回路ＮＶＣからのフィードバック経路を設けるため、制御信号ＲＳＴＲをＨＩレベルにし、制御信号ＲＳＴＲｂをＨＩレベルにする。この状態は、ノードＱおよびノードＱｂのグランドへの電気的な経路を不揮発回路ＮＶＣからのフィードバック経路で制御することを意味する。図２２では制御信号ＲＳＴＲおよび制御信号ＲＳＴＲｂをほぼ同時に制御する例を示したが、特にこの制御の順序は問題ない。不揮発回路ＮＶＣにて必要なデータが保持済みであるからである。また、図１１および図１３で示したように、外部から２本の信号線として制御してもよいし、ＲＳＴＲｂ信号はフリップフロップ内でインバータ回路を用いて生成してもよい。
その後、時刻Ｔ３で電源遮断制御が実行される。ここでは図１１の例と同様にＰＳＷＧＡＴＥ信号をＬＯとする制御により、仮想電源線ＶＳＳＭの電位は内部回路のリーク電流により高電位側へ上昇するものとする。時刻Ｔ３とＴ２の間隔はチップ内の不揮発ＦＦのデータが退避されるのに十分な時間とする。このタイミング制御は図１１の制御と同様の方法で可能である。
電源遮断制御が実施されると仮想電源線ＶＳＳＭの電位は上昇し、不揮発回路ＮＶＣ以外の保持データは消滅する。このとき、不揮発回路ＮＶＣおよび制御信号ＣＬＫＢの電源は情報保持回路用電源ＶＳＳ＿ＳＩＧで供給されているため、不揮発回路ＮＶＣの内部ノードＳＯおよびＳＯｂは所望の値を保持し続けられる。
一方、電源投入時は、時刻Ｔ４でＰＳＷＧＡＴＥ信号がＨＩレベルに向けて駆動される。これにより仮想電源線ＶＳＳＭの電位は徐々に０Ｖへ向けて駆動され、不揮発回路ＮＶＣから出力Ｑに情報が伝達される。なお、クロック信号の駆動回路も電源が遮断されているため、クロック信号ＣＬＫＣのＬＯレベルは正確なグランドレベル（０Ｖ）が保証されない。しかし電源が印加された後速やかにＬＯレベルを出力するように、クロック信号ＣＬＫＣを制御することが望ましい。
その後、電源スイッチが完全にオンし、仮想電源線ＶＳＳＭの電位が０Ｖになったことを見計って、時刻Ｔ１２で制御信号ＣＬＫＡをＨＩレベルにする。これにより不揮発回路ＮＶＣのデータがノードＱおよびＱｂへ書き戻されるため、出力が決定する。その後制御信号ＣＬＫＡをＬＯレベルにした後、時刻Ｔ６でＲＳＴＲ信号をＬＯ、ＲＳＴＲｂ信号をＨＩとする。ここで、ＲＳＴＲ信号がＬＯであり、ＲＳＴＲｂ信号がＨＩである状態は、ノードＱおよびＱｂへの書き込みにおいてスキャン入力側が選択されるということであるから、ＲＳＴＲ信号およびＲＳＴＲｂ信号の制御はスキャン時だけＲＳＴＲ信号をＬＯ、ＲＳＴＲｂ信号をＨＩとし、その他はＲＳＴＲ信号をＨＩ、ＲＳＴＲｂ信号をＬＯとしておくことも可能である。時刻Ｔ５とＴ６の間隔は、電源スイッチが完全にオンするだけの十分な間隔が必要である。そのため、電源スイッチコントローラからのアクノリッジ信号等を用いて制御すればよい。
その後は、時刻Ｔ７、Ｔ８に示すようにクロックの立ち上がりエッジでデータを取り込むという従来のセンスアンプ型フリップフロップの通常動作が実現される。
この構成によりセンスアンプ型フリップフロップの特性をほぼ劣化させること無く、電源遮断時のデータ保持機構が設けられ、このセンスアンプ型フリップフロップをシステムＬＳＩに適用することで電源遮断時のデータ保持が低コストで実現可能となる効果がある。
図２３（ａ）、（ｂ）に情報保持要素回路ＳＥＣへの情報保持回路用電源ＶＳＳ＿ＳＩＧの接続の変形例を示している。ここで、情報保持要素回路ＳＥＣとは図１１、図１３、図１５、図１８、図２０、図２１の各図で情報保持回路用電源線ＶＳＳ＿ＳＩＧにより電源が供給される回路要素の総称であり、不揮発回路ＮＶＣや、クロックトインバータＣＩＮＶ１（図１１）等が含まれる。図２３（ａ）は、情報保持要素回路ＳＥＣへの電源供給をＲＳＴＲ信号およびＲＳＴＲｂ信号により、仮想電源線ＶＳＳＭと情報保持用電源線ＶＳＳ＿ＳＩＧとを切り替える例である。これにより、情報保持要素回路ＳＥへ大電流を供給したい場合には仮想電源線ＶＳＳＭから電源供給を可能にすることで所望の大電流が得られる効果がある。例えば、図１８（ａ）に示したパルスラッチ回路の場合、パルス発生部ＰＧ１は多量の電流を必要とするが、かかる構成を用いることでパルス発生部ＰＧ１の動作時には必要十分な動作電流を供給でき、ひいては速度劣化を引き起こさないという効果がある。もちろん、情報を保持する場合（待機時）は微小電流のみでよいため、情報保持回路用電源線ＶＳＳ＿ＳＩＧへ接続し低消費電流を実現する。
図２３（ｂ）はＲＳＴＲｂ信号で仮想電源線ＶＳＳＭと情報保持回路用電源線ＶＳＳ＿ＳＩＧの接続をオン・オフ制御する変形例である。大電流が必要な場合は、仮想電源線ＶＳＳＭと接続して所望の大電流を得て、待機時には情報保持回路用電源線ＶＳＳ＿ＳＩＧにより微小電流の供給を受けて低消費電力化を実現することができる効果がある。
これら２つの変形例では、ＲＳＴＲ信号およびＲＳＴＲｂ信号により制御している例を示したが、これらの信号とは別の独立信号線で制御してもよい。その場合、図９のセルイメージで独立信号線が１本追加される。独立制御線で制御する場合には、ピン数増加はするものの、ＲＳＴＲ信号とは独立に電流制御ができるため、動作時には情報保持回路用電源ＶＳＳ＿ＳＩＧ側の電源遮断を行い、ほとんど高インピーダンス状態に保つことも可能である。これによりさらなる低消費電力が達成できる効果がある。
図２４は図２３に示した情報保持回路用電源ＶＳＳ＿ＳＩＧの制御を実施するにあたり、パルスラッチ回路を用いて１本の制御信号ＮＶＣＴＬで制御する場合の実施例であり、図１８（ａ）に示したパルス発生回路ＰＧ１の変形例である。この例では、ＲＳＴＲｂ信号を用いて、不揮発化制御が制御信号ＲＳＴＲｂ＝ＬＯのときに実現されることを前提としている。図２３（ｂ）に示した回路を用いた場合、このようにすると制御信号線が１本ですむ。この場合の動作は図１９においてＲＳＴＲ信号をその反転信号であるＲＳＴＲｂ信号に変えたものに相当する。その場合でも、その他の信号の動作および相互関係は同様に制御されればよい。また、図２３（ａ）においてＲＳＴＲｂ信号とＲＳＴＲ信号の結線を逆にしても所望の不揮発制御が実現できることは明らかである。
図２５は、情報保持回路用電源ＶＳＳ＿ＳＩＧの生成例を示している。この例では、待機時にさらに低消費電力化させるために、情報保持回路用電源ＶＳＳ＿ＳＩＧの値を動的に制御可能にしている。図２５（ａ）は情報保持回路用電源線ＶＳＳ＿ＳＩＧへの経路が、Ｎ型ＭＩＳＦＥＴ ＭＮＴＣ１及び電圧源を介してグランドＧＮＤへ接続される経路と、Ｎ型ＭＩＳＦＥＴ ＭＮＴＣ２のみを介してグランドＧＮＤへ接続する経路とを、それぞれＧＡＴＥ１信号とＧＡＴＥ２信号を用いて選択できる構成をとっている。この図のように、制御用トランジスタとしてはＩ／Ｏ用のゲート絶縁膜厚の厚いＭＩＳＦＥＴを用いることが望ましい。また、図２５（ｂ）は図２５（ａ）の電圧源をダイオード接続により実現した例であり、図２５（ｃ）はリファレンス電圧発生回路ＶＲＥＦを用いた定電圧発生回路により定常電圧を供給する回路例である。
図２６は図２５に示したＶＳＳ＿ＳＩＧ生成方法を図１１に示したマスタースレーブラッチに適用した場合の動作波形を示した図である。情報保持回路用電源ＶＳＳ＿ＳＩＧの値が時刻Ｔ９から時刻Ｔ１０にかけて中間レベルに制御されていることが特徴である。時刻Ｔ９は完全に電源遮断された後に制御されることが望ましく、時刻Ｔ１０は電源投入動作に入る前に０Ｖレベルに戻されることが望ましい。これは、電源が遮断・印加される際に内部回路が動き、そのノイズの影響が情報保持回路用電源ＶＳＳ＿ＳＩＧに入り、不揮発回路ＮＶＣの保持データが破壊されることを防ぐためである。時刻Ｔ９は時刻Ｔ３で電源が遮断された後、電源スイッチコントローラなどから生成される、電源が完全に遮断されたことを示す信号（アクノリッジ信号など）を元に制御すればよく、時刻Ｔ１０を知るためには、図２５（ａ）〜（ｃ）のドライバＭＮＴＣ２の駆動力を小さくし、情報保持回路用電源線ＶＳＳ＿ＳＩＧの根元の電位があるしきい値以下になる時間を計測し、その時間の数倍の時間を待って電源スイッチをオンする制御を実施するといった方法が可能である。
さらに、本発明は２種類以上のトランジスタを用いることで、さらに高速化および低消費電力化が実現される。図２７は図１１に示したマスタースレーブラッチ回路の変形例である。この構成例の特徴は、通常動作時に動作するマスタースレーブラッチ部分に低しきい値電圧のＭＩＳＦＥＴ及びそれを用いた論理ゲートＬＶＴＩＮＶやトランスミッションゲートＬＶＴＴＭＧを用いていることである。これにより、通常動作を高速にできる。一方、待機時に必要な回路には高しきい値電圧のＭＩＳＦＥＴ及びそれを用いた論理ゲートＨＶＴＩＮＶやトランスミッションゲートＨＶＴＴＭＧを用いることでリーク電流を小さく抑えることが可能となる。さらに、待機時に必要な回路（ＩＮＶ１，ＣＩＮＶ１，ＮＶＣ）を構成するＭＩＳＦＥＴのゲート絶縁膜厚を厚くすれば、ゲートリーク電流も削減できる効果がある。
このとき、ゲート絶縁膜厚の選定に当たっては、ＳＲＡＭを基準にすることが望ましい。ＳＲＡＭのメモリセルもゲートリーク電流が今後問題となることが予想される。たとえばコア側のＥＯＴ（等価絶縁膜厚）が１．５ｎｍ程度となった場合に、ＳＲＡＭのゲート絶縁膜厚をＥＯＴで２．０ｎｍ〜２．２ｎｍ程度に厚くすることで、ＳＲＡＭに流れるゲートリーク電流を劇的に小さくできる。ゲートリーク電流はＥＯＴが０．２ｎｍ厚くなる毎に１桁低減するからである。そこで、このようなＳＲＡＭが実現されるような、多ゲート絶縁膜プロセス（マルチＴＯＸプロセス）にて製造されるシステムＬＳＩ においては、不揮発ＦＦの情報保持部分（ＩＮＶ１、ＣＩＮＶ１、ＮＶＣ）をこのＳＲＡＭメモリセルに用いられる膜厚のＭＩＳＦＥＴをもちいて構成すれば、システムＬＳＩに新たな工程を付加することなくより低リークな不揮発ＦＦが実現できて好都合である。
なお、このような変形は、図１８のパルスラッチ回路や図２１のセンスアンプ型フリップフロップ回路にも適用できる。これらについても情報保持回路要素ＳＥＣ以外の回路に低しきい値のＭＩＳＦＥＴを用いたり、情報保持回路要素ＳＥＣのトランジスタのゲート絶縁膜厚をＳＲＡＭと同様にしたりすればよい。
図２８は不揮発回路ＮＶＣに容量素子を追加した例である。容量素子を追加する理由は、不揮発回路ＮＶＣにおける中性子線や宇宙線によるソフトエラー耐性などの各種ノイズマージンを向上させるためである。特に、図２５および図２６に示した情報保持回路用電源ＶＳＳ＿ＳＩＧの制御を実施し、待機時の電源電圧を低減する場合にはソフトエラーの影響が顕著になるからである。これらは、図１１、図１３、図１５、図１８、図２０、図２１の不揮発回路ＮＶＣのＮＶ、ＮＶｂノード間に接続される。ここでは、インバータ２段のラッチのみ示しているが、図１１等のように、これらのラッチがクロックトインバータによって構成されていても、スイッチ用ＭＩＳＦＥＴを備えていても同様に適用できる。図２８（ａ）はノードＮＶとノードＮＶｂ間に容量素子を設けた例であり、図２８（ｂ）はその実現形態を示したものである。図２８（ｂ）のように双方向にＭＩＳＦＥＴを容量素子として接続することで、ＮＶ、ＶＮｂの値に応じて常にいずれかのＭＩＳＦＥＴが容量素子として作用するため、安定動作が可能である。
図２８（ｃ）は情報保持回路用電源線ＶＳＳ＿ＳＩＧへの容量カップリングの例である。仮想電源線ＶＳＳＭは電源投入・遮断時のノイズや、動作時のノイズが多いためカップリングする相手としてはふさわしくなく、情報保持回路用電源線ＶＳＳ＿ＳＩＧへの容量カップリングが望ましい。この容量素子はＮ型ＭＩＳＦＥＴを用い、Ｎ型ＭＩＳＦＥＴのゲートをノードＮＶおよびノードＮＶｂへ接続し、ソースおよびドレインを情報保持回路用電源線ＶＳＳ＿ＳＩＧに接続すれば実現できる。Ｐ型ＭＩＳＦＥＴを用いる場合は、ゲートと、ドレインおよびソースの接続が逆になる。また、図２８（ｄ）は高電位側電源ＶＤＤへのカップリングを示している。これもＮ型ＭＩＳＦＥＴを用い、Ｎ型ＭＩＳＦＥＴのゲートを高電位側電源ＶＤＤへ接続し、ソースおよびドレインをノードＮＶおよびノードＮＶｂ側へ接続すれば実現できる。Ｐ型ＭＩＳＦＥＴを用いる場合は、ゲートと、ドレインおよびソースの接続を逆にすればよい。これらを適用することで、ソフトエラー耐性が高まる効果がある。
なお、高電位側電源線ＶＤＤを遮断する場合は、セルに配線される仮想電源線ＶＤＤＭへのカップリングを避けるように容量素子を設ければよい。
図２９に本発明を実現するための標準セルのレイアウト例を示す。最小配線幅のメタル９本分のセル高さを持っている、いわゆる、９グリッドセルを示している。この例では、０番トラックと１番トラックをまたがるＶＳＳＭ配線と８番トラックと９番トラックをまたがるＶＤＤ配線がある例を示した。電源線にこのような太い幅のメタルを用いる場合、露光解像の条件からスペースも広げる必要があり、多くの場合、２番トラックと７番トラックは配線禁止となる。そのため、この例ではセル内配線には３番トラック、４番トラック、５番トラックが割り当てられ、セル間配線チャネルとして６番トラックが割り当てられている。
セル内のトランジスタの配線構造について説明するため、この図には２個のインバータを示してある。一つは通常インバータ（Ｎｏｒｍａｌ Ｉｎｖｅｒｔｅｒ）であり、これは仮想電源線ＶＳＳＭにより給電されるインバータである。このインバータの入力端子はｉ1であり、出力端子はｏ1である。もう一つは不揮発インバータ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｉｎｖｅｒｅｒ）であり、情報保持回路用電源線ＶＳＳ＿ＳＩＧを用いて給電されるインバータである。このインバータの入力端子はｉ２であり、出力端子はｏ２である。通常インバータは２つの電源（ＶＤＤおよびＶＳＳＭ）がセル内に配線された電源用メタル（Ｍ１）からＭ０配線層を介して拡散層（Ｌ）へ接続される。これは、同図のＡ−Ａ´間にあたり、その断面図を図３０（ａ）に示す。この図から明らかなように、２つの電源は電源配線と接続している。なお、この図では端子は第２メタル（Ｍ２）から取り出す例を示しており、また、基板電源は通常インバータと不揮発インバータで同一としている。通常インバータと不揮発インバータで基板電源を別に構成することもできるが、その場合、基板電源の分離のためのウエル分離が必要となり面積効率が低下してしまう。
ここで断面構造について簡単に説明しておく。この例はＰ型基板ＰＳＵＢ上にＮ型のウエルＤＮＷを深く作り、その上にＮ型ＭＩＳＦＥＴを形成するＰ型ウエルＰＷ、Ｐ型ＭＩＳＦＥＴを形成するＮ型ウエルＮＷを形成する、いわゆる、３重ウエル構造を示した。このような基板構造を採用する場合には、基板電位を制御してリーク電流を削減する基板バイアス制御が可能となる。基板バイアス制御を用いると、待機時に基板電圧をＮ型ＭＩＳＦＥＴの場合はＮ型ＭＩＳＦＥＴのソース電圧より低く、Ｐ型ＭＩＳＦＥＴの場合はＰ型ＭＩＳＴＦＥＴの電源電圧より高くすることで実効的にしきい値電圧（絶対値）を大きくしてリーク電流を削減する。本発明においても待機時にかかる基板バイアス制御を実施すると、さらに低消費電力化が実現できる。もちろんここでは図示しないが、ＮウエルＤＮＷを設けない、いわゆる２重ウエル構造にも適用可能である。
出力Ｏ１はＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴの拡散層を共に繋いだ後、ビアホールＶＩＡを介してメタル配線Ｍ１、Ｍ２へ接続される。これは図２９のＢ−Ｂ´に相当し、その断面図を図３０（ｂ）に示した。
一方、不揮発インバータはＶＤＤ側の電源は上記ＶＤＤ電源配線からＭ０を経由して接続されているが、接地側はセル高さのほぼ中央に位置するＶＳＳ＿ＳＩＧピンから配線されていることが特徴である。これは同図でＣ−Ｃ´にあたり、その断面図を図３１（ａ）に示す。この図からも明らかであるが、Ｎ型ＭＩＳＦＥＴのソースは仮想電源線ＶＳＳＭとは接続していない。出力Ｏ２はＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴの拡散層をともにつないだ後、ビアホールＶＩＡを介してメタル配線Ｍ１、Ｍ２へ接続される。これは図２９のＤ−Ｄ´に相当し、その断面図を図３１（ｂ）に示した。
図３２は第１領域ＡＥ１のレイアウト図である。第１領域ＡＥ１を取り巻くように周回電源幹線がレイアウトされる。ここには電源線ＶＤＤと電源線ＶＳＳ、仮想電源線ＶＳＳＭおよび各種制御信号などが配線される。図３２の電源リング領域ＰＲ１〜ＰＲ８の下にはスタンバイ制御回路ＳＴＢＹＣ等を配置すると面積の有効活用が可能となる。メタル第１層の電源幹線はｘ方向に延在するように配置され、領域ＰＲ４および領域ＰＲ８はセル行の両端に位置することになるから、電源遮断用のＭＩＳＦＥＴを設けると都合がよい。電源遮断用のＭＩＳＦＥＴは大きな電流供給能力を必要とされるので、複数のＭＩＳＦＥＴとしてレイアウトするのが望ましい。また、電源リング領域の４隅にあたる領域ＰＲ１，ＰＲ３，ＰＲ５，ＰＲ７の下には、電源スイッチコントローラや、図２５（ａ）〜（ｃ）に示したＶＳＳ＿ＳＩＧ生成回路、不揮発回路ＮＶＣの制御信号群を生成するＮＶＣＴＬ制御回路などをレイアウトするのが望ましい。
また、図３２には縦方向に電源補強するメタル第２層の電源線ＭＷ１乃至ＭＷ９をレイアウトした例を示している。この図にはｙ方向に延在する電源幹線群（「縦幹線群」という）として３本の電源線（電源線ＶＤＤとＶＳＳ、及び仮想電源線ＶＳＳＭ）が描いてあるが、とくに３本に限定されることはない。さらに実際のレイアウトとしては、多層に渡って様々な電源をレイアウトすることも可能であるし、ひとつの配線層（たとえばＭ２層）のみでこれらの電源をレイアウトすることも可能である。
自動配置配線において、縦幹線をレイアウトするため縦幹線のみがレイアウトされたセルＣＥＬ１を用いて等間隔に配置する構成とすればレイアウトが容易となる。このセルＣＥＬ１にはＭＩＳＦＥＴは作成されず、電源配線のみレイアウトされるのが一般的である。
ここで、本発明の数多くの不揮発ＦＦの制御信号ＮＶＣＴＬをスタンバイ制御回路ＳＴＢＹＣの単一ドライバのみで駆動すると、駆動力が十分に得られない場合がある。その場合には、中継バッファをセルＣＥＬ１内に設けると都合がよい。このセルＣＥＬ１には常時電源供給される電源線ＶＳＳが配線可能されるため、待機時にも動作できるドライバを設けることが可能だからである。このドライバのレイアウトは、図２９のレイアウトで不揮発インバータのＮＭＯＳソース側結線のごとく結線すればよい。
図３３に本発明を適用したＬＳＩチップの構成例を示す。ＬＳＩチップとしては、情報処理装置、特にマイクロプロセッサに適用した場合のブロック図を示している。ＬＳＩチップ（システムＬＳＩ）は望ましくは単一の半導体基板上に形成される。
システムＬＳＩは独立に電源を制御できる領域として、第１領域ＡＥ１、第２領域ＡＥ２、第３領域ＡＥ３がある。第１領域ＡＥ１は、プロセッサＣＰＵ、周辺回路モジュールＩＰ１，ＩＰ２、システムバスＳＹＳＢＵＳ、クロック発生回路ＣＰＧを含み、電源スイッチＳＷ１により電源の供給が制御される。この第１領域ＡＥ１内のフリップフロップまたはラッチはすべて不揮発ＦＦで構成されることが望ましいが、状態保持に必要最低限のフリップフロップまたはラッチのみを不揮発ＦＦで構成させることも可能である。次に、第２領域ＡＥ２は、内部メモリＵＲＡＭを含み、電源スイッチＳＷ２により電流の供給が制御される。最後に、第３領域ＡＥ３にはスタンバイ制御回路ＳＴＢＹＣが含まれ、システムＬＳＩに電源供給がなされる限り、常に電源が供給される。ここで、電源スイッチＳＷ１及びＳＷ２は、接地電位ＶＳＳと各領域の間に配置され、電流の供給を制御しているが、当然に動作電位ＶＤＤと各領域の間に配置されてもよい。特に、降圧回路を設ける場合には降圧回路に電源スイッチの機能をもたせることも可能である。また、接地電位ＶＳＳと各領域の間及び動作電位ＶＤＤと各領域の間の両方に配置しても構わない。
ＣＰＵは、システムＬＳＩの全体を制御する。周辺回路モジュールＩＰ１はＣＰＵが命令をフェッチする際に必要とならない周辺回路モジュールであって、例えばＭＰＥＧアクセラレータである。周辺回路モジュールＩＰ２はＣＰＵが命令をフェッチする際に必要となる周辺回路モジュールであって、例えばバスステートコントローラである。システムバスＳＹＳＢＵＳは、ＣＰＵを含む各回路モジュールが接続され、図示しないデータバス及びアドレスバスを含む。クロック発生回路ＣＰＧは、外部から供給されるクロック信号ＲＣＬＫを受けて内部クロック信号ＩＣＬＫを発生する。内部クロック信号ＩＣＬＫは各回路モジュールに供給され、システムＬＳＩは、内部クロック信号ＩＣＬＫに従って動作する。内部メモリＵＲＡＭは大きな容量をもち、現在処理しているデータ等、必要な情報を保持する。図３３の構成例では、第１領域ＡＥ１に含まれる各回路モジュールをまとめて配置し、第２領域ＡＥ２に含まれる各回路モジュールをまとめて配置している。このように配置することにより、複数の回路モジュールに対して電源スイッチＳＷ１、ＳＷ２を共通に設けることができるため面積を小さくすることができる。また、図３３で第１領域ＡＥ１に配置した周辺回路モジュールをそれぞれ独立に電源遮断可能な領域として構成することも可能である。この場合、モジュールごとに不使用であれば電源遮断制御が実施できるため、ＣＰＵが動作中であっても非動作の周辺回路モジュールの電源遮断が実施で、動作時のリーク電流をも削減できる効果がある。
本発明の不揮発ＦＦを利用したスタンバイモード（「第１スタンバイモードＳＴＢＹ１」という）においては、電源スイッチＳＷ１はオフ状態とされ、電源スイッチＳＷ２はオン状態で維持される。これにより、プロセッサＣＰＵ、周辺モジュールＩＰ１，ＩＰ２、クロック発生回路ＣＰＧに対する電源供給は遮断されるため消費電流を低減できる。このときでも第１領域ＡＥ１内の全ての不揮発ＦＦに電源が供給されるため、その情報を保持し続けることができる。
遷移動作について説明する。第１領域ＡＥ１内の内部情報は、不揮発ＦＦにて保持して保持される。また、必要に応じてキャッシュのデータなどを内部メモリＵＲＡＭへ退避させる。不揮発ＦＦは、第３領域ＡＥ３のスタンバイ制御回路ＳＴＢＹＣによって電源および制御信号の供給を受ける。その後、電源スイッチ制御信号ＳＷ１−Ｃにより電源スイッチＳＷ１をオフ状態とし、第１領域ＡＥ１に含まれる各回路モジュールへの電流の供給を停止する。電源スイッチＳＷ２はオン状態で維持されるので、第１領域ＡＥ１内の不揮発ＦＦと第２領域ＡＥ２内の回路モジュールには電流が供給され、システムＬＳＩの内部情報は保持される。これにより外部からの割込み要求により不揮発ＦＦの情報や内部メモリＵＲＡＭに保持された情報を第１領域ＡＥ１内の所定の回路に復帰させることで、第１スタンバイモードからの復帰時の割り込み処理を行うことが可能となる。割り込み要求があった場合は、スタンバイ制御回路ＳＴＢＹＣは、図１１および図１２等で説明したように、電源スイッチＳＷ１をオン状態とし、第１領域ＡＥ１へ電流を供給後、不揮発ＦＦの不揮発回路ＮＶＣに保持されたデータを不揮発ＦＦの出力に反映することで、第１領域ＡＥ１のランダム論理を電源遮断前の状態に復帰させる。内部メモリＵＲＡＭへ退避させたデータがある場合には、退避したシステムＬＳＩの内部情報を第１領域ＡＥ１へ復帰させる。
この動作は、ＯＳ等のソフトウェアの立ち上げを伴うリセット処理に比べて短時間で行われるので、内部情報が失われるＵスタンバイモードに比べて高速に復帰することが可能になる。なお、内部メモリＵＲＡＭへ内部情報を退避させる例を説明したが、外部メモリに退避させることも可能である。
また、システムＬＳＩでは他のスタンバイモード、例えば従来のソフトウェア・スタンバイ（「第２スタンバイモードＳＴＢＹ２」という）やＵスタンバイ（「第３スタンバイモードＳＴＢＹ３」という）を併用することも可能である。これにより、システムＬＳＩの使用状態により柔軟に低電流モードを設定することができる。図３４に各モードの表を示す。
第１スタンバイモードＳＴＢＹ１は第１領域ＡＥ１の電源を遮断し、第２領域ＡＥ２では、電源は供給されるがクロックは停止されている状態である。第１領域ＡＥ１の内部情報は不揮発ＦＦで保持できるため内部情報は不揮発であり、外部からの割り込み処理で復帰が可能である。そのため、復帰時間は電源スイッチの動作時間と並行してなされるクロック再開までの時間を考慮すればよく、数１００μ秒程度の時間で復帰できる。第１スタンバイモードへの遷移はスタンバイ制御回路ＳＴＢＹＣのモード設定レジスタＳＴＢＣＲを設定することで実現される。第１スタンバイモードにおいては、第１領域ＡＥ１の大部分の回路の電源が電源スイッチにより遮断されるため、消費電流は１００μＡ程度に抑えられる。
第２スタンバイモードＳＴＢＹ２は、第１領域ＡＥ１、第２領域ＡＥ２、第３領域ＡＥ３全ての電源が印加されているが、第１領域ＡＥ１および第２領域ＡＥ２へのクロック信号の分配が停止されている。このため第１領域ＡＥ１と第２領域ＡＥ２の回路モジュールは動作しないため、トランジスタのリーク電流程度の消費電力で待機できる。この場合も内部情報を保持し続けられるので内部情報は不揮発となる。また、復帰時間は上述したように割り込み処理で復帰できるため、クロック再開の時間程度で済み数１００μ秒程度で復帰できる。このモードへの遷移もスタンバイ制御回路ＳＴＢＹＣのモード設定レジスタＳＴＢＣＲを設定することで実現される。
第３スタンバイモードＳＴＢＹ３は第３領域ＡＥ３以外全ての領域の電源を遮断するモードであり、消費電流は１０μＡ程度であるものの、内部情報が揮発してしまうためリセット動作でしか復帰できず、復帰にかかる時間は数１００μ秒程度を必要とする。このモードへの遷移もスタンバイ制御回路ＳＴＢＹＣのモード設定レジスタＳＴＢＣＲを設定することで実現される。
図３４の表から読みとれるように、第１スタンバイモードＳＴＢＹ１と第２スタンバイモードＳＴＢＹ２は消費電流の違いだけであるから、第１スタンバイモードと第２スタンバイモードとをまとめてひとつの低電流モードとすることも可能であろう。また、通常動作時は第１領域ＡＥ１、第２領域ＡＥ２、第３領域ＡＥ３の全てに電源及びクロック信号が供給され、電源オフ時には、全ての回路に対して電源の供給が遮断される。
スタンバイモードは、ここに示したモードの種々の組み合わせが可能である。その場合、その組み合わせに必要な程度にシステムＬＳＩの構成も変形される。例えば、第３スタンバイモードを有さないシステムＬＳＩであれば、図３３の第２領域ＡＥ２をなくし、第２領域ＡＥ２の回路モジュールを第３領域ＡＥ３に設けることになる。また、システムＬＳＩ内部の電源スイッチに代えて、システムＬＳＩの外部の電源制御回路により電源を遮断する構成も可能である。さらに、第１領域ＡＥ１の全ての不揮発ＦＦが一つのスタンバイ制御回路ＳＴＢＹＣから制御されるのではなく、各モジュール毎にスタンバイ制御回路を設けることも可能である。
図３５は各モード間の遷移を示した図である。電源オフモードから通常動作モードへは電源をオンすることで遷移する。逆に通常動作モードから電源オフモードへは電源をオフすることで遷移する。
通常動作モードから第３スタンバイモードＳＴＢＹ３への遷移はレジスタＳＴＢＣＲの設定で遷移する。逆に第３スタンバイモードＳＴＢＹ３から通常動作モードへの復帰はリセットで遷移する。第３スタンバイモードＳＴＢＹ３から電源オフモードへは電源をオフすることで遷移する。
通常動作モードから第１スタンバイモードＳＴＢＹ１への遷移はレジスタＳＴＢＣＲの設定で遷移する。逆に第１スタンバイモードＳＴＢＹ１から通常動作モードへの復帰は外部割込みもしくはリセットで遷移する。第１スタンバイモードＳＴＢＹ１から電源オフモードへは電源をオフすることで遷移する。
通常動作モードから第２スタンバイ状態ＳＴＢＹ２への遷移はレジスタＳＴＢＣＲの設定で遷移する。逆に第２スタンバイモードＳＴＢＹ２から通常動作モードへの復帰は外部割込みもしくはリセットで遷移する。第２スタンバイモードＳＴＢＹ２から電源オフモードへは電源をオフすることで遷移する。
図３６に、各種スタンバイモードへの遷移・復帰を制御するスタンバイ制御回路ＳＴＢＹＣの構成を示している。最初に、本発明の不揮発ＦＦを必要最低限のフリップフロップとレジスタに対して適用した場合について説明する。スタンバイ制御回路ＳＴＢＹＣには、内部レジスタの読み書きを行うためシステムバスＳＹＳＢＵＳが接続されており、また割り込み要求信号ＩＲＱ、リセット信号ＲＳＴ、クロック信号ＲＣＬＫが入力される。スタンバイ制御回路ＳＴＢＹＣの出力は、不揮発制御信号ＮＶＣＴＬ、情報保持回路用電源ＶＳＳ＿ＳＩＧ、第２スタンバイモードからの復帰後にＣＰＵへ割り込みを通知する割り込み信号ＩＮＴＲ、リセット後のＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣ、第１領域ＡＥ１のリセット信号ＲＳＴ１と電源スイッチＳＷ１の制御信号ＳＷ１−Ｃ、第２領域ＡＥ２のリセット信号ＲＳＴ２と電源スイッチＳＷ２の制御信号ＳＷ２−Ｃである。なお、図３３において割り込み信号ＩＮＴＲはＣＰＵに直接接続されているが、割り込みコントローラ等を介してＣＰＵと接続してもよい。
スタンバイ制御回路ＳＴＢＹＣは、システムバスＳＹＳＢＵＳから読み書きできるレジスタとしてスタンバイモード制御レジスタＳＴＢＣＲとブートアドレスレジスタＢＡＲを持つ。システムバスＳＹＳＢＵＳからの読み書き操作はデコーダにより制御する。スタンバイモード制御レジスタＳＴＢＣＲは現在のスタンバイモードに対応する値を保持する。また、システムバスＳＹＳＢＵＳからのスタンバイモード制御レジスタＳＴＢＣＲへの書き込みは、対応する各低電流モードへの遷移要求となる。ここではスタンバイ制御回路ＳＴＢＹＣは、第１スタンバイモード、第２スタンバイモード、第３スタンバイモードへの遷移又はこれらのモードからの復帰を制御するように構成されている。なお、第１スタンバイモードへの遷移または復帰は、ＣＰＵがクロック発生回路ＣＰＧに直接クロック停止を指示することでも可能である。
ブートアドレスレジスタＢＡＲは、第２スタンバイモードから復帰しリセットを解除した際、ＣＰＵが最初に実行する命令のアドレスを保持する。なお、この例では、第２スタンバイモードへの遷移要求をスタンバイモード制御レジスタＳＴＢＣＲへの書き込みにより与えるが、スリープ命令やスタンバイ命令などの専用命令の利用やスタンバイモード制御レジスタＳＴＢＣＲと専用命令との組み合わせにより遷移を要求することも可能である。その場合、ＣＰＵは、図示しないスリープ要求応答線を介して遷移要求をスタンバイ制御回路ＳＴＢＹＣに伝えることで実現できる。
スタンバイ制御回路ＳＴＢＹＣに含まれる同期化回路ＳＹＮＣはチップ外部からの割り込み要求ＩＲＱを外部クロック信号ＲＣＬＫに同期化する。電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはスタンバイモードの遷移・復帰の必要性を判別し、必要ならば遷移・復帰のシーケンスを出力する。入力はスタンバイモードレジスタＳＴＢＣＲの値、割り込み要求ＩＲＱ、遷移・復帰時のシーケンスの中でどのステップを実行しているかを示す状態保持レジスタＳＴＡＴＥ、出力はスタンバイ制御回路ＳＴＢＹＣの出力と、現在第２スタンバイモードかどうかを示す第２スタンバイモード信号ＳＴＢＹ２−ＭＯＤＥである。
外部からの割り込み要求信号ＩＲＱを受けて第２スタンバイモードから復帰する際には、内部メモリＵＲＡＭや外部メモリに退避した情報をＣＰＵ等の第１領域ＡＥ１にある各回路モジュールに戻した後に、割り込み要求信号ＩＲＱに対応した割り込み処理を行う必要がある。この割り込み処理は所定の命令を実行することにより行われる。したがって、第２スタンバイモードから復帰する際には、復帰後に最初に実行すべき命令が格納されているメモリのアドレスを保持しておく必要がある。そこで、第２スタンバイモードから復帰する際に最初に実行する命令を格納しているメモリのアドレスを保持するためのブートアドレスレジスタＢＡＲを設け、第２スタンバイモードに遷移する際にブートアドレスレジスタＢＡＲに実行開始アドレスを設定する構成としている。なお、第２スタンバイモードから復帰する際の実行開始アドレスを常に同じにすることも可能である。この場合には、ハードワイヤードで構成して第２スタンバイモードへの遷移時の実行アドレスの設定を省略することも可能である。図３６の構成によれば、ブートアドレスレジスタＢＡＲを設けることで、ソフトウェア作成者が復帰後の実行開始アドレスを自由に設定することを可能とし、第２スタンバイモード復帰時に必要なプログラムをメモリ空間の任意の位置に配置することを可能としている。
これに対し、第３スタンバイモードからの復帰は常にリセット処理であるため、ブートアドレスＩＮＩＴ−ＶＥＣが最初に実行される。図３６の構成では、セレクタＳＥＬ１を設け、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭから第２スタンバイモード信号ＳＴＢＹ２−ＭＯＤＥを出力し、ＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣをブートアドレスレジスタＢＡＲに格納されたアドレスと通常リセット時のブートアドレスＩＮＩＴ−ＶＥＣのいずれかを選択する構成としている。これにより、第３スタンバイモードから復帰するためにリセット処理をする際には、ブートアドレスＩＮＩＴ−ＶＥＣを出力し、第２スタンバイモードからの復帰時だけ、ブートアドレスレジスタＢＡＲに保持されるアドレスから命令を実行する機能が実現される。なお、第１スタンバイからの復帰は、内部クロック信号を供給開始した後、通常動作モード時の割り込み処理と同様に割込み要求ＩＲＱの種類に対応したアドレスから命令が読み出される。
また、図３６の構成では、第２スタンバイモード又は第３スタンバイモードから復帰する際の実行開始アドレスをスタンバイ制御回路ＳＴＢＹＣで決定し、ＣＰＵに入力する構成を取っている。これに対して、ＣＰＵに復帰後の実行開始アドレスを保持するレジスタを設け、このレジスタを不揮発ＦＦを使用してハードウェアで退避回復する構成を取ることも可能である。
以上、不揮発ＦＦを部分的に採用した場合のスタンバイ制御回路ＳＴＢＹＣの構成について述べたが、第１領域ＡＥ１に含まれる全てのＦＦ及びレジスタを不揮発ＦＦで置き換えてもよい。このようなシステムでは割り込みによる復帰に際し、ＣＰＵ（回路モジュール）内の情報が全て保持されているため、ＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣで値を書き込む必要は無くなる。したがって、このようなシステムでは、ブートアドレスレジスタＢＡＲ、セレクタＳＥＬ１を除いて構成できる。
図３７と図３８を用いて、第２スタンバイモードＳＴＢＹ２への遷移と通常動作モードＮＯＲＭＡＬへの復帰のシーケンスを説明する。まず、図３７は通常動作モードから第２スタンバイモードＳＴＢＹ２に遷移するシーケンスである。サイクルＣ１−１においてシステムバスＳＹＳＢＵＳからスタンバイモード制御レジスタＳＴＢＣＲに第２スタンバイモードを意味する値ＳＴＢＹ２が書き込まれる。スタンバイ制御回路ＳＴＢＹＣはサイクルＣ１−２においてその値を読み、サイクルＣ１−３においてシステムＳＹＳＢＵＳを通じてモジュールストップ信号ＭＳＴＰを「１」にして、第１領域ＡＥ１へのクロック供給を止める。次に、サイクルＣ１−４において第２スタンバイモード信号ＳＴＢＹ２−ＭＯＤＥと不揮発ＦＦ制御信号ＮＶＣＴＬとを「１」として、第１領域ＡＥ１にあるモジュール内のフリップフロップの情報を不揮発ＦＦの情報保持部へ退避させる。その後、不揮発ＦＦの制御信号ＮＶＣＴＬが全ての不揮発ＦＦを制御し終わったことを、アクノレッジ信号ＮＶＡＣＫを「１」とすることで電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭへ通知する。サイクルＣ１−５でアクノレッジ信号ＮＶＡＣＫが「１」であることを検出して、サイクルＣ１−６で電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭは電源スイッチＳＷ１の制御信号ＳＷ１−Ｃを「０」とする制御を実施する。その結果、第１領域ＡＥ１の電源が遮断され、第１領域ＡＥ１の接地レベルＶＳＳＭ１は徐々に上昇する。電源スイッチＳＷ−１が完全に遮断されたことは、制御信号ＳＷ１−Ｃが完全に０となったことにより検出し、これをＡＣＫ１信号で電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭへ通知する。サイクルＣ１−７において、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはＡＣＫ１信号が「０」となったことを検出し、その後、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭは不揮発ＦＦの情報保持回路用電源ＶＳＳ＿ＳＩＧを不揮発回路の低リーク化のための電圧制御を実施する。このとき、電流モード制御順序回路ＶＳＳ＿ＳＩＧが電圧制御状態にあることをＡＣＫ＿ＶＳＩＧ信号で電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭへ伝達することにより、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭは不揮発ＦＦの状態を把握することができる。これで電源オン状態から不揮発ＦＦで情報を保持しつつ電源遮断するための遷移が完了する。
次に、図３８は第２スタンバイモードから割り込みにより復帰するシーケンスである。サイクルＣ２−１で割込みが発生し割り込み要求信号ＩＲＱが「１」になる。スタンバイ制御回路ＳＴＢＹＣはサイクルＣ２−２においてこれを受理し、第２スタンバイモード復帰後の割り込み要求ＩＮＴＲをアサートするとともに、情報保持回路用電源ＶＳＳ＿ＳＩＧの電圧レベルをグランドへ戻す動作を実施する。サイクルＣ２−３で電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはＡＣＫ＿ＶＳＩＧ信号が「０」であることを検出し、情報保持回路用電源ＶＳＳ＿ＳＩＧが０Ｖになったことを受理する。ＡＣＫ＿ＶＳＩＧ信号が「０」になったことを受けて、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはサイクルＣ２−４で電源ＳＷ１の制御信号ＳＷ１−Ｃを１にして第１領域ＡＥ１の電源を投入する。これにより第１領域ＡＥ１の接地レベルＶＳＳＭ１は０Ｖへ駆動される。その後、電源スイッチが完全にオンになったことを検出しＡＣＫ１信号が「１」になると、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはサイクルＣ２−５でＡＣＫ１信号が「１」になったことを受理する。不揮発ＦＦの不揮発回路に退避したデータを元のラッチ部へ戻す動作はＮＶＣＴＬを０とすることで実施されるが、これはサイクルＣ２−６で開始される。全ての不揮発ＦＦのデータ復帰が終了したことは不揮発ＦＦ制御信号ＮＶＣＴＬが完全に０となったことで判別し、それはアクノレッジ信号ＮＶＡＣＫを「０」とすることで電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭへ伝達される。サイクルＣ２−７でアクノレッジ信号ＮＶＡＣＫが「０」になったことを電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭが検出し、モジュールストップＭＳＴＰを「０」として内部クロックＩＣＬＫを再開させ、サイクルＣ２−８からＣＰＵの動作が開始する。このとき、ＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣの値はブートアドレスレジスタＢＡＲに格納されたアドレスなので、ＣＰＵの動作開始アドレスはブートアドレスＩＮＩＴ−ＶＥＣではなくブートアドレスレジスタＢＡＲに格納されたアドレスになる。その後、サイクルＣ２−８で第２スタンバイモード信号ＳＴＡＢＹ２−ＭＯＤＥを０、スタンバイモード制御レジスタＳＴＢＣＲの値を通常動作モードを示す「ＮＯＲＭＡＬ」に更新し、復帰が完了する。
図３３の構成では、第２スタンバイモードに遷移しても電源遮断されない第２領域ＡＥ２に内部メモリＵＲＡＭがあり、内部メモリＵＲＡＭに格納されたデータは第２スタンバイモード中でも保持される。そのため、不揮発ＦＦを必要最低限の数だけ搭載する場合、内部メモリＵＲＡＭを用いて不揮発ＦＦによる退避・回復を行わない周辺回路モジュールのレジスタも退避回復することができる。まず、レジスタ値の退避は、第２スタンバイモードへの遷移を指示するスタンバイモード制御レジスタＳＴＢＣＲへの書き込み以前に、退避／回復したいレジスタの値を内部メモリＵＲＡＭへ転送するようなプログラムを実行することで可能となる。この場合、通常動作モードへ復帰する時にレジスタ値を回復するため、ブートアドレスレジスタＢＡＲに設定したアドレスに内部メモリＵＲＡＭの値を回復するレジスタへ転送するプログラムが必要になる。なお、第２スタンバイモード中に値を保持する必要のないレジスタに対してはこれらの退避、回復処理は不要である。そのため、より高速に第２スタンバイモードから復帰したい場合には、退避回復するレジスタの数を絞ることができる。
図３９は不揮発ＦＦのさらに別の構成を示している。マスタースレーブ型ラッチ回路のマスターラッチに不揮発回路ＮＶＣを設ける構成をとっている。また、この構成では電源遮断時における不揮発回路ＮＶＣへのデータ書き込みは差動アンプを用いて行われる。図１０のマスタースレーブラッチとの変更点として、インバータ２段のループ、プリチャージ制御トランジスタＭＮ２０、イコライザトランジスタＭＰ２２）を含む不揮発回路ＮＶＣと、書き込み用トランジスタ（ＭＰ２０、ＭＰ２１）と、書き戻し用トランジスタ（ＭＮ２３、ＭＮ２４）と、書き戻し制御トランジスタ（ＭＮ２１、ＭＮ２２）と、情報保持回路用電源ＶＳＳ＿ＳＩＧ、不揮発回路ＮＶＣへの書き込み制御信号ＳＴＲと不揮発回路ＮＶＣからマスタースレーブ型ラッチ回路へのデータ書き戻し信号ＲＳＴＲが追加されている。
図４０を用いて図３９の不揮発ＦＦの動作を説明する。制御信号ＳＴＲ及び制御信号ＲＳＴＲが共にＬＯで、仮想電源線ＶＳＳＭがグランドレベル（０Ｖ）となっている場合は通常動作が可能である。このとき、マスタースレーブ型ラッチ回路は、クロックＣＬＫの立ち上がりエッジで入力データＤがマスターラッチに取り込まれ、後段の出力Ｑへ伝達される。なお、制御信号ＳＴＲがＬＯの場合はプリチャージ制御トランジスタＭＮ２０がオフし、イコライザトランジスタＭＰ２２がオンしており、さらに、マスターラッチの相補ノードn1、/n1の値に応じてトランジスタＭＰ２０、ＭＰ２１のいずれかがオンするため、ノードnv、/nvは電源ＶＤＤにプリチャージされている。クロックＣＬＫがＬＯになると、スレーブラッチでデータを保持して後段への出力Ｑを保持する。この図では時刻Ｔ１において入力Ｄが変化し、時刻Ｔ２の立ち上がりエッジで入力データが出力される例を示している。実線で示したのは入力がＬＯからＨＩへ変化する場合であり、破線は入力がＨＩからＬＯへ変化する場合である。
その後、電源遮断に備えたシーケンスを実施する。まず、時刻Ｔ３でクロックを停止させるが、ここではマスターラッチをラッチ状態とするため、クロックＣＬＫはＨＩで停止させる。すなわち、スレーブラッチに不揮発回路ＮＶＣを設ける場合とは逆相である。その後、時刻Ｔ４で不揮発回路ＮＶＣにラッチデータを退避させる。これは制御信号ＳＴＲをＨＩレベルとすることで実施できる。制御信号ＳＴＲがＨＩレベルになると時刻Ｔ４’でプリチャージが終了し、図３９のトランジスタＭＰ２０、ＭＰ２１のいずれかがオンし、もう一方がオフの状態を受けてインバータ２段のラッチにデータが退避される。例えば、入力ＤがＨＩの場合については、トランジスタＭＰ２０がオンし、トランジスタＭＰ２１がオフするため、ノードnvがＨＩ、ノード/nvがＬＯになる。その後、時刻Ｔ５で電源遮断制御が実施される。ここではグランド側の電源を切断することにしている。さらにリーク電流を削減するためには、時刻Ｔ６で情報保持回路用電源ＶＳＳ＿ＳＩＧの電圧レベルを制御（例えば電源ＶＤＤが１．２Ｖのときに電圧レベルを０Ｖより大きく０．６Ｖ程度以下の電圧値に引き上げる）する。これによりスタンバイ時のリーク電流をより削減できる効果がある。なお、図中破線で示した波形は入力データＤがＬＯの場合を示したものである。
次に、電源を復帰させるシーケンスを説明する。時刻Ｔ７で情報保持回路用電源ＶＳＳ＿ＳＩＧのレベルを０Ｖに戻す制御を実施し、情報保持回路用電源ＶＳＳ＿ＳＩＧが０Ｖになったことを受けて不揮発回路ＮＶＣのデータを元のマスターラッチへ戻す制御を実施する。まず、不揮発回路ＮＶＣのデータをマスターラッチに書き込む準備を行う。すなわち、時刻Ｔ８で制御信号ＲＳＴＲをＨＩとすることで、図３９の書き込み制御用トランジスタ（ＭＮ２１、ＭＮ２２）がオンすることで実現する。不揮発回路ＮＶＣの保持データに応じて書き込みトランジスタ（ＭＮ２３、ＭＮ２４）のいずれかがオン状態になっているので、マスターラッチの相補ノードn1、/n1のいずれかをＬＯに駆動してデータの復帰を実現する。
マスターラッチへのデータ書き戻しは、仮想電源線ＶＳＳＭをＬＯレベルにすることで実現させる。時刻Ｔ９で仮想電源線ＶＳＳＭを０Ｖに向けて制御を開始し、ラッチデータが不揮発回路ＮＶＣのデータに応じて書き戻される。その後、仮想電源線ＶＳＳＭが０Ｖとなったことを受けて、時刻Ｔ１０で制御信号ＲＳＴＲをＬＯとし、時刻Ｔ１１で制御信号ＳＴＲをＬＯとして不揮発回路ＮＶＣをプリチャージさせる。その後、クロックＣＬＫを動作させれば通常通りの動作が実現される。
マスターラッチ側で電源遮断時の情報を保持するメリットについて説明する。一般にマスターラッチを構成するトランジスタのサイズはスレーブラッチを構成するトランジスタよりも小さい。これは、スレーブラッチは後段の負荷を駆動する必要があるため、その負荷に応じたトランジスタサイズが必要となるからである。電源遮断時のデータを保持するための回路部（情報保持部）は、リーク電流を削減するために小さなトランジスタサイズで構成されることが望ましいが、本体のラッチのトランジスタサイズが大きくなると情報保持部のサイズも大きくせざるを得なくなる場合がある。したがって、ＬＳＩシステムとしてクロックＣＬＫがＨＩでスタンバイモードに遷移可能な場合は、比較的トランジスタサイズの小さいマスターラッチ側に情報保持部を設けることで、情報保持部のトランジスタサイズを小さく出来て、リーク電流の削減の効果が高くなる。
なお、不揮発回路ＮＶＣをスレーブラッチに設けた場合（図１１等）においても、不揮発回路ＮＶＣへの書き込みに差動アンプを用いることが可能である。その場合、電源遮断時のクロックＣＬＫ＝ＬＯとすればよい。
図４１は不揮発ＦＦのさらに別の構成を示し、制御信号が一本となっている点で図３９の例と異なっている。したがって、不揮発回路ＮＶＣとマスターラッチの間の情報退避と復帰とが同時に実施されることになる。基本的な制御方法は図４０と同様であり、図４２を用いて説明する。制御信号ＳＴＲがＨＩとなると、図４１の不揮発回路ＮＶＣに保持情報が書き込まれ、その書き込まれたデータに応じてマスターラッチへの０Ｖ側の経路が選択的に作られることにより、不揮発回路ＮＶＣとマスターラッチとが同一のデータを保持できる状態にある。この状態で電源が遮断されると、マスターラッチのデータは消失してしまうが、選択的にＶＳＳＭレベルへの経路が確保されるため、次に仮想電源線ＶＳＳＭが０Ｖとなった場合に電源遮断以前のデータが復帰されることになる。また、図４１の回路では、情報保持回路用電源ＶＳＳ＿ＳＩＧの電圧レベルを変化させるとＶＳＳＭレベルとＶＳＳ＿ＳＩＧレベルの関係によっては書き込み用トランジスタ（ＭＮ２３、ＭＮ２４）のゲート電位が上昇し、ソースに当たるＶＳＳＭとの電位差の関係から、いずれかが完全にオフとならない状態になる可能性がある。しかし、その場合でもＶＳＳＭレベルがＶＤＤレベル方向への充電が加速されるだけであり、保持回路自体のリーク削減および十分に時間がたった後のリーク削減には効果がある。そのため、頻繁にオン・オフする使用が想定されないＬＳＩ用途においては、図４２のタイミングチャートに加えて、図４０に示したような時刻Ｔ６，Ｔ７において行った情報保持回路用電源ＶＳＳ＿ＳＩＧの制御を実施すれば、さらに低消費電力の効果を得ることができる。
図４１の構成の特徴は制御信号が１本少ないことである。一般にラッチが挿入されるところは配線が混雑する傾向にあるため、信号線数の少ないラッチを設けることでレイアウト容易化が達成され、動作速度と面積効率の点で有利になる効果がある。また、制御信号ＳＴＲがＨＩになっている間のデータの退避復帰が電源遮断の制御、すなわちＶＳＳＭレベルの制御に連動しているため、制御が容易になるという効果もある。
半導体集積回路装置に関するものであり、特に低消費電力が要求されるシステムＬＳＩ又はマイクロプロセッサに適用されるものである。
本発明の電源配線のレイアウト例を示す図である。 情報保持型フリップフロップの従来例である。 標準セルを敷き詰めて形成する半導体集積回路の例である。 本発明の電源配線の別のレイアウト例を示す図である。 本発明の電源配線のさらに別のレイアウト例を示す図である。 接地側を電源遮断する場合に本発明を適用した際の配線を示した図である。 図７（ａ）は、高圧側を電源遮断する場合に本発明を適用した際の配線を示した図であり、図７（ｂ）は電源スイッチＳＷ１を降圧回路にて実現した回路例である。 接地側および高圧側を共に電源遮断する場合に本発明を適用した際の配線を示した図である。 （ａ）〜（ｄ）は、本発明の不揮発性フリップフロップのセルシンボルを示す図である。 マスタースレーブ型ラッチの従来例を示した図である。 本発明の不揮発フリップフロップ（マスタースレーブ型ラッチ）である。 図１１に示された回路の動作波形図である。 本発明の不揮発フリップフロップ（マスタースレーブ型ラッチ）の別の例である。 図１３に示された回路の動作波形図である。 本発明の不揮発フリップフロップ（スキャン機能つきマスタースレーブ型ラッチ）である。 図１５に示された回路の動作波形図である。 パルスラッチの従来例を示した図である。 図１８（ａ）は、本発明の不揮発フリップフロップ（パルスラッチ）であり、図１８（ｂ）は本発明の不揮発フリップフロップ（パルスラッチ）である。 図１８（ａ）に示された回路の動作波形図である。 図１８（ａ）または図１８（ｂ）の回路にスキャン機能をつける場合の変形例である。 本発明の不揮発フリップフロップ（センスアンプ型フリップフロップ）である。 図２１に示された回路の動作波形図である。 （ａ），（ｂ）は、不揮発フリップフロップの情報保持要素回路の電源接続制御を示す例である。 図１８（ａ），（ｂ）に示したパルスラッチのパルス発生部の変形例である。 （ａ）〜（ｃ）は、情報保持回路用電源ＶＳＳ＿ＳＩＧの生成方法を示す構成例である。 図２５の情報保持回路用電源ＶＳＳ＿ＳＩＧの制御方法を、図１１の不揮発フリップフロップに適用した場合の動作波形図である。 図１１の不揮発フリップフロップを複数種類のＭＩＳＦＥＴを用いて構成した回路例である。 （ａ）〜（ｄ）は、不揮発フリップフロップの不揮発回路のソフトエラー耐性を高めるための変形例である。 本発明の不揮発フリップフロップの要素レイアウトの例である。 図３０（ａ），（ｂ）は、図２９に示されたインバータ（Ｎｏｒｍａｌ Ｉｎｖｅｒｔｅｒ）の断面図である。 図３１（ａ），（ｂ）は、図２９に示された不揮発部を構成するインバータ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｉｎｖｅｒｔｅｒ）の断面図である。 第１領域ＡＥ１のレイアウト図である。 本発明を用いた集積回路のチップ構成を示す図である。 低電流モードの比較表である。 各種状態間の状態遷移図である。 スタンバイ制御回路ＳＴＢＹＣの構成例である。 通常動作モードから第２スタンバイモードに遷移する遷移シーケンスである。 第２スタンバイモードから通常動作モードへの復帰する復帰シーケンスである。 本発明の不揮発フリップフロップ（マスタースレーブ型ラッチ）である。 図３９に示された回路の動作波形図である。 本発明の不揮発フリップフロップ（マスタースレーブ型ラッチ）である。 図４１に示された回路の動作波形図である。
符号の説明
ＮＶＦＦ・・・不揮発フリップフロップ、ＩＮＶ・・・インバータ回路、ＮＯＲ・・・ＮＯＲ回路、ＮＡＮＤ・・・ＮＡＮＤ回路、ＥＯＲ・・・排他論理和回路、Ｍ１・・・メタル第１層、Ｍ２・・・メタル第２層、Ｍ３・・・メタル第３層、ＶＩＡ・・・層間配線（スルーホール）、ＶＤＤ・・・高圧側電源、ＶＳＳ・・・接地電源、ＶＳＳＭ・・・仮想接地電源、ＶＤＤＭ・・・仮想高圧側電源、ＶＳＳ＿ＳＩＧ・・・信号配線接地電源、ＳＷ１，ＳＷ２・・・電源スイッチ、ＳＷ１−Ｃ、ＳＷ２−Ｃ・・・電源スイッチ制御信号、ＮＶＣＴＬ・・・不揮発フリップフロップ制御信号線群、Ｄ・・・フリップフロップ入力、Ｑ・・・フリップフロップ出力、ＣＬＫ・・・クロック入力、ＲＳＴＲ、ＲＳＴＲｂ・・・不揮発制御信号、ＳＩ・・・スキャン用入力信号、ＳＯ・・・スキャン用出力信号、ＳＥ・・・スキャンイネーブル信号、ＮＶＣ・・・不揮発回路部、ＣＩＮＶ１、ＣＩＮＶ２，ＣＩＮＶ３・・・クロックトインバータ、ＰＳＷＧＡＴＥ・・・電源スイッチ用ＭＩＳＦＥＴゲート制御信号、ＮＶ、ＮＶｂ・・・不揮発回路の内部ノード、ＧＡＴＥ１，ＧＡＴＥ２・・・ＶＳＳ＿ＳＩＧ発生回路ドライバ制御信号、ＨＶＴＩＮＶ・・・しきい値の大きなインバータ、ＬＶＴＩＮＶ・・・しきい値の小さいインバータ、ＨＶＴＴＭＧ・・・しきい値の大きいトランスミッションゲート、ＬＶＴＴＭＧ・・・しきい値の小さいトランスミッションゲート、ｐｏｌｙ・・・ポリシリコン層、ＶＢＰ・・・Ｐ型ＭＩＳＦＥＴ基板電源、ＶＢＮ・・・Ｎ型ＭＩＳＦＥＴ基板電源、ＳＭＢＬ・・・セル枠シンボル、ＰＬ・・・Ｐ型ＭＩＳＦＥＴ拡散層、ＮＬ・・・Ｎ型ＭＩＳＦＥＴ拡散層、ＮＷ・・・Ｐ型ＭＩＳＦＥＴ用ウエル層、ＰＷ・・・Ｎ型ＭＩＳＦＥＴ用ウエル層、ＤＮＷ・・・３重ウエル用の絶縁用ウエル、ＰＳＵＢ・・・Ｐ型シリコン基板、ＲＣＬＫ・・・外部クロック信号、ＩＣＬＫ・・・内部クロック信号、ＣＰＵ・・・中央処理装置、ＩＰ１，ＩＰ２・・・周辺回路モジュール、ＵＲＡＭ・・・内部メモリ、ＳＴＢＹＣ・・・スタンバイ制御回路、ＳＹＳＢＵＳ・・・システムバス、ＲＳＴ，ＲＳＴ１，ＲＳＴ２・・・リセット信号、ＩＲＱ・・・割込み要求信号、ＩＮＴＲ・・・割込み信号、ＰＲＡ，ＰＲＢ，ＰＲＣ，ＰＲＤ，ＰＲＥ、ＰＲＦ、ＰＲＧ、ＰＲＨ・・・電源リング、ＳＴＢＣＲ・・・スタンバイモード制御レジスタ、ＳＴＢＹ１・・・第１スタンバイモード、ＳＴＢＹ２・・・第２スタンバイモード、ＳＴＢＹ３・・・第３スタンバイモード。

Claims (8)

  1. 複数のフリップフロップと、上記複数のフリップフロップの出力ノードに接続される複数の論理回路と、第１乃至第３電源線とを有する半導体集積回路装置であって、
    上記フリップフロップは、その出力ノードが上記フリップフロップの出力ノードに接続された第１ラッチ回路と、その入力ノードが上記第１ラッチ回路の出力ノードまたは入力ノードに接続された第２ラッチ回路とを有し、
    上記第１ラッチ回路及び上記論理回路の動作電圧は、上記第１及び上記第２電源線により供給され、
    上記第２ラッチ回路の動作電圧は、上記第１及び上記第３電源線により供給され、
    上記第１及び第２電源線は第１の配線幅を有し、
    上記第３電源線は第２の配線幅を有し、
    上記第２ラッチ回路の入力ノードと上記第１ラッチ回路の出力ノードまたは入力ノードとを接続する配線は第３の配線幅を有し、
    上記第１の配線幅と上記第２の配線幅の差は、上記第２の配線幅と上記第３の配線幅の差よりも大きく、
    上記半導体集積回路装置は第１モードと第２モードとをさらに有し、
    上記第１モードにおいて上記論理回路及び上記フリップフロップの動作電圧が供給され、
    上記第２モードにおいて上記論理回路及び上記フリップフロップの上記第１ラッチ回路の動作電圧の供給が停止され、上記フリップフロップの上記第２ラッチ回路の動作電圧の供給が継続される半導体集積回路装置。
  2. 請求項１において、
    上記第１電源線と上記第３電源線との間にソース・ドレイン経路を有する第１ＭＩＳＦＥＴを有し、
    上記第１ＭＩＳＦＥＴは上記第１モードにおいてはオン状態に制御され、上記第１ＭＩＳＦＥＴは上記第２モードにおいてはオフ状態に制御される半導体集積回路装置。
  3. 請求項２において、
    上記第１ラッチ回路及び上記論理回路は第２ＭＩＳＦＥＴを含み、
    上記第２ラッチ回路は第３ＭＩＳＦＥＴを含み、
    上記第３ＭＩＳＦＥＴのしきい値電圧の絶対値は上記第２ＭＩＳＦＥＴのしきい値電圧の絶対値よりも大きい半導体集積回路装置。
  4. 請求項３において、
    上記第１ＭＩＳＦＥＴのしきい値電圧の絶対値は上記第３ＭＩＳＦＥＴのしきい値電圧よりも大きい半導体集積回路装置。
  5. 請求項１において、
    上記第２ラッチ回路と上記第２電源線とを接続する第４ＭＩＳＦＥＴを有し、
    上記第１モードにおいて上記第４ＭＩＳＦＥＴがオンとなり、上記第２モードにおいて上記第４ＭＩＳＦＥＴがオフとなる半導体集積回路装置。
  6. 請求項５において、
    上記第２ラッチ回路と上記第３電源線とを接続する第５ＭＩＳＦＥＴを有し、
    上記第１モードにおいて上記第５ＭＩＳＦＥＴがオフとなり、上記第２モードにおいて上記第５ＭＩＳＦＥＴがオンとなる半導体集積回路装置。
  7. 請求項１において、
    上記第２モードにおいて上記第２ラッチ回路に供給される動作電圧は、上記第１モードにおいて上記第２ラッチ回路に供給される動作電圧よりも低くされる半導体集積回路装置。
  8. 請求項１において、
    上記第２ラッチ回路は容量素子を有する半導体集積回路装置。
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