JP2009070939A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の消費電力を低減する。
【解決手段】それぞれ入力されたクロック信号に同期動作する複数の機能ブロック（ＦＢ１＿１，ＦＢ２＿１〜ＦＢ２＿３０，ＦＢ３＿１〜ＦＢ３＿１０）と、上記機能ブロックに供給されるクロック信号を生成可能なクロック生成部（ＰＬＬ）とを設ける。上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファ（ＤＣＬ１〜ＤＣＬ３）と、上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路（ＢＡＣ１〜ＢＡＣ３）とを設ける。上記制御回路により、上記クロックバッファのしきい値電圧を変化させ、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整することで、クロックスキュー調整のためのクロックバッファ数の低減を図り、半導体集積回路の消費電力を低減させる。
【選択図】図１

Description

本発明は、半導体集積回路、さらにはそれにおける消費電力の低減化技術に関する。

近年、ＬＳＩの集積度が向上し、チップ上に搭載される機能ブロック数が数百となり、またクロック種が数十種類に及び、適切なクロック分配が重要となっている。ＬＳＩでは、機能ブロックごとに使用するクロックが異なるため、各クロックで駆動する論理規模が異なる。各クロックが機能ブロック内のフリップフロップに最適な駆動力で到達するために、負荷調整のためのクロックツリーが構成される。クロック信号を駆動する論理規模の大小により、クロックツリーの大小が異なる。

同期式設計では、クロック信号はＬＳＩの各フリップフリップに同時に到達することが望ましい。実際には、クロックツリーの大小による伝播遅延時間の差や、配置による配線容量の差や製造上のばらつきによって、クロック相互間のタイミングのずれが生じる。これをクロックスキューと呼ぶ。そこのクロックスキューの大きさによっては回路の誤動作の要因となる場合がある。

クロックスキューは、クロック間や同一クロックでもモジュール間、モジュール内で生じる。クロックスキューの対策の一つとして、負荷調整のためにバッファを挿入する方法がある。

ところで、ＬＳＩに内蔵されるマイクロプロセッサや機能ブロックの高速化と低電力化を両立する回路技術として、特許文献１のように基板に電圧を印加する基板バイアスにより、ＭＯＳトランジスタのしきい値電圧を制御する方法が知られている。しきい値電圧が高いと、リーク電流を下げることができるが、ＭＯＳトランジスタの駆動力が落ちる。逆に、しきい値電圧が低いと、ＭＯＳトランジスタの駆動力が増加する反面、リーク電流が増加する。そこで、ＬＳＩ動作時にはＭＯＳトランジスタのしきい値電圧を低くして高速化し、待機時にはＭＯＳトランジスタのしきい値電圧を高くしてリーク電流を低減する。

また、トランジスタの動作状態に応じて、バックゲートに印加する電圧を変化させる技術がある。例えば、特許文献２のように液晶表示装置の画素を構成する薄膜トランジスタの下層部に、絶縁膜で覆われた導電性の遮光層を形成しこれをバックゲートとし、このバックゲートに電圧を印加することで薄膜トランジスタの駆動力を変え、信号電圧を画素に書き込む時には駆動力を高め、書込み後はリーク電流を抑える。

特許文献３にはＳＯＩ（シリコン・オン・インシュレータ）構造でバックゲートに印加する電圧を変化させる技術が示される。完全空乏（ＦＤ）型のＳＯＩ構造において、その埋め込み酸化膜（ＢＯＸ）層が薄い（例えば、３０ｎｍ以下）ことを特徴としたトランジスタを用いる。これにより、このＢＯＸ層をゲート絶縁膜と見立てたバックゲートを駆動して、動作時には、ＭＯＳトランジスタの駆動能力を高めて高速性を実現でき、また待機時には、バックゲートを逆極性に駆動することによってリーク電流を抑えることができる。

特開２０００−３３９０４７号公報 特開２０００−１３１７１８号公報 特開２００７−４２７３０号公報

上述のように、クロックスキュー調整のため、モジュール間、モジュール内部のクロックの負荷調整のために、クロックバッファが多数挿入される。しかしながら、挿入されたクロックバッファは、消費電力の観点では無駄であり、このクロックバッファ数を減少させれば、その分、半導体集積回路の消費電力を低減することができる。

例えば完全空乏（ＦＤ）型のＳＯＩでバックゲートを制御すると、トランジスタの駆動力を容易に変えることができるから、この特性を用いれば、クロックツリーの遅延時間を制御可能となり、クロックスキュー調整のためのクロックバッファ数の低減が可能となることが、本願発明者によって見いだされた。

本発明の目的は、クロックスキュー調整のためのクロックバッファ数を低減させることで半導体集積回路の消費電力を低減するための技術を提供することにある。

本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、それぞれ入力されたクロック信号に同期動作する複数の機能ブロックと、上記機能ブロックに供給されるクロック信号を生成可能なクロック生成部とを設ける。上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファと、上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路とを設ける。上記制御回路により、上記クロックバッファのしきい値電圧を変化させ、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整することで、クロックスキュー調整のためのクロックバッファ数の低減を図り、半導体集積回路の消費電力の低減を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、クロックスキュー調整のためのクロックバッファ数を低減させることで半導体集積回路の消費電力を低減するための技術を提供することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路（１００）は、それぞれ入力されたクロック信号に同期動作する複数の機能ブロック（ＦＢ１＿１，ＦＢ２＿１〜ＦＢ２＿３０，ＦＢ３＿１〜ＦＢ３＿１０）と、上記機能ブロックに供給されるクロック信号を分周、生成可能なクロック生成部（ＰＬＬ）とが設けられる。また、上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファ（ＤＣＬ１〜ＤＣＬ３）と、上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路（ＢＡＣ１〜ＢＡＣ３）とが設けられる。

〔２〕上記複数の機能ブロックに供給されるクロック信号間のスキュー調整情報を設定可能なレジスタ（ＢＲＥG）を設けることができる。この場合において上記制御回路は、上記レジスタの設定情報に従って上記クロックバッファのしきい値電圧を変化させるように構成することができる。

〔３〕本発明の別の観点の半導体集積回路（１００）において、機能ブロック（ＦＢ１）は、上記クロック生成部で生成されたクロック信号を上記機能ブロック内の各部に供給するためのクロックバッファ（ＤＣＬ１〜ＤＣＬ３）と、上記クロックバッファのしきい値電圧を変化させることで、上記機能ブロック内の各部に供給されるクロック信号間のスキューを調整可能な制御回路（ＢＡＣ１〜ＢＡＣ３）とを含む。

〔４〕上記機能ブロック内の各部に供給されるクロック信号間のスキュー調整情報を設定可能なレジスタ（ＢＲＥＧ）を設けることができる。このとき、上記制御回路は、上記レジスタの設定情報に従って上記クロックバッファのしきい値電圧を変化させるように構成することができる。

〔５〕上記機能ブロック内の各部に対してクロック信号を選択的に供給可能なクロックゲーティングセル（ＧＣＫ１〜ＧＣＫ３）と、上記クロックゲーティングセルを制御可能なクロックゲーティングコントローラ（ＣＴＬ）とを設けることができる。

〔６〕上記レジスタは、バス（ＢＵＳ）に結合され、上記バスを介して上記スキュー調整情報の書き換えが可能とされる。

〔７〕上記制御回路及び上記クロックバッファは、完全空乏型ＳＯＩ・ＭＯＳトランジスタを含んで構成することができる。

〔８〕上記完全空乏型ＳＯＩ・ＭＯＳトランジスタは、半導体基板（ｐ−ｓｕｂ）上に埋め込み酸化膜（ＵＴＢ）を介して形成された半導体層を含む。上記半導体層には、上記半導体層の厚さを有するソース領域およびドレイン領域が形成され、上記ソース領域およびドレイン領域に挟まれるようにチャネル領域が形成される。そして、上記チャネル領域の第１主面側に形成された第１ゲート（Ｇ）と、上記埋め込み酸化膜の下面に接して形成された導電層による第２ゲート（ＢＧ）とが設けられ、上記半導体層の周囲を囲むように上記半導体基板に形成された絶縁領域（ＳＴＩ）が設けられる。

〔９〕上記制御回路は、上記完全空乏型ＳＯＩ・ＭＯＳトランジスタにおける上記第１ゲートが上記第２ゲートに電気的に接続される。

〔１０〕上記クロックバッファは、上記完全空乏型ＳＯＩ・ＭＯＳトランジスタにおける上記第１ゲート及び上記第２ゲートが互いに独立に制御可能にされ、上記第１ゲートには、上記クロック信号が供給され、上記第２ゲートには、上記制御回路の出力信号が供給される。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

＜第１実施形態＞
図１には本発明に係る半導体集積回路の一例とされるマイクロプロセッサの要部が示される。同図に示されるマイクロプロセッサ１００は、特に制限されないが、完全空乏（ＦＤ）型のＳＯＩデバイスによって形成された半導体集積回路技術によって、単結晶シリコン基板のような１個の半導体基板に形成される。完全空乏型のＳＯＩデバイスのバックゲート制御により、挿入するクロックバッファの数の低減が図られている。

図１に示されるマイクロプロセッサ１００は、クロック信号の分周、生成を行うクロック生成部ＰＬＬ、バックゲート制御レジスタＢＲＥＧ、バックゲート制御回路ＢＡＣ１〜３、バックゲート制御回路ＢＡＣ１〜３にレジスタ保持情報を供給するためのＯＲ（オア）回路、バックゲート制御対象とされるクロックバッファＤＣＬ１〜３、クロックバッファの駆動回路ＰＦＣ１〜３、クロック信号ｃｌｋ＿ａで駆動される機能ブロックＦＢ１＿１、クロック信号ｃｌｋ＿ｂで駆動される機能ブロックＦＢ２＿１〜ＦＢ２＿３０、クロック信号ｃｌｋ＿ｃで駆動される機能ブロックＦＢ３＿１〜ＦＢ３＿１０、機能ブロックとバックゲート制御レジスタを接続するバスＢＵＳから構成される。上記クロックバッファＤＣＬ１〜３は、伝達されたクロック信号をバッファリングするためのクロックバッファを含んで成る。

この例では、３種のクロック信号ｃｌｋ＿ａ、ｃｌｋ＿ｂ、ｃｌｋ＿ｃがそれぞれ１個、３０個、１０個の機能ブロックを駆動する。駆動する機能ブロックの数が異なるため、クロックツリーの大きさは負荷調整のためにそれぞれ異なり、ｃｌｋ＿ｂ、ｃｌｋ＿ｃ、ｃｌｋ＿ａの順となる。

バックゲート制御レジスタＢＲＥＧは、クロックビットとして３ビットのａ、ｂ、ｃ、スタンバイビットとして1ビットのｓｔｂｙを持つ。各ビットが論理値“１”のとき、バックゲート制御がオン、論理値“０”のとき、バックゲート制御はオフとなる。スタンバイはチップ一括のクロック停止を行うよう接続された例であるが、クロック種のビットと論理和をとることにより、スタンバイ時は全てのクロックでバックゲート制御がオンとなる。スタンバイのとき、部分的にクロック停止を行ってもよい。このとき、停止されない部分にＯＲゲートは挿入されない。後述するが、バックゲート制御がオンのとき、しきい値電圧が高くなり、リーク電流が低減される。

図９には、クロックスキュー調整の流れが示される。

クロックスキュー調整のために、動作時はバックゲート制御レジスタＢＲＥＧのクロックビットを変更する。動作時はチップの起動時を含む。例えば、図１のようにバックゲート制御レジスタＢＲＥＧに、クロックスキュー調整のために、スタンバイビットｓｔｂｙ、クロックｃ，ｂには論理値“０”がライトされ、クロックａには論理値“１”がライトされる。クロックバッファＤＣＬ１がバックゲート制御によるしきい値電圧上昇によりゲートの伝播時間が長くなり、他のクロックｃとｂとスキューが合うようにクロックツリー設計時に調整されている。

図９に示されるように、スタンバイ時には、バックゲート制御レジスタＢＲＥＧのスタンバイビットｓｔｂｙに論理値“１”がライトされる。他のビットはドントケアとなる。待機時には、クロックは停止されるため、クロックスキューがあっても構わない。そこで、クロックバッファＤＣＬ１〜３がバックゲート制御によるしきい値電圧上昇により、すべて低リークの状態となり、リーク電流が低減される。

このように、バックゲート制御レジスタＢＲＥＧへの設定情報をソフトウェア的に設定し、クロックスキューの調整とリーク電流低減による低電力化を行うことができる。バックゲート制御レジスタＢＲＥＧへの設定情報をソフトウェア的な設定は、上記複数の機能ブロックに含まれるＣＰＵ（中央処理装置）によって行うことができる。

尚、図１では、各機能ブロックＦＢが単一クロックで駆動されるように記載しているが、複数のクロックで駆動されても構わない。図１並びに図９では、チップ同士での差異はなかった。今後、微細化が進むに従って、チップ同士のばらつきが増加するため、このばらつきに伴うクロックスキューの微調整にも使用できる。図１のバック制御レジスタＢＲＥＧをシリコンのフューズで構成し、フューズでON、OFFを決定することで、チップ単位での調整も可能となる。但し、クロックスキューが合っているかを調べるため、図１にクロックスキュー検出回路が別途必要となる。

図３には、図１における主要部の構成例が示される。

ＤＣＬ１は、クロックバッファの置かれる論理回路ブロックで、ＢＡＣ１はＤＣＬ１のバックゲートを制御する回路であり、ＰＦＣ１は負荷の大きな出力端子ＢＯ１を駆動する回路である。

ＤＣＬ１は、ここでは例としてインバータ回路２段の構造で、このブロックへの入力がＢＩ１であり、出力がＣＯ１である。電源電圧がＶＣＣであり、接地電圧がＶＳＣである。Ｃ２１とＣ２２がインバータ回路であり、Ｃ２１の入力がＢＩ１であり、Ｃ２１の出力が、Ｃ２２の入力となっており、Ｃ２２の出力がＣＯ１となっている。このＤＣＬ１において、論理回路を構成するＣＭＯＳトランジスタは、そのバックゲートを外部（この論理回路ブロック以外から）から制御できるようになっている。この例では、回路Ｃ２１とＣ２２において、そのｐチャネル型ＭＯＳトランジスタトランジスタのバックゲートは纏められてＢＧＰとなっており、また、ｎチャネル型ＭＯＳトランジスタのバックゲートは纏められてＢＧＮとなっている。これによって、この論理回路ブロックの動作状態に応じて、バックゲートの電圧を変化させることができる。バックゲート電圧を変化させることによって、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタではそのしきい値電圧を変化させることができる。このためＢＧＰとＢＧＮに発生する信号電圧を変化させることによって、ＤＣＬの論理ブロックが低速動作のとき、バックゲート電圧を変化させてしきい値電圧を高い状態を作り出しリーク電流を減少させ、反対に高速動作時にはバックゲート電圧を変化させてしきい値電圧を低い状態を作り出してオン電流を大きくし大きな駆動電流を得ることができる。

ＢＡＣ１はこのＢＧＰとＢＧＮを発生させる回路であり、ここでは、ゲートとバックゲートを直接接続したインバータ２段で構成したＣ１としている。電源電圧がＶＣＡであり、接地電圧がＶＳＡである。ＢＡ１が入力信号であり、この信号により、ＢＧＰ及びＢＧＮが切り替わり、これによってＤＣＬ１に含まれるｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのしきい値電圧の状態を変えることができる。

ＰＦＣ１は、論理回路ブロックＤＣＬ１の出力ＣＯ１を受けて、長い配線など負荷の重い端子であるＢＯ１を駆動するための回路である。この図では、ゲートとバックゲートを直接接続したインバータ２段で構成したＣ３１、Ｃ３２としているが、ＢＯ１の負荷の大きさに応じて段数は変わる。電源電圧がＶＣＯであり、接地電圧がＶＳＯである。

この３つの部品において、電源電圧ＶＣＡ、ＶＣＣ、ＶＣＯの電位は、同じでも良いし異なっていても良い。同じ電位の場合でも、実際のＬＳＩチップのレイアウトでは、外部電源と接続されたパッドから、ＶＣＡ、ＶＣＣ、ＶＣＯについて独立に電源配線を準備する場合もある。ＶＣＡ、ＶＣＣ、ＶＣＯは、例えば１Ｖである。また、ＶＳＡとＶＳＣとＶＳＯは接地電圧としたが、各々これとは異なる電圧でも良い。負電圧も取りえる。

ＤＣＬ１の中のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのしきい値電圧の状態を変えることができるため、ＤＣＬ１の動作状態に応じて、ＤＣＬ１の中のしきい値電圧を選択することができる。これによって、高速化が必要な時には、しきい値電圧を絶対値で低く設定し、低速で良い場合や待機状態ではしきい値電圧を高く設定しリーク電流を低く抑えることができる。

ＤＣＬ１の中のｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのしきい値電圧の状態を変えることができるため、ＤＣＬ１の動作状態に応じて、ＤＣＬ１の中のしきい値電圧を選択することができる。これによって、高速化が必要な時には、しきい値電圧を絶対値で低く設定し、低速で良い場合や待機状態ではしきい値電圧を高く設定しリーク電流を低く抑えることができる。このようにして高速化と低電力化を達成することができる。

図４には、図３に示される構成の動作タイミングが示される。

ＢＡ１は、ＤＣＬ１の状態を変えることを起動する信号であり、ＢＧＰとＢＧＮは、ＢＡ１によって発生されたＤＣＬ１への制御信号である。ＢＩ１は、論理回路ブロックＤＣＬ１への入力信号であり、ＢＯ１は、ＤＣＬ１の出力ＣＯ１をＰＦＣにて電流増幅した信号である。ここでは、ＤＣＬが低速のときのＢＡ１の電圧レベルが高電圧レベルのＶＣＡであり、ＤＣＬ１が高速のときのＢＡ１の電圧レベルが低電圧レベルのＶＳＡとする。

時刻ｔ０で、ＤＣＬ１を高速動作させるために、まず、ＢＡ１をＶＣＡのレベルからＶＳＡのレベルに切り替える。これによって、ＢＡＣ１では２段のインバータによって、ＢＧＰとＢＧＮの信号が切り替わる。ＤＣＬ１のｐチャネル型ＭＯＳトランジスタのバックゲートを制御するＢＧＰでは、高レベルＶＣＡから低レベルＶＳＡに切り替わり、ｎチャネル型ＭＯＳトランジスタのバックゲートを制御するＢＧＮでは、低レベルＶＳＡから高レベルＶＣＡに切り替わる。これにより、ＤＣＬ内では、ｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタ両方のしきい値電圧は低くなり、高速動作が可能な状態となる。ＢＩ１の信号に応答してＤＣＬ１にて論理動作が行われる。図３に示される例では、この論理動作はインバータ２段からなっている。これは説明を簡単にするためであり、他の論理回路でも良く、また入力Ｂｌ１は複数あっても良い。この論理動作の結果が、図３のＣＯ１に出力され、これは出力バッファであるＰＦＣ１にて駆動力を高めＢＯ１の出力となる。

時刻ｔ１で、ＤＣＬ１を低速動作させるために、ＢＡ１を高電圧レベルのＶＣＡに切り替える。これにより、ＢＡＣ１では２段のインバータによって、ＢＧＰはＶＣＡの電圧レベルとなっており、ＢＧＮはＶＳＡの電圧レベルとなっている。このとき、ＤＣＬ１内のｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタのバックゲートに入力され、ｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタの両方のＭＯＳトランジスタにおいては、しきい値電圧が高い状態となり、低速動作かつリーク電流を低く抑えることができる。

図５には、上記ｐチャネル型ＭＯＳトランジスタの構造が示される。同図（Ａ）には上記ｐチャネル型ＭＯＳトランジスタの回路シンボルが示され、同図（Ｂ）には、上記ｐチャネル型ＭＯＳトランジスタの断面が示される。

ｐ−ｓｕｂは基板でありその端子がＳＢ、ＳＴＩは溝堀型絶縁領域（トレンチアイソレーション領域）、ＵＴＢは埋め込み酸化膜である。ＵＴＢの厚さは、例えば１０〜２０ｎｍである。このＵＴＢの上に、ＭＯＳトランジスタが形成される。Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子であり、これらは、シリサイドＳＣを介して、ｐ＋領域（ソース）、ｎ領域（チャネル形成領域）、ｐ＋領域（ドレイン）に接続されている。この厚みは、例えば２０nm程である。ゲートのＳＣとｎ領域の間には酸化膜ＯＸがあり、いわゆるＭＯＳ構造となっている。この酸化膜は、酸化ハフニウムのようないわゆるＨｉｇｈ−ｋ膜の場合もある。なお、ゲートはシリサイドで構成しているが、これは例えばＮｉＳｉである。他の金属材料も考えられる。ＵＴＢ下にはｎ領域があり、これは端子ＢＧと接続されている。よって、ＢＧはＵＴＢを絶縁膜として、ｎ領域とキャパシタを介した形で接続されている。これは、このＵＴＢを第２のゲート酸化膜と見立てると、ＭＯＳ構造の背面に第２のゲートが存在する構造となっている。よって、このゲートをバックゲート呼ぶことにする。図３に示されるＭＯＳトランジスタはこの構造が採用される。ＢＧが接続するｎ領域と、ｐ領域であるＳＢが接続するｐ−ｓｕｂとの電圧差が順方向にならないよう、ｐ−ｓｕｂの電位を与えておけば、この範囲内でＢＧに電圧を印加することができ、ＵＴＢの上部のＭＯＳのしきい値を変えることができる。このような構造において、チャネル形成領域が上記例の２０nm程厚さであると、ソースとドレインにはさまれたゲート下の半導体領域（チャネル領域）は、完全に空乏化している。このような、絶縁膜ＵＴＢの上に完全空乏化したチャネル領域を有する構造は、ＵＴＢの厚さを限定しない時、一般にはＦＤ−ＳＯＩ構造と呼ばれる。

図６には、ｎチャネル型ＭＯＳトランジスタの構造が示される。同図（Ａ）には上記ｎチャネル型ＭＯＳトランジスタの回路シンボルが示され、同図（Ｂ）には、上記ｎチャネル型ＭＯＳトランジスタの断面が示される。

図５に示されるｐチャネル型ＭＯＳトランジスタの構造においてp型とｎ型を入れ替えた場合と共通部分が多いため、この部分の説明は省略するが、ＵＴＢの上にＭＯＳを構成し、シリサイドで構成したゲートと、ｎ＋領域とシリサイドで構成したソース及びドレインとから成る。この図６の例では、ＢＧが接続されたｐ領域と、濃度は一般的により薄いが同じくp領域であるｐ−ｓｕｂ（端子はＳＢ）との間に、ｎ領域を設けて端子ＴＷで制御できるようにしている。これは、ＢＧが接続されたｐ領域と、同じp領域であるｐ−ｓｕｂとを電気的に分離するためである。バックゲートが接続される端子ＢＧの電位は変化されるため、これらの電位がバックゲートに印加されても、ｐ−ｓｕｂ（ＳＢ）との電気的な分離がＰＮ接合の逆電位で実現されるような電位をＴＷから与えることができる。

以上、図５のｐチャネル型ＭＯＳトランジスタと図６のｎチャネル型ＭＯＳトランジスタとを分けて図示したが、実際は同じｐ−ｓｕｂの中に、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとが形成される。

尚、ＢＡＣ２，ＢＡＣ３は、ＢＡＣ１と同様に構成され、ＤＣＬ２，ＤＣＬ３は、ＤＣＬ１と同様に構成され、ＰＦＣ２，ＰＦＣ３は、ＰＦＣ１と同様に構成される。

図２には、上記半導体集積回路の比較対象とされる回路が示される。

ここでは、クロック間でのクロックスキュー削減のため、機能ブロックＦＢの入力クロックのタイミングを揃えるためにクロックバッファＣＢＵＦを３種のクロックで同じ構成とした。クロック信号ｃｌｋ＿ａ、ｃｌｋ＿ｂ、ｃｌｋ＿ｃで接続されるＩＰ数が１、３０、１０と異なるため、ＩＰ数が少ないクロック信号ｃｌｋ＿ａでは電力消費の観点では、多くの無駄なクロックバッファが挿入されていることになる。モジュール内部も同様にクロックの負荷調整のために、クロックバッファが多数挿入される。

これに対して図１に示されるマイクロコンピュータは、完全空乏（ＦＤ）型のＳＯＩ構造のデバイスのマイクロプロセッサ１００において、クロックツリー部のバックゲート制御を、ＣＰＵにより設定し、クロックスキューを調整するために挿入するクロックバッファの数を最小化することで、低電力化に寄与する。クロックスキュー調整のために挿入されるクロックバッファ数を削減できるため、動作時の電力を減少することができる。待機時はクロックツリーを低速かつ低リーク状態とするため、リーク電力を減少することができる。

＜第２実施形態＞
図７には、上記マイクロプロセッサ１００の別の構成例が示される。

ここでは、機能ブロック内部のクロックスキュー調整にＦＤ−ＳＯＩデバイスでバックゲート制御が行われる場合が示される。図１に示される構成では、機能ブロック内部のクロックスキューが合っていることが前提とされたが、図７に示される構成では、機能ブロックＦＢ１内でもバックゲート制御を行うことで、クロックスキュー調整のための無駄なバッファを削減することができる。機能ブロックＦＢ１のクロック種として例えば３種のｃｌｋ１、ｃｌｋ２、ｃｌｋ３があり、それぞれのクロックで駆動される論理規模が異なる場合を示す。駆動される論理規模が大きいとは、駆動されるフリップフロップの数が大きい、すなわちクロックの駆動負荷が大きいと考えてよい。駆動される論理規模の大きい順に、ｃｌｋ２、ｃｌｋ３、ｃｌｋ１である。バックゲート制御レジスタＢＲＥＧに機能ブロックＦＢ１のクロックのビットを設けておく。クロックツリーは負荷を考慮してレイアウト段階で実装され、負荷の小さいクロック信号（ここではｃｌｋ１）は、バックゲート制御をオンとし、低速の状態でスキューが調整される。これにより、負荷の小さいクロック信号（ｃｌｋ１）にスキュー調整用の余計なバッファの挿入を低減することができる。動作時は、クロックスキューが調整されたときと同じバックゲート制御の状態、すなわちバックゲート制御レジスタＢＲＥＧのｓｔｂｙビット０、ｃｌｋ３ビット０、ｃｌｋ２ビット０、ｃｌｋ１ビット１を設定する。待機時は、動作を行わないのでクロックスキュー調整が不要なため、バックゲート制御レジスタのｓｔｂｙビットが１（他のビットはドントケア）とし、クロックツリーを低リークの状態とする。機能ブロック内のバックゲート制御により、クロックスキュー調整のための無駄なバッファを削減することができることと、待機時にクロックツリー部のリーク電流を削減することができる。

＜第３実施形態＞
図８には、上記マイクロプロセッサ１００の別の構成例が示される。

図８に示される構成例では、単一クロック信号が取り込まれ、クロックゲーティングによるクロックツリーが分割されている。ここでクロックゲーティングとは、クロックが不要な論理の一部、あるいはサブブロックを制御信号によりクロックを停止する、クロックの低電力化の一手法である。図８では、機能ブロックに単一クロック信号ｃｌｋ１が供給されており、機能ブロック内の制御部（ＣＴＬ）からの３つの制御信号（ｃｔｌ１、ｃｔｌ２、ｃｔｌ３）によりクロックゲーティングが行われる。クロックゲーティングは制御信号に対し、それぞれグリッジを防ぐための制御信号用ラッチとAND（アンド）ゲートからなるクロックゲーティングセルＧＣＫ１、ＧＣＫ２、ＧＣＫ３によりクロック信号が制御される。機能ブロックＦＢ１のクロック種として例えば３種のゲーティングされたクロックｇｃｌｋ１、ｇｃｌｋ２、ｇｃｌｋ３があり、それぞれのクロック信号で駆動される論理規模は異なる。ｇｃｌｋ２、ｇｃｌｋ３、ｇｃｌｋ１の順に駆動される論理規模の大きい。駆動される論理規模が大きいとは、駆動されるフリップフロップの数が大きい、すなわちクロックの駆動負荷が大きいと考えてよい。バックゲート制御レジスタＢＲＥＧには、スタンバイビットを設けておく。ゲーティングの制御信号は論理作成に依存するので、レジスタ上にはビットを設けない。クロックツリーは負荷を考慮してレイアウト段階で実装され、負荷の小さいクロック信号（ここではｇｃｌｋ１）は、バックゲート制御をオンとし、低速の状態でスキューが調整される。これにより、負荷の小さいクロック（ｇｃｌｋ１）にスキュー調整用の余計なバッファの挿入を低減することができる。動作時は、常にクロックスキューが調整されたときと同じバックゲート制御の状態になる。待機時は、動作を行わないのでクロックスキュー調整が不要なため、バックゲート制御レジスタのｓｔｂｙビットが論理値“１”（他のビットはドントケア）とし、クロックツリーを低リークの状態とする。機能ブロック内のバックゲート制御により、クロックスキュー調整のための無駄なバッファを削減することができることと、待機時にクロックツリー部のリーク電流を削減することができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用したが、本発明はそれに限定されるものではなく、各種半導体集積回路に適用することができる。

本発明は、少なくともクロック信号に同期動作する機能ブロックを含むことを条件に適用することができる。

本発明にかかる半導体集積回路の一例とされるマイクロプロセッサの構成例ブロック図である。 上記マイクロプロセッサの比較対象とされる回路の構成例ブロック図である。 図１に示されるマイクロプロセッサにおける主要部の構成例回路図である。 図１に示されるマイクロプロセッサにおける主要部の動作タイミング図である。 図１に示されるマイクロプロセッサにおける主要部に使用されるｐチャネル型ＭＯＳトランジスタの構造説明図である。 図１に示されるマイクロプロセッサにおける主要部に使用されるｎチャネル型ＭＯＳトランジスタの構造説明図である。 本発明にかかる半導体集積回路の一例とされるマイクロプロセッサの別の構成例ブロック図である。 本発明にかかる半導体集積回路の一例とされるマイクロプロセッサの別の構成例ブロック図である。 上記マイクロプロセッサの主要部におけるクロックスキュー調整のフローチャートである。

符号の説明

１００ マイクロプロセッサ
ＢＵＳ バス
ＢＲＥＧ バックゲート制御レジスタ
ＯＲ ＯＲゲート
ＰＬＬ クロック生成部
ＦＢ 機能ブロック
ＣＢＵＦ クロックバッファ
ＢＧＰ ｐチャネル型ＭＯＳトランジスタバックゲート制御信号
ＢＧＮ ｎチャネル型ＭＯＳトランジスタバックゲート制御信号
ＶＣＡ、ＶＣＣ、ＶＣＯ 電源電圧
ＶＳＡ、ＶＳＣ、ＶＳＯ 接地電圧
ＤＣＬ１、ＤＣＬ２、ＤＣＬ３ クロックバッファ
ＢＡＣ バックゲート制御信号発生回路ブロック
ＰＦＣ クロックバッファの駆動回路
ＵＴＢ 埋め込み酸化膜
ＯＸ ゲート酸化膜
ＳＴＩ 溝堀型絶縁領域
ＳＵＢ サブブロック
ＦＦ フリップフロップ
ＧＣＫ クロックゲーティングセル
ＣＴＬ クロックゲーティングコントローラ

Claims (10)

1. それぞれ入力されたクロック信号に同期動作する複数の機能ブロックと、
   上記機能ブロックに供給されるクロック信号を生成可能なクロック生成部と、
   上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファと、
   上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路と、を含む半導体集積回路。
2. 上記複数の機能ブロックに供給されるクロック信号間のスキュー調整情報を設定可能なレジスタを含み、
   上記制御回路は、上記レジスタの設定情報に従って上記クロックバッファのしきい値電圧を変化させる請求項１記載の半導体集積回路。
3. それぞれ入力されたクロック信号に同期動作する機能ブロックを含み、
   上記機能ブロックは、上記クロック生成部で生成されたクロック信号を上記機能ブロック内の各部に供給するためのクロックバッファと、
   上記クロックバッファのしきい値電圧を変化させることで、上記機能ブロック内の各部に供給されるクロック信号間のスキューを調整可能な制御回路と、を含む半導体集積回路。
4. 上記機能ブロック内の各部に供給されるクロック信号間のスキュー調整情報を設定可能なレジスタを含み、
   上記制御回路は、上記レジスタの設定情報に従って上記クロックバッファのしきい値電圧を変化させる請求項３記載の半導体集積回路。
5. 上記機能ブロック内の各部に対して、クロック信号を選択的に供給可能なクロックゲーティングセルと、
   上記クロックゲーティングセルを制御可能なクロックゲーティングコントローラと、を含む請求項３記載の半導体集積回路。
6. 上記レジスタは、バスに結合され、上記バスを介して上記スキュー調整情報の書き換えが可能とされる請求項１又は３記載の半導体集積回路。
7. 上記制御回路及び上記クロックバッファは、完全空乏型ＳＯＩ・ＭＯＳトランジスタを含んで成る請求項１又は３記載の半導体集積回路。
8. 上記完全空乏型ＳＯＩ・ＭＯＳトランジスタは、半導体基板上に埋め込み酸化膜を介して形成された半導体層と、
   上記半導体層に形成され、上記半導体層の厚さを有するソース領域およびドレイン領域と、
   上記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、
   上記チャネル領域の第１主面側に形成された第１ゲートと、
   上記埋め込み酸化膜の下面に接して形成された導電層による第２ゲートと、
   上記半導体層の周囲を囲むように上記半導体基板に形成された絶縁領域と、を含んで成る
   請求項７記載の半導体集積回路。
9. 上記制御回路は、上記完全空乏型ＳＯＩ・ＭＯＳトランジスタにおける上記第１ゲートが上記第２ゲートに電気的に接続されて成る請求項８記載の半導体集積回路。
10. 上記クロックバッファは、上記完全空乏型ＳＯＩ・ＭＯＳトランジスタにおける上記第１ゲート及び上記第２ゲートが互いに独立に制御可能にされ、
    上記第１ゲートには、上記クロック信号が供給され、上記第２ゲートには、上記制御回路の出力信号が供給される請求項８記載の半導体集積回路。

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