JP2000332598A - ランダムロジック回路 - Google Patents
ランダムロジック回路Info
- Publication number
- JP2000332598A JP2000332598A JP11135088A JP13508899A JP2000332598A JP 2000332598 A JP2000332598 A JP 2000332598A JP 11135088 A JP11135088 A JP 11135088A JP 13508899 A JP13508899 A JP 13508899A JP 2000332598 A JP2000332598 A JP 2000332598A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- logic circuit
- supplied
- sleep mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 スリープモード時におけるサブスレッショル
ドリーク電流を防止したランダムロジック回路を得る。 【解決手段】 データを入力する入力部４０〜４３と、
入力部４０〜４３から出力されたデータを受け取り、保
持して、出力する第１のラッチ部４４〜４９と、第１の
ラッチ部４４〜４９から出力されたデータを受け取り、
保持して、出力する第２のラッチ部５１〜５６と、第２
のラッチ部５１〜５６から出力されたデータを受け取
り、ロジック回路に出力する出力部５７〜５８と、スリ
ープモード時に、第１のラッチ部４４〜４９と第２のラ
ッチ部５１〜５６との間で発生するサブスレッショルド
リーク電流を防止するためのサブスレッショルドリーク
電流防止回路５０とを備えたものである。
ドリーク電流を防止したランダムロジック回路を得る。 【解決手段】 データを入力する入力部４０〜４３と、
入力部４０〜４３から出力されたデータを受け取り、保
持して、出力する第１のラッチ部４４〜４９と、第１の
ラッチ部４４〜４９から出力されたデータを受け取り、
保持して、出力する第２のラッチ部５１〜５６と、第２
のラッチ部５１〜５６から出力されたデータを受け取
り、ロジック回路に出力する出力部５７〜５８と、スリ
ープモード時に、第１のラッチ部４４〜４９と第２のラ
ッチ部５１〜５６との間で発生するサブスレッショルド
リーク電流を防止するためのサブスレッショルドリーク
電流防止回路５０とを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ランダムロジッ
ク回路に関し、特に、スリープモード時におけるサブス
レッショルドリーク電流を防止したランダムロジック回
路に関するものである。
ク回路に関し、特に、スリープモード時におけるサブス
レッショルドリーク電流を防止したランダムロジック回
路に関するものである。
【０００２】
【従来の技術】近年のＬＳＩでは、動作電源電圧の低減
化が進められており、このＬＳＩを動作させるために、
ＬＳＩの内部回路を構成するトランジスタのしきい値電
圧を低下させる技術が使用されている。しかしながら、
トランジスタのしきい値電圧の低下に伴い、サブスレッ
ショルドリーク電流が増大するので、それを如何に防止
させるかが重要となってきている。
化が進められており、このＬＳＩを動作させるために、
ＬＳＩの内部回路を構成するトランジスタのしきい値電
圧を低下させる技術が使用されている。しかしながら、
トランジスタのしきい値電圧の低下に伴い、サブスレッ
ショルドリーク電流が増大するので、それを如何に防止
させるかが重要となってきている。
【０００３】半導体メモリにおいては、スタンバイサイ
クル時に、内部回路におけるサブスレッショルドリーク
電流を低減させるために、階層電源システムという技術
が開発されている。図１０は、階層システムを示した図
である。複数段接続されたインバータ（Ｘ１、Ｘ２、Ｘ
３）から成る内部回路において、各インバータは、ＣＭ
ＯＳで構成され、ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのそれぞれのソースは、図１０に示すよう
に、スタンバイサイクル時の状態に応じて、メイン電源
線Ｌ１、サブ電源線Ｌ２、メイン接地線Ｌ３、サブ接地
線Ｌ４に接続されている。スタンバイサイクル時に、ゲ
ートに負電位を印加して、内部回路に発生するサブスレ
ッショルドリーク電流を低減させる方式である。
クル時に、内部回路におけるサブスレッショルドリーク
電流を低減させるために、階層電源システムという技術
が開発されている。図１０は、階層システムを示した図
である。複数段接続されたインバータ（Ｘ１、Ｘ２、Ｘ
３）から成る内部回路において、各インバータは、ＣＭ
ＯＳで構成され、ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのそれぞれのソースは、図１０に示すよう
に、スタンバイサイクル時の状態に応じて、メイン電源
線Ｌ１、サブ電源線Ｌ２、メイン接地線Ｌ３、サブ接地
線Ｌ４に接続されている。スタンバイサイクル時に、ゲ
ートに負電位を印加して、内部回路に発生するサブスレ
ッショルドリーク電流を低減させる方式である。
【０００４】また、ＭＴＣＭＯＳ回路においては、スリ
ープモード時におけるサブスレッショルドリーク電流を
低減させるために、内部回路の電源を切るという方式が
ある。この場合、バルーン回路と呼ばれるラッチ回路を
内部回路に接続し、内部回路に入力されたデータはバル
ーン回路にも入力される構成となっている。スリープモ
ード時に、内部回路の電源がオフ状態になった時に、内
部回路とバルーン回路とは切り離され、内部回路に入力
されたデータは消えてしまうが、バルーン回路に同じデ
ータが待避しているので、電源がオン状態となった時
に、バルーン回路から内部回路にデータを伝えることが
できる。
ープモード時におけるサブスレッショルドリーク電流を
低減させるために、内部回路の電源を切るという方式が
ある。この場合、バルーン回路と呼ばれるラッチ回路を
内部回路に接続し、内部回路に入力されたデータはバル
ーン回路にも入力される構成となっている。スリープモ
ード時に、内部回路の電源がオフ状態になった時に、内
部回路とバルーン回路とは切り離され、内部回路に入力
されたデータは消えてしまうが、バルーン回路に同じデ
ータが待避しているので、電源がオン状態となった時
に、バルーン回路から内部回路にデータを伝えることが
できる。
【０００５】ここで、ランダムロジック回路について説
明する。図１１は、従来のランダムロジックの構成を示
した図である。Ｆ／Ｆは、フリップフロップ回路を示
し、前段のロジック回路からのデータを受け取り、保持
して、次段のロジック回路へ出力する回路である。２０
０〜２０５は、バッファ回路、２０６〜２１１は、フリ
ップフロップ回路、２１２〜２１４は、ロジック回路、
２１５〜２２０は、フリップフロップ回路、２２１〜２
２３は、ロジック回路、２２４〜２２９は、フリップフ
ロップ回路、２３０〜２３２は、ロジック回路、２３３
〜２３８は、フリップフロップ回路である。バッファ回
路２００〜２０５に入力された入力信号は、フリップフ
ロップ回路２０６〜２１１にそれぞれ入力され、保持さ
れる。保持されたデータは、処理内容に応じて、ロジッ
ク回路２１２〜２１４に出力される。ロジック回路２１
２〜２１４で処理された結果は、フリップフロップ回路
２１５〜２２０に出力され、保持される。このように、
順々に、後段に接続されたロジック回路とフリップフロ
ップ回路により、データ処理が実施される。
明する。図１１は、従来のランダムロジックの構成を示
した図である。Ｆ／Ｆは、フリップフロップ回路を示
し、前段のロジック回路からのデータを受け取り、保持
して、次段のロジック回路へ出力する回路である。２０
０〜２０５は、バッファ回路、２０６〜２１１は、フリ
ップフロップ回路、２１２〜２１４は、ロジック回路、
２１５〜２２０は、フリップフロップ回路、２２１〜２
２３は、ロジック回路、２２４〜２２９は、フリップフ
ロップ回路、２３０〜２３２は、ロジック回路、２３３
〜２３８は、フリップフロップ回路である。バッファ回
路２００〜２０５に入力された入力信号は、フリップフ
ロップ回路２０６〜２１１にそれぞれ入力され、保持さ
れる。保持されたデータは、処理内容に応じて、ロジッ
ク回路２１２〜２１４に出力される。ロジック回路２１
２〜２１４で処理された結果は、フリップフロップ回路
２１５〜２２０に出力され、保持される。このように、
順々に、後段に接続されたロジック回路とフリップフロ
ップ回路により、データ処理が実施される。
【０００６】図１２は、図１１のフリップフロップ回路
の構成を示した図である。フリップフロップ回路は、図
示しない制御回路による相補的な２相クロック（ＣＫＢ
信号およびＣＫ信号）により制御され、データの保持動
作とシフト動作が実行される。前段のロジック回路ある
いはバッファ回路からのデータは、入力端子Ｄに入力さ
れ、ＣＫＢ信号の活性化期間中（ＣＫ信号は非活性）
に、インバータ２３９を介して、前段のラッチ部に入力
される。前段のラッチ部は、インバータ２４０およびイ
ンバータ２４１で構成される。次に、データは、ＣＫ信
号の活性化期間中（ＣＫＢ信号は非活性）に、前段のラ
ッチ部に保持されるとともに、トランスファーゲート２
４２を介して、後段のラッチ部に伝達され、インバータ
２４３、２４５を介して、出力端子Ｑから出力される。
後段のラッチ部は、インバータ２４３およびインバータ
２４４で構成される。次のＣＫＢ信号の活性化期間中
（ＣＫ信号の非活性化）に、トランスファーゲート２４
２から出力されているデータを後段のラッチ部に保持す
る。
の構成を示した図である。フリップフロップ回路は、図
示しない制御回路による相補的な２相クロック（ＣＫＢ
信号およびＣＫ信号）により制御され、データの保持動
作とシフト動作が実行される。前段のロジック回路ある
いはバッファ回路からのデータは、入力端子Ｄに入力さ
れ、ＣＫＢ信号の活性化期間中（ＣＫ信号は非活性）
に、インバータ２３９を介して、前段のラッチ部に入力
される。前段のラッチ部は、インバータ２４０およびイ
ンバータ２４１で構成される。次に、データは、ＣＫ信
号の活性化期間中（ＣＫＢ信号は非活性）に、前段のラ
ッチ部に保持されるとともに、トランスファーゲート２
４２を介して、後段のラッチ部に伝達され、インバータ
２４３、２４５を介して、出力端子Ｑから出力される。
後段のラッチ部は、インバータ２４３およびインバータ
２４４で構成される。次のＣＫＢ信号の活性化期間中
（ＣＫ信号の非活性化）に、トランスファーゲート２４
２から出力されているデータを後段のラッチ部に保持す
る。
【０００７】
【発明が解決しようとする課題】上記のように、半導体
メモリやＭＴＣＭＯＳ回路に関しては、スタンバイサイ
クル時やスリープモード時などにおけるサブスレッショ
ルドリーク電流の防止策があるが、ランダムロジック回
路については、これらの防止策は適用できないという問
題点があった。つまり、スリープモード時に、フリップ
フロップ回路に保持されるデータは、前段のロジック回
路での処理内容により変化するので、半導体メモリのよ
うに画一的なものではなく、ランダムロジック回路に、
階層システムを採用しても、入力データによっては、サ
ブスレッショルドリーク電流を防止することができない
という問題点があった。更に、バルーン回路を設ける場
合、通常のアクセスの信号経路以外に、データのパスを
確立させる必要があり、ランダムロジック回路の内部回
路の制御が複雑になるという問題点があった。
メモリやＭＴＣＭＯＳ回路に関しては、スタンバイサイ
クル時やスリープモード時などにおけるサブスレッショ
ルドリーク電流の防止策があるが、ランダムロジック回
路については、これらの防止策は適用できないという問
題点があった。つまり、スリープモード時に、フリップ
フロップ回路に保持されるデータは、前段のロジック回
路での処理内容により変化するので、半導体メモリのよ
うに画一的なものではなく、ランダムロジック回路に、
階層システムを採用しても、入力データによっては、サ
ブスレッショルドリーク電流を防止することができない
という問題点があった。更に、バルーン回路を設ける場
合、通常のアクセスの信号経路以外に、データのパスを
確立させる必要があり、ランダムロジック回路の内部回
路の制御が複雑になるという問題点があった。
【０００８】この発明は、上述のような課題を解決する
ためになされたものであり、サブスレッショルドリーク
電流を防止したランダムロジック回路を得ることを目的
とするものである。
ためになされたものであり、サブスレッショルドリーク
電流を防止したランダムロジック回路を得ることを目的
とするものである。
【０００９】
【課題を解決するための手段】この発明に係るランダム
ロジック回路は、データを入力する入力部と、入力部か
ら出力されたデータを受け取り、保持して、出力する第
１のラッチ部と、第１のラッチ部から出力されたデータ
を受け取り、保持して、出力する第２のラッチ部と、第
２のラッチ部から出力されたデータを受け取り、ロジッ
ク回路に出力する出力部と、スリープモード時に、第１
のラッチ部と第２のラッチ部との間で発生するサブスレ
ッショルドリーク電流を防止するためのサブスレッショ
ルドリーク電流防止回路とを備えたものである。
ロジック回路は、データを入力する入力部と、入力部か
ら出力されたデータを受け取り、保持して、出力する第
１のラッチ部と、第１のラッチ部から出力されたデータ
を受け取り、保持して、出力する第２のラッチ部と、第
２のラッチ部から出力されたデータを受け取り、ロジッ
ク回路に出力する出力部と、スリープモード時に、第１
のラッチ部と第２のラッチ部との間で発生するサブスレ
ッショルドリーク電流を防止するためのサブスレッショ
ルドリーク電流防止回路とを備えたものである。
【００１０】また、スリープモード時に、入力部、第１
のラッチ部、出力部は、ノーマルモード時に供給される
電源がそれぞれオフされる。
のラッチ部、出力部は、ノーマルモード時に供給される
電源がそれぞれオフされる。
【００１１】また、サブスレッショルドリーク電流防止
回路は、第１のラッチ回路と第２のラッチ部との間に接
続された第１のトランジスタで構成され、スリープモー
ド時に、第１のトランジスタのゲートに負電圧が供給さ
れる。
回路は、第１のラッチ回路と第２のラッチ部との間に接
続された第１のトランジスタで構成され、スリープモー
ド時に、第１のトランジスタのゲートに負電圧が供給さ
れる。
【００１２】また、第１のトランジスタは、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとから構成され、ス
リープモード時に、ＮＭＯＳトランジスタのゲートに
は、ＶＳＳレベルに対して低い電圧が供給され、ＰＭＯ
Ｓのゲートには、ＶＣＣレベルに対して高い電圧が供給
される。
ランジスタとＰＭＯＳトランジスタとから構成され、ス
リープモード時に、ＮＭＯＳトランジスタのゲートに
は、ＶＳＳレベルに対して低い電圧が供給され、ＰＭＯ
Ｓのゲートには、ＶＣＣレベルに対して高い電圧が供給
される。
【００１３】また、第２のラッチ部を構成するトランジ
スタのしきい値電圧は、第１のラッチ部を構成するトラ
ンジスタのしきい値電圧よりも高く設定されている。
スタのしきい値電圧は、第１のラッチ部を構成するトラ
ンジスタのしきい値電圧よりも高く設定されている。
【００１４】また、第２のラッチ部は、第１の差動増幅
器から成り、サブスレッショルドリーク電流防止回路
は、第２のトランジスタで構成され、第１のラッチ回路
と第１の差動増幅器との間に接続され、第１のラッチ部
から出力されたデータが、第２のトランジスタのゲート
に供給される。
器から成り、サブスレッショルドリーク電流防止回路
は、第２のトランジスタで構成され、第１のラッチ回路
と第１の差動増幅器との間に接続され、第１のラッチ部
から出力されたデータが、第２のトランジスタのゲート
に供給される。
【００１５】また、上述の第１の差動増幅器を有するラ
ンダムロジック回路において、スリープモード時に、入
力部、第１のラッチ部、出力部は、ノーマルモード時に
供給される電源がそれぞれオフされる。
ンダムロジック回路において、スリープモード時に、入
力部、第１のラッチ部、出力部は、ノーマルモード時に
供給される電源がそれぞれオフされる。
【００１６】また、サブスレッショルドリーク電流防止
回路は、第１のラッチ部と第１の差動増幅器との間に接
続された第３のトランジスタを含み、第１のラッチ回路
から出力された相補的なデータが、第２のトランジスタ
のゲートと第３のトランジスタのゲートとに、ぞれぞれ
供給される。
回路は、第１のラッチ部と第１の差動増幅器との間に接
続された第３のトランジスタを含み、第１のラッチ回路
から出力された相補的なデータが、第２のトランジスタ
のゲートと第３のトランジスタのゲートとに、ぞれぞれ
供給される。
【００１７】また、第２のトランジスタは、ノーマルモ
ード時に、その一端に、第１の電圧が供給され、スリー
プモード時には、第２のトランジスタのゲートの電圧よ
りも高い第２の電圧が供給される。
ード時に、その一端に、第１の電圧が供給され、スリー
プモード時には、第２のトランジスタのゲートの電圧よ
りも高い第２の電圧が供給される。
【００１８】また、第１の差動増幅器の第１の端子は、
ノーマルモード時に、第１の電圧が供給され、スリープ
モード時には、第２のトランジスタのゲートの電圧より
も高い第３の電圧が供給される。
ノーマルモード時に、第１の電圧が供給され、スリープ
モード時には、第２のトランジスタのゲートの電圧より
も高い第３の電圧が供給される。
【００１９】また、第１の差動増幅器の第２の端子は、
ノーマルモード時に、第２の電圧が供給され、スリープ
モード時には、第２の電圧よりも高い第４の電圧が供給
される。
ノーマルモード時に、第２の電圧が供給され、スリープ
モード時には、第２の電圧よりも高い第４の電圧が供給
される。
【００２０】また、第３の電圧は、第１の電圧と第２の
電圧との間に設定される。
電圧との間に設定される。
【００２１】また、第１の差動増幅器を構成するトラン
ジスタのしきい値電圧は、第１のラッチ部を構成するト
ランジスタのしきい値電圧よりも高く設定されている。
ジスタのしきい値電圧は、第１のラッチ部を構成するト
ランジスタのしきい値電圧よりも高く設定されている。
【００２２】また、入力部は、パストランジスタロジッ
ク回路で構成され、第１のラッチ部は、第２の差動増幅
器で構成され、パストランジスタロジック回路と第２の
差動増幅器との間に接続され、パストランジスタロジッ
ク回路から出力されたデータがゲートに供給される第４
のトランジスタとを備えたものである。
ク回路で構成され、第１のラッチ部は、第２の差動増幅
器で構成され、パストランジスタロジック回路と第２の
差動増幅器との間に接続され、パストランジスタロジッ
ク回路から出力されたデータがゲートに供給される第４
のトランジスタとを備えたものである。
【００２３】また、パストランジスタロジック回路と第
２の差動増幅器との間に接続された第５のトランジスタ
を含み、パストランジスタロジック回路から出力された
相補的なデータが、第４のトランジスタのゲートと第５
のトランジスタのゲートとに、ぞれぞれ供給される。
２の差動増幅器との間に接続された第５のトランジスタ
を含み、パストランジスタロジック回路から出力された
相補的なデータが、第４のトランジスタのゲートと第５
のトランジスタのゲートとに、ぞれぞれ供給される。
【００２４】また、第４のトランジスタは、ノーマルモ
ード時に、その一端に、第５の電圧が供給され、スリー
プモード時には、第４のトランジスタのゲートの電圧よ
りも高い第６の電圧が供給される。
ード時に、その一端に、第５の電圧が供給され、スリー
プモード時には、第４のトランジスタのゲートの電圧よ
りも高い第６の電圧が供給される。
【００２５】また、第２の差動増幅器の第１の端子は、
ノーマルモード時に、第５の電圧が供給され、スリープ
モード時には、第４のトランジスタのゲートの電圧より
も高い第７の電圧が供給される。
ノーマルモード時に、第５の電圧が供給され、スリープ
モード時には、第４のトランジスタのゲートの電圧より
も高い第７の電圧が供給される。
【００２６】更に、第２の差動増幅器の第２の端子は、
ノーマルモード時に、第６の電圧が供給され、スリープ
モード時には、第６の電圧よりも高い第８の電圧が供給
される。
ノーマルモード時に、第６の電圧が供給され、スリープ
モード時には、第６の電圧よりも高い第８の電圧が供給
される。
【００２７】更にまた、上述のパストランジスタロジッ
ク回路を有するランダムロジック回路において、第７の
電圧は、第５の電圧と第６の電圧との間に設定される。
ク回路を有するランダムロジック回路において、第７の
電圧は、第５の電圧と第６の電圧との間に設定される。
【００２８】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１であるランダムロジック回路の構成を示
した図である。図１において、Ｆ／Ｆは、フリップフロ
ップ回路を示す。１〜６は、バッファ回路、７〜１２
は、フリップフロップ回路、１３〜１５は、ロジック回
路、１６〜２１は、フリップフロップ回路、２２〜２４
は、ロジック回路、２５〜３０は、フリップフロップ回
路、３１〜３３は、ロジック回路、３４〜３９は、フリ
ップフロップ回路である。
の実施の形態１であるランダムロジック回路の構成を示
した図である。図１において、Ｆ／Ｆは、フリップフロ
ップ回路を示す。１〜６は、バッファ回路、７〜１２
は、フリップフロップ回路、１３〜１５は、ロジック回
路、１６〜２１は、フリップフロップ回路、２２〜２４
は、ロジック回路、２５〜３０は、フリップフロップ回
路、３１〜３３は、ロジック回路、３４〜３９は、フリ
ップフロップ回路である。
【００２９】ランダムロジック回路の外部からの入力信
号（データ）は、バッファ回路１〜６、フリップフロッ
プ回路７〜１２、ロジック回路１３〜１５、フリップフ
ロップ回路１６〜２１、ロジック回路２２〜２４、フリ
ップフロップ回路２５〜３０、ロジック回路３１〜３
３、そして、フリップフロップ回路３４〜３９の順に、
処理される。フリップフロップ回路は、バッファ回路あ
るいはロジック回路から出力されたデータを保持して、
次に接続されているロジック回路へ出力する。フリップ
フロップ回路は、図示されているように、次のデータ処
理のために必要なロジック回路へ接続されている。ＶＣ
Ｃ０は、電源を示し、ランダムロジック回路のノーマル
モード時には、オン状態であるが、スリープモード時に
は、オフ状態となる。ＶＣＣ１は、電源を示し、ランダ
ムロジック回路のノーマルモード時およびスリープモー
ド時に、オン状態となっている。図１では、ランダムロ
ジック回路の一部を示したが、その他のフリップフロッ
プ回路やロジック回路が設けられている。
号（データ）は、バッファ回路１〜６、フリップフロッ
プ回路７〜１２、ロジック回路１３〜１５、フリップフ
ロップ回路１６〜２１、ロジック回路２２〜２４、フリ
ップフロップ回路２５〜３０、ロジック回路３１〜３
３、そして、フリップフロップ回路３４〜３９の順に、
処理される。フリップフロップ回路は、バッファ回路あ
るいはロジック回路から出力されたデータを保持して、
次に接続されているロジック回路へ出力する。フリップ
フロップ回路は、図示されているように、次のデータ処
理のために必要なロジック回路へ接続されている。ＶＣ
Ｃ０は、電源を示し、ランダムロジック回路のノーマル
モード時には、オン状態であるが、スリープモード時に
は、オフ状態となる。ＶＣＣ１は、電源を示し、ランダ
ムロジック回路のノーマルモード時およびスリープモー
ド時に、オン状態となっている。図１では、ランダムロ
ジック回路の一部を示したが、その他のフリップフロッ
プ回路やロジック回路が設けられている。
【００３０】図２は、図１に示したフリップフロップ回
路７〜１２、１６〜２１、２５〜３０および３４〜３９
の構成を示した図である。４０〜４１、４４、４６〜４
７、５１、５３〜５４、５７は、ぞれぞれＰＭＯＳトラ
ンジスタ、４２〜４３、４５、４８〜４９、５２、５５
〜５６、５８は、それぞれＮＭＯＳトランジスタであ
る。フリップフロップ回路は、入力部、前段のラッチ
部、後段のラッチ部、そして出力部から構成される。入
力部は、ＰＭＯＳトランジスタ４０、４１およびＮＭＯ
Ｓトランジスタ４２、４３から成るインバータ回路で構
成される。前段のラッチ部は、ＰＭＯＳトランジスタ４
４およびＮＭＯＳトランジスタ４５から成るインバータ
回路とＰＭＯＳトランジスタ４６、４７およびＮＭＯＳ
トランジスタ４８、４９から成るインバータ回路とから
構成される。後段のラッチ部は、ＰＭＯＳトランジスタ
５１、５２から成るインバータ回路とＰＭＯＳトランジ
スタ５３、５４およびＮＭＯＳトランジスタ５５、５６
から成るインバータ回路とから構成される。出力部は、
ＰＭＯＳトランジスタ５７およびＮＭＯＳトランジスタ
５８から成るインバータ回路で構成される。
路７〜１２、１６〜２１、２５〜３０および３４〜３９
の構成を示した図である。４０〜４１、４４、４６〜４
７、５１、５３〜５４、５７は、ぞれぞれＰＭＯＳトラ
ンジスタ、４２〜４３、４５、４８〜４９、５２、５５
〜５６、５８は、それぞれＮＭＯＳトランジスタであ
る。フリップフロップ回路は、入力部、前段のラッチ
部、後段のラッチ部、そして出力部から構成される。入
力部は、ＰＭＯＳトランジスタ４０、４１およびＮＭＯ
Ｓトランジスタ４２、４３から成るインバータ回路で構
成される。前段のラッチ部は、ＰＭＯＳトランジスタ４
４およびＮＭＯＳトランジスタ４５から成るインバータ
回路とＰＭＯＳトランジスタ４６、４７およびＮＭＯＳ
トランジスタ４８、４９から成るインバータ回路とから
構成される。後段のラッチ部は、ＰＭＯＳトランジスタ
５１、５２から成るインバータ回路とＰＭＯＳトランジ
スタ５３、５４およびＮＭＯＳトランジスタ５５、５６
から成るインバータ回路とから構成される。出力部は、
ＰＭＯＳトランジスタ５７およびＮＭＯＳトランジスタ
５８から成るインバータ回路で構成される。
【００３１】前段のラッチ部と後段のラッチ部とは、ト
ランスファーゲート５０で分離されている。トランスフ
ァーゲート５０は、制御信号であるＴＧ２信号とＴＧ２
Ｂ信号とによって制御される。ＴＧ１信号およびＴＧ１
Ｂ信号は、制御回路（図示しない）に入力される基本ク
ロック信号（図示しない）に同期して、制御回路により
生成される信号である。ＴＧ１Ｂ信号は、ＴＧ１信号の
反転信号である。ＴＧ２信号およびＴＧ２Ｂ信号もま
た、上記の基本クロック信号に同期して、制御回路によ
り生成される信号である。ＴＧ２Ｂ信号は、ＴＧ２信号
の反転信号である。ＴＧ１信号、ＴＧ１Ｂ信号、ＴＧ２
信号、ＴＧ２Ｂ信号により、各トランジスタが制御され
る。ＴＧ１信号、ＴＧ１Ｂ信号、ＴＧ２信号、ＴＧ２Ｂ
信号は、ノーマルモード時には、ＶＣＣレベルまたはＶ
ＳＳレベルに設定される。制御回路は、ランダムロジッ
ク回路と同一のボードに搭載されており、ランダムロジ
ック回路を制御する。
ランスファーゲート５０で分離されている。トランスフ
ァーゲート５０は、制御信号であるＴＧ２信号とＴＧ２
Ｂ信号とによって制御される。ＴＧ１信号およびＴＧ１
Ｂ信号は、制御回路（図示しない）に入力される基本ク
ロック信号（図示しない）に同期して、制御回路により
生成される信号である。ＴＧ１Ｂ信号は、ＴＧ１信号の
反転信号である。ＴＧ２信号およびＴＧ２Ｂ信号もま
た、上記の基本クロック信号に同期して、制御回路によ
り生成される信号である。ＴＧ２Ｂ信号は、ＴＧ２信号
の反転信号である。ＴＧ１信号、ＴＧ１Ｂ信号、ＴＧ２
信号、ＴＧ２Ｂ信号により、各トランジスタが制御され
る。ＴＧ１信号、ＴＧ１Ｂ信号、ＴＧ２信号、ＴＧ２Ｂ
信号は、ノーマルモード時には、ＶＣＣレベルまたはＶ
ＳＳレベルに設定される。制御回路は、ランダムロジッ
ク回路と同一のボードに搭載されており、ランダムロジ
ック回路を制御する。
【００３２】５９、６０はレベル変換回路である。レベ
ル変換回路５９は、上述の制御回路あるいはランダムロ
ジック回路に設けられ、ノーマルモード時には、制御回
路から出力されたＶＣＣレベルまたはＶＳＳレベルのＴ
Ｇ２信号を、トランスファーゲート５０および後段のラ
ッチ部に出力する。レベル変換回路６０は、上述の制御
回路あるいはランダムロジック回路に設けられ、ノーマ
ルモード時には、制御回路から出力されたＴＧ２信号を
反転させたＶＳＳレベルまたはＶＣＣレベルのＴＧ２Ｂ
信号を、トランスファーゲート５０および後段のラッチ
部に出力する。トランスファーゲート５０のオンによ
り、前段のラッチ部から後段のラッチ部へ、データが伝
達する。
ル変換回路５９は、上述の制御回路あるいはランダムロ
ジック回路に設けられ、ノーマルモード時には、制御回
路から出力されたＶＣＣレベルまたはＶＳＳレベルのＴ
Ｇ２信号を、トランスファーゲート５０および後段のラ
ッチ部に出力する。レベル変換回路６０は、上述の制御
回路あるいはランダムロジック回路に設けられ、ノーマ
ルモード時には、制御回路から出力されたＴＧ２信号を
反転させたＶＳＳレベルまたはＶＣＣレベルのＴＧ２Ｂ
信号を、トランスファーゲート５０および後段のラッチ
部に出力する。トランスファーゲート５０のオンによ
り、前段のラッチ部から後段のラッチ部へ、データが伝
達する。
【００３３】レベル変換回路５９、６０は、ノーマルモ
ード時には、上述したとおりの電位のＴＧ２信号および
ＴＧ２Ｂ信号を、トランスファーゲート５０と後段のラ
ッチ部と出力するが、スリープモード時には、レベル変
換回路５９は、ＶＳＳレベルに対して低い電圧を生成
し、レベル変換回路６０は、ＶＣＣレベルに対して高い
電圧を生成する。スリープモード時に、レベル変換回路
５９は、制御回路内で生成されたスリープモード検知信
号（図示しない）に基づき、ＴＧ２信号のレベルを変換
する。また、スリープモード時に、レベル変換回路６０
は、上述のスリープモード検知信号に基づき、ＴＧ２Ｂ
信号のレベルを変換する。レベル変換回路５９、６０に
は、トランスファーゲート５０に印加する各負電位が、
制御回路あるいは外部から、それぞれ供給されており、
スリープモード時に、スリープモード検知信号により、
各負電位が選択されて出力される。スリープモードと
は、例えば、ランダムロジック回路に、一定時間以上、
データが入力されない場合、ランダムロジック回路の消
費電流の低減のために、上述した制御回路が、スリープ
モード検知信号を生成して、ランダムロジック回路を待
機状態にさせることである。制御回路は、タイマー回路
を用いることにより、一定時間をカウントすることがで
きる。電源ＶＣＣ０は、制御回路から供給されるが、ス
リープモード時には、制御回路によりオフ状態になる。
電源ＶＣＣ１も制御回路から供給される。
ード時には、上述したとおりの電位のＴＧ２信号および
ＴＧ２Ｂ信号を、トランスファーゲート５０と後段のラ
ッチ部と出力するが、スリープモード時には、レベル変
換回路５９は、ＶＳＳレベルに対して低い電圧を生成
し、レベル変換回路６０は、ＶＣＣレベルに対して高い
電圧を生成する。スリープモード時に、レベル変換回路
５９は、制御回路内で生成されたスリープモード検知信
号（図示しない）に基づき、ＴＧ２信号のレベルを変換
する。また、スリープモード時に、レベル変換回路６０
は、上述のスリープモード検知信号に基づき、ＴＧ２Ｂ
信号のレベルを変換する。レベル変換回路５９、６０に
は、トランスファーゲート５０に印加する各負電位が、
制御回路あるいは外部から、それぞれ供給されており、
スリープモード時に、スリープモード検知信号により、
各負電位が選択されて出力される。スリープモードと
は、例えば、ランダムロジック回路に、一定時間以上、
データが入力されない場合、ランダムロジック回路の消
費電流の低減のために、上述した制御回路が、スリープ
モード検知信号を生成して、ランダムロジック回路を待
機状態にさせることである。制御回路は、タイマー回路
を用いることにより、一定時間をカウントすることがで
きる。電源ＶＣＣ０は、制御回路から供給されるが、ス
リープモード時には、制御回路によりオフ状態になる。
電源ＶＣＣ１も制御回路から供給される。
【００３４】ノーマルモード時には、ＴＧ１Ｂ信号はＶ
ＳＳレベル、ＴＧ１信号はＶＣＣレベルとなり、入力部
にデータが入力され、更に、前段のラッチ部に入力され
る。この時、ＴＧ２Ｂ信号はＶＣＣレベル、ＴＧ２信号
はＶＳＳレベルである。次に、ＴＧ２Ｂ信号はＶＳＳレ
ベル、ＴＧ２信号はＶＣＣレベルとなり、ＴＧ１Ｂ信号
はＶＣＣレベル、ＴＧ１信号はＶＳＳレベルとなること
で、前段のラッチ部にデータが保持されると共に、その
データが、トランスファーゲート５０を介して、後段の
ラッチ部に入力される。後段のラッチ部に入力されたデ
ータは、出力部を介して、出力される。次のサイクル
で、ＴＧ２Ｂ信号はＶＣＣレベル、ＴＧ２信号はＶＳＳ
レベルとなり、後段のラッチ部に入力されたデータが保
持される。ＴＧ１Ｂ信号はＶＳＳレベル、ＴＧ１信号は
ＶＣＣレベルである。
ＳＳレベル、ＴＧ１信号はＶＣＣレベルとなり、入力部
にデータが入力され、更に、前段のラッチ部に入力され
る。この時、ＴＧ２Ｂ信号はＶＣＣレベル、ＴＧ２信号
はＶＳＳレベルである。次に、ＴＧ２Ｂ信号はＶＳＳレ
ベル、ＴＧ２信号はＶＣＣレベルとなり、ＴＧ１Ｂ信号
はＶＣＣレベル、ＴＧ１信号はＶＳＳレベルとなること
で、前段のラッチ部にデータが保持されると共に、その
データが、トランスファーゲート５０を介して、後段の
ラッチ部に入力される。後段のラッチ部に入力されたデ
ータは、出力部を介して、出力される。次のサイクル
で、ＴＧ２Ｂ信号はＶＣＣレベル、ＴＧ２信号はＶＳＳ
レベルとなり、後段のラッチ部に入力されたデータが保
持される。ＴＧ１Ｂ信号はＶＳＳレベル、ＴＧ１信号は
ＶＣＣレベルである。
【００３５】スリープモード時には、入力部、前段のラ
ッチ部、そして出力部に供給される電源ＶＣＣ０はオフ
される。スリープモード時のデータ保持は、後段のラッ
チ部によって行われる。レベル変換回路５９によって、
ＶＳＳレベルに対して低い電圧が生成され、レベル変換
回路６０によって、ＶＣＣレベルに対して高い電圧が生
成され、各負電圧が、トランスファーゲート５０に印加
される。トランスファーゲート５０のＮＭＯＳトランジ
スタとＰＭＯＳトランジスタに、それぞれ負電圧が印加
されるので、前段のラッチ部と後段のラッチ部との間で
発生するサブスレッショルドリーク電流が防止される。
ッチ部、そして出力部に供給される電源ＶＣＣ０はオフ
される。スリープモード時のデータ保持は、後段のラッ
チ部によって行われる。レベル変換回路５９によって、
ＶＳＳレベルに対して低い電圧が生成され、レベル変換
回路６０によって、ＶＣＣレベルに対して高い電圧が生
成され、各負電圧が、トランスファーゲート５０に印加
される。トランスファーゲート５０のＮＭＯＳトランジ
スタとＰＭＯＳトランジスタに、それぞれ負電圧が印加
されるので、前段のラッチ部と後段のラッチ部との間で
発生するサブスレッショルドリーク電流が防止される。
【００３６】スリープモードから抜け出すには、制御回
路により、オフさせていた電源ＶＣＣ０をオンさせるだ
け良く、スリープモード前の動作の継続が可能である。
なお、トランスファーゲート５０は、低電源電圧でも動
作可能なように、低しきい値電位を用いる。後段のラッ
チ部の各トランジスタは、サブスレッショルドリーク電
流を防止し、ランダム情報を確実に保持するために、入
力部、前段のラッチ部、トランスファーゲート５０およ
び出力部のトランジスタに比べて、高いしきい値電位を
用いる。
路により、オフさせていた電源ＶＣＣ０をオンさせるだ
け良く、スリープモード前の動作の継続が可能である。
なお、トランスファーゲート５０は、低電源電圧でも動
作可能なように、低しきい値電位を用いる。後段のラッ
チ部の各トランジスタは、サブスレッショルドリーク電
流を防止し、ランダム情報を確実に保持するために、入
力部、前段のラッチ部、トランスファーゲート５０およ
び出力部のトランジスタに比べて、高いしきい値電位を
用いる。
【００３７】以上のように、この発明の実施の形態１に
係るランダムロジック回路においては、スリープモード
時に、電源ＶＣＣ０をオフすることにより、それぞれの
トランジスタで発生していたサブスレッショルドリーク
電流を防止することができる。また、バルーン回路を追
加しなくても、スリープモード時に、トランスファーゲ
ート５０の各ゲートに、それぞれ負電位を印加させるだ
けで、後段のラッチ部にデータを確実に保持することが
でき、更に、データを保持する後段のラッチ部と電源を
オフさせた前段のラッチ部との間のサブスレッショルド
リーク電流を防止できる。
係るランダムロジック回路においては、スリープモード
時に、電源ＶＣＣ０をオフすることにより、それぞれの
トランジスタで発生していたサブスレッショルドリーク
電流を防止することができる。また、バルーン回路を追
加しなくても、スリープモード時に、トランスファーゲ
ート５０の各ゲートに、それぞれ負電位を印加させるだ
けで、後段のラッチ部にデータを確実に保持することが
でき、更に、データを保持する後段のラッチ部と電源を
オフさせた前段のラッチ部との間のサブスレッショルド
リーク電流を防止できる。
【００３８】実施の形態２．図３は、この発明の実施の
形態２であるフリップフロップ回路の構成を示した図で
ある。実施の形態１との構成の違いは、後段のラッチ部
が、差動増幅器で構成されている点と、レベル変換回路
によるＴＧ２信号およびＴＧ２Ｂ信号の電位の変換が行
われない点とである。６１、６２は、トランスファーゲ
ートであり、ＴＧ２信号およびＴＧ２Ｂ信号により、オ
ンあるいはオフされる。６３、６４は、ＮＭＯＳトラン
ジスタであり、トランスファーゲート６１、６２を介し
て入力される相補信号／ＡおよびＡが、それぞれのゲー
トに印加される。６５、６６は、ＰＭＯＳトランジス
タ、６７、６８はＮＭＯＳトランジスタであり、これら
のトランジスタ６５〜６８により、差動増幅器が形成さ
れる。差動増幅器は、後段のラッチ部として動作する。
スリープモード時には、入力部、前段のラッチ部、出力
部は、それぞれ電源ＶＣＣ０がオフされるので、内部回
路系でのサブスレッショルドリーク電流は発生しない
が、唯一、後段のラッチ部には、電解が印加されるた
め、その素子は、サブスレッショルドリーク電流の発生
が小さいトランジスタ６５〜６８（しきい値電位の高い
トランジスタやＳＯＩトランジスタ等）で構成される。
実施の形態１と同様に、入力部は、トランジスタ４０〜
４３で構成され、前段のラッチ部は、トランジスタ４４
〜４９で構成され、さらに、出力部は、トランジスタ５
７、５８で構成される。トランジスタ５７、５８の各ゲ
ートは、実施の形態２では、トランジスタ６３のドレイ
ン側に接続されている。
形態２であるフリップフロップ回路の構成を示した図で
ある。実施の形態１との構成の違いは、後段のラッチ部
が、差動増幅器で構成されている点と、レベル変換回路
によるＴＧ２信号およびＴＧ２Ｂ信号の電位の変換が行
われない点とである。６１、６２は、トランスファーゲ
ートであり、ＴＧ２信号およびＴＧ２Ｂ信号により、オ
ンあるいはオフされる。６３、６４は、ＮＭＯＳトラン
ジスタであり、トランスファーゲート６１、６２を介し
て入力される相補信号／ＡおよびＡが、それぞれのゲー
トに印加される。６５、６６は、ＰＭＯＳトランジス
タ、６７、６８はＮＭＯＳトランジスタであり、これら
のトランジスタ６５〜６８により、差動増幅器が形成さ
れる。差動増幅器は、後段のラッチ部として動作する。
スリープモード時には、入力部、前段のラッチ部、出力
部は、それぞれ電源ＶＣＣ０がオフされるので、内部回
路系でのサブスレッショルドリーク電流は発生しない
が、唯一、後段のラッチ部には、電解が印加されるた
め、その素子は、サブスレッショルドリーク電流の発生
が小さいトランジスタ６５〜６８（しきい値電位の高い
トランジスタやＳＯＩトランジスタ等）で構成される。
実施の形態１と同様に、入力部は、トランジスタ４０〜
４３で構成され、前段のラッチ部は、トランジスタ４４
〜４９で構成され、さらに、出力部は、トランジスタ５
７、５８で構成される。トランジスタ５７、５８の各ゲ
ートは、実施の形態２では、トランジスタ６３のドレイ
ン側に接続されている。
【００３９】外部からのデータは、入力端子Ｄ、入力
部、前段のラッチ部、後段のラッチ部、そして出力部に
伝達され、出力端子Ｑから、次のロジック回路へ出力さ
れる。入力端子Ｄに入力されたデータは、まず、ＴＧ１
信号がＶＣＣレベル、ＴＧ１Ｂ信号がＶＳＳレベルにな
り（ＴＧ２信号はＶＳＳレベル、ＴＧ２Ｂ信号はＶＣＣ
レベル）、入力部および前段のラッチ部に出力される。
そして、ＴＧ２信号がＶＣＣレベル、ＴＧ２Ｂ信号がＶ
ＳＳレベル（ＴＧ１信号はＶＳＳレベル、ＴＧ１Ｂ信号
はＶＣＣレベル）になり、データが、前段のラッチ部に
保持されると共に、トランスファーゲート６１、６２が
オン状態となり、データが後段のラッチ部に入力する。
入力部から出力されるデータＡは、入力端子Ｄに入力さ
れたデータの反転信号である。データＡは、トランスフ
ァーゲート６２を介して、トランジスタ６４のゲートに
印加される。データ／Ａは、データＡの反転信号であ
り、トランスファーゲート６１を介して、トランジスタ
６３のゲートに印加される。
部、前段のラッチ部、後段のラッチ部、そして出力部に
伝達され、出力端子Ｑから、次のロジック回路へ出力さ
れる。入力端子Ｄに入力されたデータは、まず、ＴＧ１
信号がＶＣＣレベル、ＴＧ１Ｂ信号がＶＳＳレベルにな
り（ＴＧ２信号はＶＳＳレベル、ＴＧ２Ｂ信号はＶＣＣ
レベル）、入力部および前段のラッチ部に出力される。
そして、ＴＧ２信号がＶＣＣレベル、ＴＧ２Ｂ信号がＶ
ＳＳレベル（ＴＧ１信号はＶＳＳレベル、ＴＧ１Ｂ信号
はＶＣＣレベル）になり、データが、前段のラッチ部に
保持されると共に、トランスファーゲート６１、６２が
オン状態となり、データが後段のラッチ部に入力する。
入力部から出力されるデータＡは、入力端子Ｄに入力さ
れたデータの反転信号である。データＡは、トランスフ
ァーゲート６２を介して、トランジスタ６４のゲートに
印加される。データ／Ａは、データＡの反転信号であ
り、トランスファーゲート６１を介して、トランジスタ
６３のゲートに印加される。
【００４０】次に、ランダムロジック回路のノーマルモ
ード時およびスリープモード時における後段のラッチ部
の動作について説明する。図４は、後段のラッチ部の動
作を示したタイミングチャート図である。まず、ノーマ
ルモード時について説明する。ＥＳ信号およびＮＳ信号
は、共にＶｓｓレベルが供給されているが、ＮＳ信号の
電位をコモンソース電位にするＮＭＯＳトランジスタ６
７、６８が、高いしきい値電位のために駆動力が低いの
で、ＥＳ信号の電位をコモンソース電位にして、前段の
ラッチ部からのデータを受けるＮＭＯＳトランジスタ６
３、６４が、後段のラッチの極性を決定する。ＰＳ信号
のレベルは、ＶＣＣレベルであるので、後段のラッチ部
は、ＶＣＣレベルとＶＳＳレベルの電位の間で決まるラ
ッチ動作で、データを発生して出力する。ＴＧ２信号が
ＶＣＣレベル、ＴＧ２Ｂ信号がＶＳＳレベル（ＴＧ１信
号はＶＳＳレベル、ＴＧ１Ｂ信号はＶＣＣレベル）にな
り、トランスファーゲート６１、６２がオン状態とな
り、データＡがトランジスタ６４のゲートに印加され、
データ／Ａがトランジスタ６３のゲートに印加される。
図４に示されているように、データＡがＶＣＣレベル、
データ／ＡがＶＳＳレベルの場合、トランジスタ６３は
オフ状態、トランジスタ６４はオン状態となり、データ
Ｂ（トランジスタ６３のドレイン側）はＶＣＣレベル、
データ／Ｂ（トランジスタ６４のドレイン側）はＶＳＳ
レベルとなる。データＢ（ＶＣＣレベル）が、出力部で
反転して、ＶＳＳレベルの出力信号が出力される。
ード時およびスリープモード時における後段のラッチ部
の動作について説明する。図４は、後段のラッチ部の動
作を示したタイミングチャート図である。まず、ノーマ
ルモード時について説明する。ＥＳ信号およびＮＳ信号
は、共にＶｓｓレベルが供給されているが、ＮＳ信号の
電位をコモンソース電位にするＮＭＯＳトランジスタ６
７、６８が、高いしきい値電位のために駆動力が低いの
で、ＥＳ信号の電位をコモンソース電位にして、前段の
ラッチ部からのデータを受けるＮＭＯＳトランジスタ６
３、６４が、後段のラッチの極性を決定する。ＰＳ信号
のレベルは、ＶＣＣレベルであるので、後段のラッチ部
は、ＶＣＣレベルとＶＳＳレベルの電位の間で決まるラ
ッチ動作で、データを発生して出力する。ＴＧ２信号が
ＶＣＣレベル、ＴＧ２Ｂ信号がＶＳＳレベル（ＴＧ１信
号はＶＳＳレベル、ＴＧ１Ｂ信号はＶＣＣレベル）にな
り、トランスファーゲート６１、６２がオン状態とな
り、データＡがトランジスタ６４のゲートに印加され、
データ／Ａがトランジスタ６３のゲートに印加される。
図４に示されているように、データＡがＶＣＣレベル、
データ／ＡがＶＳＳレベルの場合、トランジスタ６３は
オフ状態、トランジスタ６４はオン状態となり、データ
Ｂ（トランジスタ６３のドレイン側）はＶＣＣレベル、
データ／Ｂ（トランジスタ６４のドレイン側）はＶＳＳ
レベルとなる。データＢ（ＶＣＣレベル）が、出力部で
反転して、ＶＳＳレベルの出力信号が出力される。
【００４１】次に、スリープモード時について説明す
る。入力部、前段のラッチ部、そして、出力部に供給さ
れる電源ＶＣＣ０は、オフ状態になる。実施の形態１と
同様に、制御回路からのＴＧ１信号、ＴＧ１Ｂ信号、Ｔ
Ｇ２信号、そしてＴＧ２Ｂ信号もオフ状態となる。スリ
ープモード時のデータの保持は、実施の形態１と同様
に、後段のラッチ部で行われる。図４で示されたよう
に、データＡがＶＳＳレベル、データ／ＡがＶＣＣレベ
ル、データＢがＶＳＳレベル、データ／ＢがＶＣＣレベ
ルである時に、スリープモードに入った場合について説
明する。トランジスタ６６、６７がオン状態、トランジ
スタ６５、６８がオフ状態である。トランスファーゲー
ト６１、６２は、制御回路からＴＧ２信号およびＴＧ２
Ｂ信号が供給されず、それぞれオフ状態となる。トラン
ジスタ６３のゲートにはＶＣＣレベルが印加されている
が、トランスファーゲート６１は、デバイスの特徴か
ら、サブスショルドリーク電流が発生し、トランジスタ
６３のゲートから前段のラッチ部に向けて、サブスショ
ルドリーク電流が発生する。そのサブスショルドリーク
電流の影響で、トランジスタ６３のゲートは、ＶＳＳレ
ベルまで低下する。トランジスタ６３のゲートは、ＶＳ
Ｓレベルへの低下の影響で、トランジスタ６３のドレイ
ン側からソース側（ＥＳ端子側）へ、サブスショルドリ
ーク電流が流れる。ＮＳ端子とＥＳ端子とは、この段階
では、ＶＳＳレベルである。このサブスショルドリーク
電流を低減させるために、トランジスタ６３のソース側
の電圧をゲート電圧（ＶＳＳ）よりも高く設定する。Ｅ
Ｓ端子の電圧をＶＣＣレベルまで上昇させる。更に、ト
ランジスタ６３のソース側からドレイン側へのサブスシ
ョルドリーク電流も発生するので、ＮＳ端子の電圧をゲ
ート電圧（ＶＳＳ）よりも高く設定する。例えば、ラッ
チ電圧を確保できる最低電圧、例えば、ＶＳＳよりもポ
テンシャルの高い電圧とＶＣＣとの間の電圧に設定する
ことで、ゲート電圧よりもドレイン電圧が高くなり、サ
ブスショルドリーク電流が低減される。ＰＳ端子も、ラ
ッチ電圧を確保できるように、昇圧したＮＳ端子の電圧
に基づいて、ＶＣＣレベルよりも高いＶＣＣ１レベルに
設定される。なお、データＡとデータ／Ａのレベルが、
上述と逆の場合でも、同様に、ＮＳ端子、ＥＳ端子およ
びＰＳ端子の電圧を制御することで、トランジスタ６４
のサブスショルドリーク電流が低減される。スリープモ
ードから抜け出すには、オフさせていた電源ＶＣＣ０を
オンさせるだけで、スリープモード前からの回路動作上
の継続が可能である。
る。入力部、前段のラッチ部、そして、出力部に供給さ
れる電源ＶＣＣ０は、オフ状態になる。実施の形態１と
同様に、制御回路からのＴＧ１信号、ＴＧ１Ｂ信号、Ｔ
Ｇ２信号、そしてＴＧ２Ｂ信号もオフ状態となる。スリ
ープモード時のデータの保持は、実施の形態１と同様
に、後段のラッチ部で行われる。図４で示されたよう
に、データＡがＶＳＳレベル、データ／ＡがＶＣＣレベ
ル、データＢがＶＳＳレベル、データ／ＢがＶＣＣレベ
ルである時に、スリープモードに入った場合について説
明する。トランジスタ６６、６７がオン状態、トランジ
スタ６５、６８がオフ状態である。トランスファーゲー
ト６１、６２は、制御回路からＴＧ２信号およびＴＧ２
Ｂ信号が供給されず、それぞれオフ状態となる。トラン
ジスタ６３のゲートにはＶＣＣレベルが印加されている
が、トランスファーゲート６１は、デバイスの特徴か
ら、サブスショルドリーク電流が発生し、トランジスタ
６３のゲートから前段のラッチ部に向けて、サブスショ
ルドリーク電流が発生する。そのサブスショルドリーク
電流の影響で、トランジスタ６３のゲートは、ＶＳＳレ
ベルまで低下する。トランジスタ６３のゲートは、ＶＳ
Ｓレベルへの低下の影響で、トランジスタ６３のドレイ
ン側からソース側（ＥＳ端子側）へ、サブスショルドリ
ーク電流が流れる。ＮＳ端子とＥＳ端子とは、この段階
では、ＶＳＳレベルである。このサブスショルドリーク
電流を低減させるために、トランジスタ６３のソース側
の電圧をゲート電圧（ＶＳＳ）よりも高く設定する。Ｅ
Ｓ端子の電圧をＶＣＣレベルまで上昇させる。更に、ト
ランジスタ６３のソース側からドレイン側へのサブスシ
ョルドリーク電流も発生するので、ＮＳ端子の電圧をゲ
ート電圧（ＶＳＳ）よりも高く設定する。例えば、ラッ
チ電圧を確保できる最低電圧、例えば、ＶＳＳよりもポ
テンシャルの高い電圧とＶＣＣとの間の電圧に設定する
ことで、ゲート電圧よりもドレイン電圧が高くなり、サ
ブスショルドリーク電流が低減される。ＰＳ端子も、ラ
ッチ電圧を確保できるように、昇圧したＮＳ端子の電圧
に基づいて、ＶＣＣレベルよりも高いＶＣＣ１レベルに
設定される。なお、データＡとデータ／Ａのレベルが、
上述と逆の場合でも、同様に、ＮＳ端子、ＥＳ端子およ
びＰＳ端子の電圧を制御することで、トランジスタ６４
のサブスショルドリーク電流が低減される。スリープモ
ードから抜け出すには、オフさせていた電源ＶＣＣ０を
オンさせるだけで、スリープモード前からの回路動作上
の継続が可能である。
【００４２】図５は、ＰＳ端子の電圧を制御する電圧制
御回路の構成を示す図である。６９、７０はトランスフ
ァーゲート、７１はオペアンプ回路である。実施の形態
１で述べた制御回路からのスリープモード検知信号（Ｓ
ＬＰ信号および／ＳＬＰ信号）に基づいて、予め設定さ
れた電圧Ｖｒｅｆ１あるいはＶｒｅｆ２のどちらか一方
をＰＳ端子に供給する。Ｖｒｅｆ１はＶＣＣレベルであ
り、Ｖｒｅｆ２はＶＣＣ１レベルである。図６は、ＮＳ
端子の電圧を制御する電圧制御回路の構成を示す図であ
る。７２はオペアンプ回路、７３はＮＭＯＳトランジス
タである。ＮＭＯＳトランジスタ７３は、ゲートにＳＬ
Ｐ信号の反転である／ＳＬＰ信号が印加される。ノーマ
ルモード時には、ＶＳＳレベルをＮＳ端子に供給し、ス
リープモード時には、予め設定された電圧Ｖｒｅｆ３を
ＮＳ端子に供給する。図７は、ＥＳ端子の電圧を制御す
る電圧制御回路の構成を示す図である。７４はオペアン
プ回路、７５はＮＭＯＳトランジスタである。ＮＭＯＳ
トランジスタ７５は、ゲートにＳＬＰ信号の反転である
／ＳＬＰ信号が印加される。ノーマルモード時には、Ｖ
ＳＳレベルをＥＳ端子に供給し、スリープモード時に
は、予め設定された電圧Ｖｒｅｆ４をＥＳ端子に供給す
る。各電位制御回路は、制御回路あるいはランダムロジ
ック回路に設けられている。
御回路の構成を示す図である。６９、７０はトランスフ
ァーゲート、７１はオペアンプ回路である。実施の形態
１で述べた制御回路からのスリープモード検知信号（Ｓ
ＬＰ信号および／ＳＬＰ信号）に基づいて、予め設定さ
れた電圧Ｖｒｅｆ１あるいはＶｒｅｆ２のどちらか一方
をＰＳ端子に供給する。Ｖｒｅｆ１はＶＣＣレベルであ
り、Ｖｒｅｆ２はＶＣＣ１レベルである。図６は、ＮＳ
端子の電圧を制御する電圧制御回路の構成を示す図であ
る。７２はオペアンプ回路、７３はＮＭＯＳトランジス
タである。ＮＭＯＳトランジスタ７３は、ゲートにＳＬ
Ｐ信号の反転である／ＳＬＰ信号が印加される。ノーマ
ルモード時には、ＶＳＳレベルをＮＳ端子に供給し、ス
リープモード時には、予め設定された電圧Ｖｒｅｆ３を
ＮＳ端子に供給する。図７は、ＥＳ端子の電圧を制御す
る電圧制御回路の構成を示す図である。７４はオペアン
プ回路、７５はＮＭＯＳトランジスタである。ＮＭＯＳ
トランジスタ７５は、ゲートにＳＬＰ信号の反転である
／ＳＬＰ信号が印加される。ノーマルモード時には、Ｖ
ＳＳレベルをＥＳ端子に供給し、スリープモード時に
は、予め設定された電圧Ｖｒｅｆ４をＥＳ端子に供給す
る。各電位制御回路は、制御回路あるいはランダムロジ
ック回路に設けられている。
【００４３】以上のように、実施の形態２においては、
後段のラッチ部が、前段のラッチ部からのデータＡおよ
びデータ／Ａをトランジスタ６４、６３のそれぞれゲー
トで受ける構成であるので、スリープモード時に、後段
のラッチ部と電源をオフさせた前段のラッチ部との間で
発生するサブスショルドリーク電流を防止することがで
きる。また、バルーン回路を追加しなくても、スリープ
モード時に、ＮＳ端子とＥＳ端子の電圧をある程度高い
電位に設定することで、後段のラッチ部で確実にデータ
を保持でき、更に、トランジスタ６３、６４のサブスレ
ッショルドリーク電流を防止できる。更にまた、スリー
プモード時に、入力部、前段のラッチ部、出力部の電源
ＶＣＣ０をオフすることにより、それぞれのトランジス
タで発生していたサブスレッショルドリーク電流を防止
することができる。
後段のラッチ部が、前段のラッチ部からのデータＡおよ
びデータ／Ａをトランジスタ６４、６３のそれぞれゲー
トで受ける構成であるので、スリープモード時に、後段
のラッチ部と電源をオフさせた前段のラッチ部との間で
発生するサブスショルドリーク電流を防止することがで
きる。また、バルーン回路を追加しなくても、スリープ
モード時に、ＮＳ端子とＥＳ端子の電圧をある程度高い
電位に設定することで、後段のラッチ部で確実にデータ
を保持でき、更に、トランジスタ６３、６４のサブスレ
ッショルドリーク電流を防止できる。更にまた、スリー
プモード時に、入力部、前段のラッチ部、出力部の電源
ＶＣＣ０をオフすることにより、それぞれのトランジス
タで発生していたサブスレッショルドリーク電流を防止
することができる。
【００４４】実施の形態３．図８は、この発明の実施の
形態３のランダムロジック回路の構成を示す図である。
図において、７６〜８１は、バッファ回路、８２〜８
７、９１〜９６、１００〜１０５、１０９〜１１４は、
フリップフロップ回路である。フリップフロップ回路
は、Ｆ／Ｆで示されている。８８〜９０、９７〜９９、
１０６〜１０８は、パストランジスタロジック回路であ
る。外部からの入力信号（データ）は、バッファ回路７
６〜８１、フリップフロップ回路８２〜８７、パストラ
ンジスタロジック回路８８〜９０、フリップフロップ回
路９１〜９６、パストランジスタロジック回路９７〜９
９、フリップフロップ回路１００〜１０５、パストラン
ジスタロジック回路１０６〜１０８、そして、フリップ
フロップ回路１０９〜１１４の順に、処理される。各フ
リップフロップ回路は、入力されたデータを保持して、
次に接続されているパストランジスタロジック回路へ出
力する。各フリップフロップ回路は、図示されているよ
うに、次のデータ処理に必要なパストランジスタロジッ
ク回路へ接続されている。
形態３のランダムロジック回路の構成を示す図である。
図において、７６〜８１は、バッファ回路、８２〜８
７、９１〜９６、１００〜１０５、１０９〜１１４は、
フリップフロップ回路である。フリップフロップ回路
は、Ｆ／Ｆで示されている。８８〜９０、９７〜９９、
１０６〜１０８は、パストランジスタロジック回路であ
る。外部からの入力信号（データ）は、バッファ回路７
６〜８１、フリップフロップ回路８２〜８７、パストラ
ンジスタロジック回路８８〜９０、フリップフロップ回
路９１〜９６、パストランジスタロジック回路９７〜９
９、フリップフロップ回路１００〜１０５、パストラン
ジスタロジック回路１０６〜１０８、そして、フリップ
フロップ回路１０９〜１１４の順に、処理される。各フ
リップフロップ回路は、入力されたデータを保持して、
次に接続されているパストランジスタロジック回路へ出
力する。各フリップフロップ回路は、図示されているよ
うに、次のデータ処理に必要なパストランジスタロジッ
ク回路へ接続されている。
【００４５】図９は、図８に示されたパストランジスタ
ロジック回路とフリップフロップ回路との構成を示した
図である。実施の形態３においては、実施の形態１や実
施の形態２の回路構成と異なり、パストランジスタロジ
ック回路が使用され、更に、フリップフロップ回路の前
段のラッチ部も差動増幅器で構成されている。パストラ
ンジスタロジック回路は、処理の高速化を図るために使
用され、ＮＭＯＳトランジスタで構成される。図９にお
いて、１１５〜１１６は、インバータ回路、１１７〜１
２４は、パストランジスタロジック回路を構成するＮＭ
ＯＳトランジスタ、１２５〜１２６は、ＴＧ１信号で制
御されるＮＭＯＳトランジスタ、１２７〜１２８は、Ｎ
ＭＯＳトランジスタ、１２９〜１３０は、ＰＭＯＳトラ
ンジスタ、１３１〜１３２は、ＮＭＯＳトランジスタ、
１３３〜１３４は、ＴＧ２信号で制御されるＮＭＯＳト
ランジスタ、１３５〜１３６は、ＮＭＯＳトランジス
タ、１３７〜１３８は、ＰＭＯＳトランジスタ、１３９
〜１４０は、ＮＭＯＳトランジスタ、１４１〜１４２
は、インバータ回路である。
ロジック回路とフリップフロップ回路との構成を示した
図である。実施の形態３においては、実施の形態１や実
施の形態２の回路構成と異なり、パストランジスタロジ
ック回路が使用され、更に、フリップフロップ回路の前
段のラッチ部も差動増幅器で構成されている。パストラ
ンジスタロジック回路は、処理の高速化を図るために使
用され、ＮＭＯＳトランジスタで構成される。図９にお
いて、１１５〜１１６は、インバータ回路、１１７〜１
２４は、パストランジスタロジック回路を構成するＮＭ
ＯＳトランジスタ、１２５〜１２６は、ＴＧ１信号で制
御されるＮＭＯＳトランジスタ、１２７〜１２８は、Ｎ
ＭＯＳトランジスタ、１２９〜１３０は、ＰＭＯＳトラ
ンジスタ、１３１〜１３２は、ＮＭＯＳトランジスタ、
１３３〜１３４は、ＴＧ２信号で制御されるＮＭＯＳト
ランジスタ、１３５〜１３６は、ＮＭＯＳトランジス
タ、１３７〜１３８は、ＰＭＯＳトランジスタ、１３９
〜１４０は、ＮＭＯＳトランジスタ、１４１〜１４２
は、インバータ回路である。
【００４６】ノーマルモード時の動作について説明す
る。パストランジスタロジック回路は、インバータ回路
１１５、１１６を介して、相補的なデータを受け取る。
各データは、ＮＭＯＳトランジスタ１１７〜１２４で構
成されるパストランジスタロジック回路を通り、それぞ
れデータＤおよびデータ／Ｄとして、出力される。ＴＧ
１信号がＶＣＣレベルの時（ＴＧ２信号はＶＳＳレベ
ル）に、ＮＭＯＳトランジスタ１２５、１２６がオン状
態となり、データＤは、ＮＭＯＳトランジスタ１２８の
ゲートに印加され、データ／Ｄは、ＮＭＯＳトランジス
タ１２７のゲートに印加される。前段のラッチ部の差動
増幅器の動作は、実施の形態２の差動増幅器と同様の動
作である。前段のラッチ部で保持されたデータは、相補
的なデータとして、ＴＧ２信号がＶＣＣレベルの時（Ｔ
Ｇ１信号がＶＳＳレベル）に、ＮＭＯＳトランジスタ１
３３、１３４を介して、ＮＭＯＳトランジスタ１３５、
１３６の各ゲートに印加される。後段のラッチ部の差動
増幅器の動作は、実施の形態２と同様である。後段のラ
ッチ部で保持されたデータは、相補的なデータ（Ｑおよ
び／Ｑ）として、それぞれインバータ回路１４１、１４
２を介して、次のパストランジスタロジック回路に出力
される。ＴＧ１信号とＴＧ２信号は、相補的な信号であ
り、これらの信号の制御により、前段のラッチ部へのデ
ータの入力と保持、前段のラッチ部から後段のラッチ部
へのデータの入力、保持、そして出力の動作が実施され
る。ＴＧ１信号とＴＧ２信号は、実施の形態１、２と同
様に制御回路により生成される。
る。パストランジスタロジック回路は、インバータ回路
１１５、１１６を介して、相補的なデータを受け取る。
各データは、ＮＭＯＳトランジスタ１１７〜１２４で構
成されるパストランジスタロジック回路を通り、それぞ
れデータＤおよびデータ／Ｄとして、出力される。ＴＧ
１信号がＶＣＣレベルの時（ＴＧ２信号はＶＳＳレベ
ル）に、ＮＭＯＳトランジスタ１２５、１２６がオン状
態となり、データＤは、ＮＭＯＳトランジスタ１２８の
ゲートに印加され、データ／Ｄは、ＮＭＯＳトランジス
タ１２７のゲートに印加される。前段のラッチ部の差動
増幅器の動作は、実施の形態２の差動増幅器と同様の動
作である。前段のラッチ部で保持されたデータは、相補
的なデータとして、ＴＧ２信号がＶＣＣレベルの時（Ｔ
Ｇ１信号がＶＳＳレベル）に、ＮＭＯＳトランジスタ１
３３、１３４を介して、ＮＭＯＳトランジスタ１３５、
１３６の各ゲートに印加される。後段のラッチ部の差動
増幅器の動作は、実施の形態２と同様である。後段のラ
ッチ部で保持されたデータは、相補的なデータ（Ｑおよ
び／Ｑ）として、それぞれインバータ回路１４１、１４
２を介して、次のパストランジスタロジック回路に出力
される。ＴＧ１信号とＴＧ２信号は、相補的な信号であ
り、これらの信号の制御により、前段のラッチ部へのデ
ータの入力と保持、前段のラッチ部から後段のラッチ部
へのデータの入力、保持、そして出力の動作が実施され
る。ＴＧ１信号とＴＧ２信号は、実施の形態１、２と同
様に制御回路により生成される。
【００４７】次に、スリープモード時の動作について説
明する。パストランジスタロジック回路、ＴＧ１信号、
ＴＧ２信号は、制御回路により、オフされる。ＮＭＯＳ
トランジスタ１２５、１２６、１３３、１３４は、ＴＧ
１信号、ＴＧ２信号のオフにより、それぞれオフ状態と
なる。データは、前段のラッチ部と後段のラッチ部にそ
れぞれ保持される。実施の形態２と同様に、前段のラッ
チ部および後段のラッチ部に設けられたＮＳ端子、ＥＳ
端子およびＰＳ端子は、図５ないし図７で示された各電
圧制御回路によって、ノーマルモード時の電圧よりも昇
圧する。
明する。パストランジスタロジック回路、ＴＧ１信号、
ＴＧ２信号は、制御回路により、オフされる。ＮＭＯＳ
トランジスタ１２５、１２６、１３３、１３４は、ＴＧ
１信号、ＴＧ２信号のオフにより、それぞれオフ状態と
なる。データは、前段のラッチ部と後段のラッチ部にそ
れぞれ保持される。実施の形態２と同様に、前段のラッ
チ部および後段のラッチ部に設けられたＮＳ端子、ＥＳ
端子およびＰＳ端子は、図５ないし図７で示された各電
圧制御回路によって、ノーマルモード時の電圧よりも昇
圧する。
【００４８】以上のように、実施の形態３に係るランダ
ムロジック回路においては、パストランジスタロジック
回路からの各データを前段のラッチ部のトランジスタ１
２７、１２８の各ゲートで受けているので、スリープモ
ード時における前段のラッチ部とパストランジスタロジ
ック回路との間で発生するサブスレッショルドリーク電
流を防止することができる。また、前段のラッチ部から
の各データを後段のラッチ部のトランジスタ１３５、１
３６の各ゲートで受けているので、スリープモード時に
おける後段のラッチ部と前段のラッチ部との間で発生す
るサブスレッショルドリーク電流を防止することができ
る。また、スリープモード時に、ＥＳ端子とＮＳ端子の
電位を上昇させることによって、トランジスタ１２７、
１２８、１３５、１３６で発生するサブスレッショルド
リーク電流を防止することができる。また、上述したよ
うに、パストランジスタロジック回路と前段のラッチ部
との間のサブスレッショルドリーク電流の発生が防げる
ので、パストランジスタロジック回路のしきい値電圧を
非常に低くすることが可能となり、ランダムロジック回
路の処理能力の向上が図れる。更にまた、パストランジ
スタロジック回路は、ＮＭＯＳトランジスタを連続に接
続した構成であるため、その出力端からは、駆動力の弱
い状態の信号が、前段のラッチ部に出力されるが、前段
のラッチ部によって十分に増幅されて、正確なデータを
後段のラッチ部に伝えることができる。
ムロジック回路においては、パストランジスタロジック
回路からの各データを前段のラッチ部のトランジスタ１
２７、１２８の各ゲートで受けているので、スリープモ
ード時における前段のラッチ部とパストランジスタロジ
ック回路との間で発生するサブスレッショルドリーク電
流を防止することができる。また、前段のラッチ部から
の各データを後段のラッチ部のトランジスタ１３５、１
３６の各ゲートで受けているので、スリープモード時に
おける後段のラッチ部と前段のラッチ部との間で発生す
るサブスレッショルドリーク電流を防止することができ
る。また、スリープモード時に、ＥＳ端子とＮＳ端子の
電位を上昇させることによって、トランジスタ１２７、
１２８、１３５、１３６で発生するサブスレッショルド
リーク電流を防止することができる。また、上述したよ
うに、パストランジスタロジック回路と前段のラッチ部
との間のサブスレッショルドリーク電流の発生が防げる
ので、パストランジスタロジック回路のしきい値電圧を
非常に低くすることが可能となり、ランダムロジック回
路の処理能力の向上が図れる。更にまた、パストランジ
スタロジック回路は、ＮＭＯＳトランジスタを連続に接
続した構成であるため、その出力端からは、駆動力の弱
い状態の信号が、前段のラッチ部に出力されるが、前段
のラッチ部によって十分に増幅されて、正確なデータを
後段のラッチ部に伝えることができる。
【００４９】
【発明の効果】以上のように、この発明によれば、バル
ーン回路の追加無しに、サブスレッショルドリーク電流
防止回路を備えることにより、スリープモード時に、第
２のラッチ部にデータを確実に保持することができ、電
源をオフさせた第１のラッチ部と第２のラッチ部の間で
発生するサブスレッショルドリーク電流を防止すること
ができる。
ーン回路の追加無しに、サブスレッショルドリーク電流
防止回路を備えることにより、スリープモード時に、第
２のラッチ部にデータを確実に保持することができ、電
源をオフさせた第１のラッチ部と第２のラッチ部の間で
発生するサブスレッショルドリーク電流を防止すること
ができる。
【００５０】また、スリープモード時に、入力部、第１
のラッチ部、そして出力部に供給される電源をオフする
ので、それらの箇所でのサブスレッショルドリーク電流
を防止することができる。
のラッチ部、そして出力部に供給される電源をオフする
ので、それらの箇所でのサブスレッショルドリーク電流
を防止することができる。
【００５１】また、スリープモード時に、第１の差動増
幅器と第１のラッチ部との間に接続された第２のトラン
ジスタあるいは第３のトランジスタの各端子の電圧を制
御することにより、第２のトランジスタあるいは第３の
トランジスタで発生するサブスレッショルドリーク電流
を防止することができる。
幅器と第１のラッチ部との間に接続された第２のトラン
ジスタあるいは第３のトランジスタの各端子の電圧を制
御することにより、第２のトランジスタあるいは第３の
トランジスタで発生するサブスレッショルドリーク電流
を防止することができる。
【００５２】また、入力部をパストランジスタロジック
回路、第１のラッチ部を第２の差動増幅器で構成し、パ
ストランジスタロジック回路と第２の差動増幅器との間
に第４のトランジスタあるいは第５のトランジスタを接
続することにより、スリープモード時に、第２の差動増
幅器にも確実にデータを確保することができ、第２の差
動増幅器とパストランジスタロジック回路との間で発生
するサブスレッショルドリーク電流を防止することがで
きる。
回路、第１のラッチ部を第２の差動増幅器で構成し、パ
ストランジスタロジック回路と第２の差動増幅器との間
に第４のトランジスタあるいは第５のトランジスタを接
続することにより、スリープモード時に、第２の差動増
幅器にも確実にデータを確保することができ、第２の差
動増幅器とパストランジスタロジック回路との間で発生
するサブスレッショルドリーク電流を防止することがで
きる。
【００５３】更に、スリープモード時に、第４のトラン
ジスタあるいは第５のトランジスタの各端子の電圧を制
御することにより、第４のトランジスタあるいは第５の
トランジスタで発生するサブスレッショルドリーク電流
を防止することができる。
ジスタあるいは第５のトランジスタの各端子の電圧を制
御することにより、第４のトランジスタあるいは第５の
トランジスタで発生するサブスレッショルドリーク電流
を防止することができる。
【００５４】更にまた、パストランジスタロジック回路
のしきい値電圧をより小さくすることができるので、ラ
ンダムロジック回路の処理能力の向上を図ることができ
る。
のしきい値電圧をより小さくすることができるので、ラ
ンダムロジック回路の処理能力の向上を図ることができ
る。
【図１】 この発明の実施の形態１であるランダムロジ
ック回路の構成を示した図である。
ック回路の構成を示した図である。
【図２】 図１に示したフリップフロップ回路７〜１
２、１６〜２１、２５〜３０および３４〜３９の構成を
示した図である。
２、１６〜２１、２５〜３０および３４〜３９の構成を
示した図である。
【図３】 この発明の実施の形態２であるフリップフロ
ップ回路の構成を示した図である。
ップ回路の構成を示した図である。
【図４】 後段のラッチ部の動作を示したタイミングチ
ャート図である。
ャート図である。
【図５】 ＰＳ端子の電圧を制御する電圧制御回路の構
成を示す図である。
成を示す図である。
【図６】 ＮＳ端子の電圧を制御する電圧制御回路の構
成を示す図である。
成を示す図である。
【図７】 ＥＳ端子の電圧を制御する電圧制御回路の構
成を示す図である。
成を示す図である。
【図８】 この発明の実施の形態３のランダムロジック
回路の構成を示す図である。
回路の構成を示す図である。
【図９】 図８に示されたパストランジスタロジック回
路とフリップフロップ回路との構成を示した図である。
路とフリップフロップ回路との構成を示した図である。
【図１０】 従来の階層システムを示した図である。
【図１１】 従来のランダムロジックの構成を示した図
である。
である。
【図１２】 図１１のフリップフロップ回路の構成を示
した図である。
した図である。
５０ トランスファーゲート、 ５９〜６０ レベル変
換回路、 ６１〜６２トランスファーゲート、 ６３〜
６４ ＮＭＯＳトランジスタ、 ６５〜６６ＰＭＯＳト
ランジスタ、 ６７〜６８ ＮＭＯＳトランジスタ、
６９〜７０トランスファーゲート、 ７１〜７２ オペ
アンプ回路、 ７３ ＮＭＯＳトランジスタ、 ７４
オペアンプ回路、 ７５ ＮＭＯＳトランジスタ、 ８
８〜９０ パストランジスタロジック回路、 ９７〜９
９ パストランジスタロジック回路、 １０６〜１０８
パストランジスタロジック回路、 １１７〜１２４
ＮＭＯＳトランジスタ、 １２５〜１２８ ＮＭＯＳト
ランジスタ、 １２９〜１３０ ＰＭＯＳトランジス
タ、 １３１〜１３２ ＮＭＯＳトランジスタ、 １３
３〜１３６ ＮＭＯＳトランジスタ、 １３７〜１３８
ＰＭＯＳトランジスタ、 １３９〜１４０ ＮＭＯＳ
トランジスタ。
換回路、 ６１〜６２トランスファーゲート、 ６３〜
６４ ＮＭＯＳトランジスタ、 ６５〜６６ＰＭＯＳト
ランジスタ、 ６７〜６８ ＮＭＯＳトランジスタ、
６９〜７０トランスファーゲート、 ７１〜７２ オペ
アンプ回路、 ７３ ＮＭＯＳトランジスタ、 ７４
オペアンプ回路、 ７５ ＮＭＯＳトランジスタ、 ８
８〜９０ パストランジスタロジック回路、 ９７〜９
９ パストランジスタロジック回路、 １０６〜１０８
パストランジスタロジック回路、 １１７〜１２４
ＮＭＯＳトランジスタ、 １２５〜１２８ ＮＭＯＳト
ランジスタ、 １２９〜１３０ ＰＭＯＳトランジス
タ、 １３１〜１３２ ＮＭＯＳトランジスタ、 １３
３〜１３６ ＮＭＯＳトランジスタ、 １３７〜１３８
ＰＭＯＳトランジスタ、 １３９〜１４０ ＮＭＯＳ
トランジスタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J042 AA10 BA01 BA19 CA09 CA11 CA14 CA27 CA28 DA00 DA02 5J056 AA03 BB17 BB18 BB49 CC00 CC10 CC14 CC21 DD13 DD28 DD29 DD43 EE11 FF10 GG14 KK01
Claims (19)
- 【請求項１】データを入力する入力部と、 前記入力部から出力されたデータを受け取り、保持し
て、出力する第１のラッチ部と、 前記第１のラッチ部から出力されたデータを受け取り、
保持して、出力する第２のラッチ部と、 前記第２のラッチ部から出力されたデータを受け取り、
ロジック回路に出力する出力部と、 スリープモード時に、前記第１のラッチ部と前記第２の
ラッチ部との間で発生するサブスレッショルドリーク電
流を防止するためのサブスレッショルドリーク電流防止
回路とを備えたことを特徴とするランダムロジック回
路。 - 【請求項２】前記スリープモード時に、前記入力部、前
記第１のラッチ部、前記出力部は、ノーマルモード時に
供給される電源がそれぞれオフされることを特徴とする
請求項1記載のランダムロジック回路。 - 【請求項３】前記サブスレッショルドリーク電流防止回
路は、前記第１のラッチ回路と前記第２のラッチ部との
間に接続された第１のトランジスタで構成され、前記ス
リープモード時に、前記第１のトランジスタのゲートに
負電圧が供給されることを特徴とする請求項１記載のラ
ンダムロジック回路。 - 【請求項４】前記第１のトランジスタは、ＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタとから構成され、前記
スリープモード時に、前記ＮＭＯＳトランジスタのゲー
トには、ＶＳＳレベルに対して低い電圧が供給され、前
記ＰＭＯＳのゲートには、ＶＣＣレベルに対して高い電
圧が供給されることを特徴とする請求項３記載のランダ
ムロジック回路。 - 【請求項５】前記第２のラッチ部を構成するトランジス
タのしきい値電圧は、前記第１のラッチ部を構成するト
ランジスタのしきい値電圧よりも高く設定されているこ
とを特徴とする請求項４記載のランダムロジック回路。 - 【請求項６】前記第２のラッチ部は、第１の差動増幅器
から成り、 前記サブスレッショルドリーク電流防止回路は、第２の
トランジスタで構成され、前記第１のラッチ回路と前記
第１の差動増幅器との間に接続され、前記第１のラッチ
部から出力されたデータが、前記第２のトランジスタの
ゲートに供給されることを特徴とする請求項１記載のラ
ンダムロジック回路。 - 【請求項７】前記スリープモード時に、前記入力部、前
記第１のラッチ部、前記出力部は、ノーマルモード時に
供給される電源がそれぞれオフされることを特徴とする
請求項６記載のランダムロジック回路。 - 【請求項８】前記サブスレッショルドリーク電流防止回
路は、前記第１のラッチ部と前記第１の差動増幅器との
間に接続された第３のトランジスタを含み、前記第１の
ラッチ回路から出力された相補的なデータが、前記第２
のトランジスタの前記ゲートと前記第３のトランジスタ
のゲートとに、ぞれぞれ供給されることを特徴とする請
求項６記載のランダムロジック回路。 - 【請求項９】前記第２のトランジスタは、前記ノーマル
モード時に、その一端に、第１の電圧が供給され、前記
スリープモード時には、前記第２のトランジスタの前記
ゲートの電圧よりも高い第２の電圧が供給されることを
特徴とする請求項６記載のランダムロジック回路。 - 【請求項１０】前記第１の差動増幅器の第１の端子は、
前記ノーマルモード時に、前記第１の電圧が供給され、
前記スリープモード時には、前記第２のトランジスタの
前記ゲートの電圧よりも高い第３の電圧が供給されるこ
とを特徴とする請求項９記載のランダムロジック回路。 - 【請求項１１】前記第１の差動増幅器の第２の端子は、
前記ノーマルモード時に、前記第２の電圧が供給され、
前記スリープモード時には、前記第２の電圧よりも高い
第４の電圧が供給されることを特徴とする請求項１０記
載のランダムロジック回路。 - 【請求項１２】前記第３の電圧は、前記第１の電圧と前
記第２の電圧との間に設定されることを特徴とする請求
項１１記載のランダムロジック回路。 - 【請求項１３】前記第１の差動増幅器を構成するトラン
ジスタのしきい値電圧は、前記第１のラッチ部を構成す
るトランジスタのしきい値電圧よりも高く設定されてい
ることを特徴とする請求項１２記載のランダムロジック
回路。 - 【請求項１４】前記入力部は、パストランジスタロジッ
ク回路で構成され、 前記第１のラッチ部は、第２の差動増幅器で構成され、 前記パストランジスタロジック回路と前記第２の差動増
幅器との間に接続され、前記パストランジスタロジック
回路から出力されたデータがゲートに供給される第４の
トランジスタとを備えたことを特徴とする請求項６記載
のランダムロジック回路。 - 【請求項１５】前記パストランジスタロジック回路と前
記第２の差動増幅器との間に接続された第５のトランジ
スタを含み、前記パストランジスタロジック回路から出
力された相補的なデータが、前記第４のトランジスタの
前記ゲートと前記第５のトランジスタのゲートとに、ぞ
れぞれ供給されることを特徴とする請求項１４記載のラ
ンダムロジック回路。 - 【請求項１６】前記第４のトランジスタは、前記ノーマ
ルモード時に、その一端に、第５の電圧が供給され、前
記スリープモード時には、前記第４のトランジスタの前
記ゲートの電圧よりも高い第６の電圧が供給されること
を特徴とする請求項１４記載のランダムロジック回路。 - 【請求項１７】前記第２の差動増幅器の第１の端子は、
前記ノーマルモード時に、前記第５の電圧が供給され、
前記スリープモード時には、前記第４のトランジスタの
前記ゲートの電圧よりも高い第７の電圧が供給されるこ
とを特徴とする請求項１６記載のランダムロジック回
路。 - 【請求項１８】前記第２の差動増幅器の第２の端子は、
前記ノーマルモード時に、前記第６の電圧が供給され、
前記スリープモード時には、前記第６の電圧よりも高い
第８の電圧が供給されることを特徴とする請求項１７記
載のランダムロジック回路。 - 【請求項１９】前記第７の電圧は、前記第５の電圧と前
記第６の電圧との間に設定されることを特徴とする請求
項１８記載のランダムロジック回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135088A JP2000332598A (ja) | 1999-05-17 | 1999-05-17 | ランダムロジック回路 |
| US09/571,270 US6337583B1 (en) | 1999-05-17 | 2000-05-15 | Random logic circuit |
| US10/036,406 US6621306B2 (en) | 1999-05-17 | 2002-01-07 | Random logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135088A JP2000332598A (ja) | 1999-05-17 | 1999-05-17 | ランダムロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332598A true JP2000332598A (ja) | 2000-11-30 |
Family
ID=15143561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135088A Pending JP2000332598A (ja) | 1999-05-17 | 1999-05-17 | ランダムロジック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6337583B1 (ja) |
| JP (1) | JP2000332598A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519787B1 (ko) * | 2002-11-07 | 2005-10-10 | 삼성전자주식회사 | 슬립 모드에서 데이터 보존이 가능한 ｍｔｃｍｏｓ플립플롭 회로 |
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
| JP2007142608A (ja) * | 2005-11-16 | 2007-06-07 | Elpida Memory Inc | 差動増幅回路 |
| US7827427B2 (en) | 2006-09-28 | 2010-11-02 | Samsung Electronics Co., Ltd. | System-on-chip embodying sleep mode by using retention input/out device |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489804B1 (en) * | 2001-06-01 | 2002-12-03 | Sun Microsystems, Inc. | Method for coupling logic blocks using low threshold pass transistors |
| US6501295B1 (en) | 2001-06-01 | 2002-12-31 | Sun Microsystems, Inc. | Overdriven pass transistors |
| US6472919B1 (en) | 2001-06-01 | 2002-10-29 | Sun Microsystems, Inc. | Low voltage latch with uniform stack height |
| US6819156B1 (en) | 2001-11-26 | 2004-11-16 | Xilinx, Inc. | High-speed differential flip-flop |
| US7091766B2 (en) * | 2002-07-11 | 2006-08-15 | Texas Instruments Incorporated | Retention register for system-transparent state retention |
| US6989702B2 (en) * | 2002-07-11 | 2006-01-24 | Texas Instruments Incorporated | Retention register with normal functionality independent of retention power supply |
| CN100372232C (zh) * | 2002-10-29 | 2008-02-27 | 高通股份有限公司 | 减少集成电路内泄漏的系统 |
| US6998895B2 (en) * | 2002-10-29 | 2006-02-14 | Qualcomm, Incorporated | System for reducing leakage in integrated circuits during sleep mode |
| JP4412893B2 (ja) * | 2002-11-25 | 2010-02-10 | シャープ株式会社 | 半導体集積回路およびその製造方法 |
| JP2007536771A (ja) * | 2004-02-19 | 2007-12-13 | モスエイド テクノロジーズ コーポレーション | 低漏出のデータ保持回路 |
| US7227383B2 (en) * | 2004-02-19 | 2007-06-05 | Mosaid Delaware, Inc. | Low leakage and data retention circuitry |
| JP5211310B2 (ja) * | 2007-03-07 | 2013-06-12 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体集積回路 |
| KR100915829B1 (ko) * | 2008-02-20 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 집적회로의 데이터 출력 드라이버 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376848A (en) * | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
| EP0713292A3 (en) * | 1994-11-21 | 1997-10-01 | Motorola Inc | Feedback interlock circuit and its operating method |
| US5612632A (en) * | 1994-11-29 | 1997-03-18 | Texas Instruments Incorporated | High speed flip-flop for gate array |
| JP3080062B2 (ja) * | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
-
1999
- 1999-05-17 JP JP11135088A patent/JP2000332598A/ja active Pending
-
2000
- 2000-05-15 US US09/571,270 patent/US6337583B1/en not_active Expired - Fee Related
-
2002
- 2002-01-07 US US10/036,406 patent/US6621306B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
| KR100519787B1 (ko) * | 2002-11-07 | 2005-10-10 | 삼성전자주식회사 | 슬립 모드에서 데이터 보존이 가능한 ｍｔｃｍｏｓ플립플롭 회로 |
| JP2007142608A (ja) * | 2005-11-16 | 2007-06-07 | Elpida Memory Inc | 差動増幅回路 |
| JP4600827B2 (ja) * | 2005-11-16 | 2010-12-22 | エルピーダメモリ株式会社 | 差動増幅回路 |
| US7827427B2 (en) | 2006-09-28 | 2010-11-02 | Samsung Electronics Co., Ltd. | System-on-chip embodying sleep mode by using retention input/out device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6337583B1 (en) | 2002-01-08 |
| US6621306B2 (en) | 2003-09-16 |
| US20020057111A1 (en) | 2002-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100292595B1 (ko) | 저 전력 및 작은 영역의 슬립 모드를 갖는 반도체 집적 회로 | |
| US7348804B2 (en) | Low leakage and data retention circuitry | |
| JP2000332598A (ja) | ランダムロジック回路 | |
| US7583110B2 (en) | High-speed, low-power input buffer for integrated circuit devices | |
| US20080001628A1 (en) | Level conversion circuit | |
| KR100686983B1 (ko) | 레벨 컨버터 회로 | |
| JP5116454B2 (ja) | 電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチに関する方法及びシステム | |
| US6191636B1 (en) | Input buffer/level shifter | |
| US20040160244A1 (en) | Sense amplifier having synchronous reset or asynchronous reset capability | |
| US6384631B1 (en) | Voltage level shifter with high impedance tri-state output and method of operation | |
| US6710638B2 (en) | Voltage conversion circuit and semiconductor device | |
| US6310493B1 (en) | Semiconductor integrated circuit | |
| JPH10276069A (ja) | データラッチ回路 | |
| US20080111588A1 (en) | Input buffer circuit | |
| KR100210734B1 (ko) | 논리 및 레벨 변환 회로 및 반도체 장치 | |
| KR100261179B1 (ko) | 씨모스 전압 레벨 쉬프트 회로 | |
| US6646471B2 (en) | Signal transfer circuit | |
| JP3297773B2 (ja) | Ｃｍｏｓ論理回路 | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| JP2007166441A (ja) | センスアンプ回路 | |
| KR20000000993A (ko) | 데이타 입력버퍼 | |
| JPH07312384A (ja) | 信号線切替回路 | |
| JPH0983334A (ja) | 半導体集積回路 | |
| JP2008219249A (ja) | Ｃｍｏｓ回路 | |
| JPH05108562A (ja) | 半導体集積回路装置 |