JP2007166441A - センスアンプ回路 - Google Patents
センスアンプ回路 Download PDFInfo
- Publication number
- JP2007166441A JP2007166441A JP2005362543A JP2005362543A JP2007166441A JP 2007166441 A JP2007166441 A JP 2007166441A JP 2005362543 A JP2005362543 A JP 2005362543A JP 2005362543 A JP2005362543 A JP 2005362543A JP 2007166441 A JP2007166441 A JP 2007166441A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- transistor
- potential
- transistors
- latch unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】センスアンプ部11は、逆相関係にある2つの入力信号DB,DTの差動電圧を同期信号CKに応答して増幅する。ラッチ部12は、同期信号が無効な間は出力(内部ノード)を電源電位Vddに保持し同期信号が有効になるとセンスアンプ部の出力信号を更に増幅する。セット・リセット型ラッチ部13は、ラッチ部の出力信号を電源電位または接地電位Vssまでのフル振幅状態で保持して出力する。
【選択図】図1
Description
図1は、本発明のセンスアンプ回路の実施例1を示す回路図である。このセンスアンプ回路は、センスアンプ部11,ラッチ部12およびセット・リセット型ラッチ部13から成り、各部におけるトランジスタはCMOS(Complementary Metal Oxide Semiconductor)で構成されている。
[動作の説明]
次に、図1のセンスアンプ回路の動作について説明する。このセンスアンプ回路は、同期信号であるクロック信号CKがハイ電位の時はセンスアンプモードに設定され、ロウ電位の時はデータ保持モードに設定される。
12 ラッチ部
13 セット・リセット型ラッチ部
TP11〜TP17 PMOSトランジスタ
TP121,TP122 PMOSトランジスタ
TP131,TP132 PMOSトランジスタ
TN11〜TN15 NMOSトランジスタ
TN141,TN142 NMOSトランジスタ
BF11 バッファ回路
ND11〜ND12 NAND回路
Vdd 電源電位
Vss 接地電位
Claims (7)
- 逆相関係にある2つの入力信号の差動電圧を同期信号に応答して増幅するセンスアンプ部と、
前記同期信号が無効な間は出力(内部ノード)を電源電位に保持し前記同期信号が有効になると前記センスアンプ部の出力信号を更に増幅するラッチ部と、
前記ラッチ部の出力信号を前記電源電位または接地電位までのフル振幅状態で保持して出力するセット・リセット型ラッチ部とから構成されることを特徴とするセンスアンプ回路。 - 前記センスアンプ部は、
ゲートが前記入力信号、ドレインが前記出力信号に接続された第1,第2のNMOSトランジスタと、
ドレインが前記第1,第2のNMOSトランジスタの各ソース、ソースが接地電位、ゲートがクロック信号に接続された第3のNMOSトランジスタとで構成されることを特徴とする請求項1記載のセンスアンプ回路。 - 前記ラッチ部は、
ソースが前記電源電位、ドレインが前記第1,第2のNMOSトランジスタのドレイン、ゲートが前記クロック信号に接続された第1,第2のPMOSトランジスタと、
ソースが前記電源電位、ドレインが前記第1,第2のNMOSトランジスタのドレイン、ゲートが前記第2,第1のNMOSトランジスタのドレインに接続された第3,第4のPMOSトランジスタと、
ドレインが前記第1,第2のNMOSトランジスタのドレイン、ゲートが前記第2,第1のNMOSトランジスタのドレインに接続された第4,第5のNMOSトランジスタと、
ドレインが前記第4,第5のNMOSトランジスタの各ソース、ソースが接地電位、ゲートが前記クロック信号に接続された第6のNMOSトランジスタとで構成されることを特徴とする請求項1記載のセンスアンプ回路。 - 前記ラッチ部は、前記内部ノードが前記電源電位にプリチャージされた状態(ハイ電位)からロウ電位に遷移する際に前記ハイ電位とロウ電位を識別する閾値電位を高めるためのトランジスタを設けたことを特徴とする請求項1ないし請求項3のいずれかに記載のセンスアンプ回路。
- 前記ラッチ部は、前記第3のPMOSトランジスタに並列接続された第5のPMOSトランジスタと、第4のPMOSトランジスタに並列接続された第6のPMOSトランジスタとを有することを特徴とする請求項4に記載のセンスアンプ回路。
- 前記ラッチ部は、前記センスアンプ部の出力信号をより遅れて更に増幅するためのトランジスタを設けたことを特徴とする請求項1ないし請求項5のいずれかに記載のセンスアンプ回路。
- 前記ラッチ部は、前記第4,第5のNMOSトランジスタのソースと前記第6のNMOSトランジスタの間に挿入された第7のNMOSトランジスタと、前記クロック信号を遅延させて前記第7のNMOSトランジスタのゲートに供給するバッファとを有することを特徴とする請求項6記載のセンスアンプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005362543A JP4746976B2 (ja) | 2005-12-16 | 2005-12-16 | センスアンプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005362543A JP4746976B2 (ja) | 2005-12-16 | 2005-12-16 | センスアンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007166441A true JP2007166441A (ja) | 2007-06-28 |
JP4746976B2 JP4746976B2 (ja) | 2011-08-10 |
Family
ID=38248799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005362543A Expired - Fee Related JP4746976B2 (ja) | 2005-12-16 | 2005-12-16 | センスアンプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4746976B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102035528A (zh) * | 2010-11-30 | 2011-04-27 | 四川和芯微电子股份有限公司 | 高速动态比较锁存器 |
CN108233896A (zh) * | 2018-01-31 | 2018-06-29 | 电子科技大学 | 一种低功耗灵敏放大器型d触发器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10327066A (ja) * | 1997-05-27 | 1998-12-08 | Sony Corp | トランジスタ論理回路におけるnMOSゲート入力型センスアンプ |
JPH11500562A (ja) * | 1995-02-16 | 1999-01-12 | シーラス ロジック,インコーポレイテッド | 論理レベル出力データを加速ラッチするプルアップ回路を備えたセンス増幅器 |
JP2004214717A (ja) * | 2002-12-26 | 2004-07-29 | Sony Corp | フリップフロップ |
-
2005
- 2005-12-16 JP JP2005362543A patent/JP4746976B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11500562A (ja) * | 1995-02-16 | 1999-01-12 | シーラス ロジック,インコーポレイテッド | 論理レベル出力データを加速ラッチするプルアップ回路を備えたセンス増幅器 |
JPH10327066A (ja) * | 1997-05-27 | 1998-12-08 | Sony Corp | トランジスタ論理回路におけるnMOSゲート入力型センスアンプ |
JP2004214717A (ja) * | 2002-12-26 | 2004-07-29 | Sony Corp | フリップフロップ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102035528A (zh) * | 2010-11-30 | 2011-04-27 | 四川和芯微电子股份有限公司 | 高速动态比较锁存器 |
CN102035528B (zh) * | 2010-11-30 | 2012-10-03 | 四川和芯微电子股份有限公司 | 高速动态比较锁存器 |
CN108233896A (zh) * | 2018-01-31 | 2018-06-29 | 电子科技大学 | 一种低功耗灵敏放大器型d触发器 |
Also Published As
Publication number | Publication date |
---|---|
JP4746976B2 (ja) | 2011-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9490782B2 (en) | Latch circuit | |
US7541841B2 (en) | Semiconductor integrated circuit | |
US7839170B1 (en) | Low power single rail input voltage level shifter | |
US8334709B2 (en) | Level shifter | |
TW200828333A (en) | Sense amplifier circuit and sense amplifier-based flip-flop having the same | |
US7403045B2 (en) | Comparator circuit with reduced switching noise | |
KR100829793B1 (ko) | 랜덤 신호 발생기 및 이를 포함하는 난수 발생기 | |
JP2003078407A (ja) | 高速サンプリングレシーバー | |
US7679406B2 (en) | Comparator having a preamplifier with power saved while latching data | |
US6621306B2 (en) | Random logic circuit | |
JP4167905B2 (ja) | 半導体集積回路のレシーバ回路 | |
US6441649B1 (en) | Rail-to-rail input clocked amplifier | |
US7528630B2 (en) | High speed flip-flop | |
JP4746976B2 (ja) | センスアンプ回路 | |
US6642748B2 (en) | Input circuit | |
JP2000306385A (ja) | 半導体メモリ装置の相補型差動入力バッファ | |
JP4491730B2 (ja) | 一定遅延零待機の差動論理レシーバおよび方法 | |
JPH04232691A (ja) | サイクル・タイムを短縮したクロック動作式増幅器 | |
JP2011151768A (ja) | レベルシフト回路 | |
JP2000059204A (ja) | ダイナミック型論理回路および半導体集積回路装置 | |
JP2019050550A (ja) | レベルシフト回路 | |
JP2014230134A (ja) | 遅延調整回路 | |
JP7001314B2 (ja) | 信号伝送装置及び信号伝送システム | |
JP2011091543A (ja) | 信号伝送回路 | |
JP2008219249A (ja) | Cmos回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080918 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110223 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110509 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110516 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |