JP2005537768A - 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 - Google Patents

Abstract

待機モード中における状態保持回路の電力消費量を減らすための方法であって、アクティブ状態において、常用電源（ＶＤＤ）および待機電源（ＶＤＤ＿ＳＴＡＮＤＢＹ）を状態保持回路に供給し、アクティブ状態から待機状態へ移行するため、常用電源をグランドレベルまで減少させるとともに、待機電源（ＶＤＤ＿ＳＴＡＮＤＢＹ）を維持し、それにより、待機モード中に状態を保持できる十分な電力を状態保持回路の回路素子（３６，１４２，７８，８５）に対して供給し、待機状態からアクティブ状態へ移行するため、常用電源（ＶＤＤ）をそのグランドレベルからそのアクティブレベルまで増大させることを含む方法が開示されている。待機モード中における状態保持回路の電力消費量を減らすための回路であって、少なくとも１つの制御信号を供給するための制御ユニット（１）と、少なくとも１つの入力信号を供給するためのデータ入力ユニット（３）と、少なくとも１つの出力信号を供給するためのデータ出力ユニット（７）と、待機モード中に回路の状態の少なくとも一部を保持するためのデータ記憶ユニット（５）と、アクティブモード中にデータ記憶ユニット（５）に電力を供給する常用電源と、アクティブモードおよび待機モード中にデータ記憶ユニット（５）の少なくとも一部へ電力を供給する待機電源とを備える状態保持回路が開示されている。

Description

本発明は、電力消費量を減らすための方法、回路、電子装置に関し、特に、待機モード中における状態保持回路の電力消費量を減らす方法、状態保持回路、電子装置に関する。

バッテリ作動する装置においては、特に、待機時間が長い状態保持回路においては、漏れ電力が益々大きな浪費のもとになってきている。漏れを回避するための１つの明らかな方法は、待機中に給電を中断することである。しかしながら、多くのシステムはその状態を維持しなければならず、状態がラッチまたは状態保持回路内に記憶されたデータによって規定される例えばデジタル回路において供給電圧を閉じることにより、状態が失われる。

米国特許第５，８１２，４６３号は、漏れ電流およびラッチアップに対する脆弱性を減らす高速で高電圧のラッチを提供している。ラッチは、プログラム電源と出力との間に切換えトランジスタを有している。ラッチ入力が出力をドライブするようにローレベルに移行されると、切換えトランジスタがラッチ入力によってＯＦＦに切り換えられる。これにより、切換えトランジスタは、漏れ電流を減少させる。プログラム電源に結合される出力ドライバトランジスタが使用される。ラッチ出力がＶｃｃ電源により最初に引き上げられる。ラッチ出力が最初のレベルまで引き上げられた後、出力ドライバトランジスタがＯＮになる。その後、出力ドライバトランジスタは、プログラム電源により出力端子を高出力電圧レネルまで引き上げる。Ｖｃｃ電源を用いて最初に出力を引き上げると、装置のワット損が減少する。ラッチ回路は、ラッチアップを防止するための２つのプログラム電源と、ｎ−ウェル電源と、局部電源とを更に備えている。ラッチが読み取りモードからプログラムモードに切り換えられると、局部電源が立ち上げられる前にｎ−ウェル電源がプログラム電圧へと立ち上げられる。ラッチがプログラムモードから読み取りモードに切り換えられると、ｎ−ウェル電源電圧は、局部電源が立ち下げられて他の回路が放電されるまで立ち下げられない。これにより、ｎ−ウェル電圧は、ｎ−ウェルに結合されたｐ−拡散の電圧と少なくとも同じ大きさになり、これにより、ラッチアップが防止される。米国特許第５８１２４６３号は、メモリ回路に関するものである。一実施形態として、漏れが少ないラッチ回路が提案されている。開示された回路は、フラッシュメモリやＥＥＰＲＯＭ等の特定のタイプのメモリに適用できる。提案されたラッチ回路は、フラッスメモリの通常の回路と高電圧回路との境界面で使用されるレベルシフタである。

米国特許第５，９５５，９１３号は、第１のモード（低い電力を消費する）または第２のモード（比較的高い電力を消費する）のいずれかで選択的に動作可能な集積回路を開示している。回路は、ＭＯＳトランジスタと、少なくとも１つのトランジスタのための給電回路とを有している。両方のモードにおいて、給電回路は、各トランジスタの本体を所定の電圧（例えば、各トランジスタがＰＭＯＳ装置である場合、５〜５．５ボルトの範囲の電圧Ｖｃｃ）に保持する。給電回路は、第２のモードにおいてはこの所定の電圧を各トランジスタのソースに供給するが、第１のモードにおいては所定の電圧またはこれから僅かにオフセットされた電圧を各トランジスタのソースに供給する。幾つかの実施形態において、給電回路（第１のモード、最初の一時的な状態後）は、複数のＰＭＯＳトランジスタによって共有される１つのウェルに対して第１の電圧を供給するとともに、各ＰＭＯＳのソースに対して第２の電圧を供給する。あるいは、給電回路（第１のモード、最初の一時的な状態後）は、複数のＮＭＯＳトランジスタのそれぞれの本体に対して第１の電圧を供給するとともに、各ＮＭＯＳ装置のソースに対して第２の電圧を供給する。第２の電圧は、第１のモードにおいてトランジスタ漏れ電流の所望の減少を達成できかつ第１のモードから第２のモードへの移行のための所望の電力アップ時間を得ることができるように選択された電圧降下分だけ第１の電圧からオフセットされていることが好ましい。好適な実施形態において、集積回路はフラッシュメモリアレーを有するメモリチップであり、電圧降下は１．４ボルト〜２ボルトの範囲であり、電圧降下は、１つのダイオード接続されたＭＯＳトランジスタまたは互いに直列に接続された２つのダイオード接続されたＭＯＳトランジスタを用いて実施される。

米国公開特許第２００１／００３８５５２Ａ１号は、内部にＰＭＯＳトランジスタが形成されるｎ−ウェルと、内部にＮＭＯＳトランジスタが形成されるｐ−ウェルとを有するスタティックメモリセルを備えた半導体メモリを開示している。ｎ−ウェルおよびｐ−ウェルは複数のブロックに分割されており、各ブロックは所定数のメモリセルを有している。ｎ−ウェルおよびｐ−ウェルは、各ブロック内において、メモリセルが選択されたか否かに応じて変化する電圧を受ける。メモリセルが動作のために選択されると、メモリセル内の各トランジスタの閾値電圧が減少され、メモリセルから取り出される電流が増大する。メモリセルが選択されない場合には、メモリセルの漏れ電流を減らすために閾値電圧が増大される。この構成によれば、待機電流が抑えられ、メモリセルの動作速度が高まる。

米国特許第５９５５９１３号および米国公開特許第２００１／００３８５５２号は、バックバイアス電圧を使用してＭＯＳスイッチの閾値電圧を電気的に増大させることにより漏れを減少させるという伝統的な考えを提案している。これらはそれぞれ実施形態としてメモリ回路を与えている。

米国特許第６，３４４，７６１Ｂ２号は、電流比較型ラッチにおいて、クロック信号が「Ｌ」レベルとなる電流比較型ラッチのリセットモード中に、高電位給電ラインから低電位給電ラインへと延びる電流径路に沿って配置されたトランジスタがＯＦＦに切り換えられ、一方、高電位給電ラインを２つの出力端子に接続するトランジスタがＯＮに切り換えられることにより、２つの各出力端子の電位を論理レベル（「Ｈ」レベルまたは「Ｌ」レベル）にし、それにより、貫通電流（ｔｈｒｏｕｇｈ ｃｕｒｒｅｎｔ）が高電位給電ラインから低電位給電ラインへ流れることを防止することについて開示している。したがって、リセットモード中の貫通電流を減らしつつ、高速でかつ高精度の電流比較が行なわれる。米国特許第６３３４７６１Ｂ２号は、アナログ・デジタル変換器等で使用できる電流比較型ラッチについて記載している。その目的は、リセット状態で流れる貫通電流を排除して電力消費量を減らす電流比較型ラッチであって、高速でかつ高精度の比較を行なうことができる電流比較型ラッチを提供することである。

米国公開特許第２００２／００２４８７３Ａ１号は、横列デコーダから送られかつ電源電位Ｖｃｃおよびグランド電位ＧＮＤの振幅を有するワードライン群指定信号を、高電圧Ｖｐｐおよびマイナス電位Ｖｂｂの互いに相補的な論理信号ＷＤ，ＺＷＤに変換するレベルコンバータを開示している。ＲＸデコーダは、アドレス信号をデコードして、ワードライン群内の１つのワードラインを指定する振幅が（Ｖｐｐ−Ｖｂｂ）の信号を出力する。各ワードラインに対応して設けられたワードドライバは、レベル変換回路から送られた信号ＷＤ，ＺＷＤにしたがって、ワードライン指定信号またはマイナス電位を対応するワードラインへ送信する。選択されなかったワードラインは、ワードドライバからマイナス電位Ｖｂｂを受ける。選択されたワードラインは、ワードドライバから高電圧Ｖｐｐを受ける。ワードラインおよび／またはビットラインの電位変化によって引き起こされる場合がある選択されなかったメモリセル内のメモリトランジスタでのチャンネル漏れ電流を抑えることができ、また、メモリセルの電荷保持特性を向上させることができる。米国公開特許第２００２／００２４８７３号は、電荷の形態を成す情報を記憶するダイナミック半導体メモリ装置を開示している。このメモリは、メモリセルの電荷保持特性を向上させるための構造を備えている。

米国特許第６３４４７６１号および米国公開特許第２００２００２４８７３号は、漏れ電流を低減しかつ以下の特徴を有する半導体メモリ装置に関するものである。低電位電源がＯＦＦに切り換えられると、高電位電源に接続されたトランジスタがＯＮに切り換えられ、貫通電流が防止される。ＮＭＯＳ装置のための別個の電源が設けられている。

本発明の目的は、待機モード中における電力消費特性が向上された方法、状態保持回路、電子装置を提供することである。

本発明の目的を達成するために、状態保持回路、例えばラッチ、フリップフロップ、または、他のデータ記憶素子の待機モード中における電力消費量を減らすための方法であって、アクティブ状態において、常用電源ＶＤＤおよび待機電源ＶＤＤ＿ＳＴＡＮＤＢＹを上記状態保持回路に供給し、上記アクティブ状態から待機状態へ移行するため、上記常用電源をグランドレベルまで減少させるとともに、上記待機電源ＶＤＤ＿ＳＴＡＮＤＢＹを維持し、それにより、待機モード中に状態を保持できる十分な電力を上記状態保持回路の回路素子に対して供給し、上記待機状態から上記アクティブ状態へ移行するため、上記常用電源ＶＤＤをそのグランドレベルからそのアクティブレベルまで増大させることを含む方法が開示される。この方法によれば、回路の状態を損なうことなく、デジタル回路に対して常用電源を閉じることができ、それにより、漏れがかなり減少し、例えばＣＭＯＳ１２技術においては約１００のファクタ分だけ漏れが減少する。

本発明の好適な実施形態においては、アクティブ状態から待機状態への移行時に、上記待機電源ＶＤＤ＿ＳＴＡＮＤＢＹは、回路素子の状態を保持するのに十分な更に低い下位レベルへと減少され、アクティブモードに戻る際に、上記待機電源ＶＤＤ＿ＳＴＡＮＤＢＹは、上記下位電圧からそのアクティブレベルへと増大される。待機電源ＶＤＤ＿ＳＴＡＮＤＢＹが下位レベルに減少すると、待機モードにおける漏れ電力が減少する。

本発明の好適な実施形態においては、高い閾値電圧を有するトランジスタにより、待機モード中における回路素子の状態保持が行なわれる。高い閾値電圧を有するトランジスタを使用すると、漏れ電力が非常に少なくなる。

本発明の好適な実施形態においては、制御信号が待機モード中に保持される。

本発明の好適な実施形態においては、上記状態保持回路の外部にあっても良い手段により待機モード中に上記制御信号が所定のローレベルに保持される。しかしながら、本発明の更に好適な実施形態においては、待機モード中、上記状態保持回路内に設けられた手段により上記制御信号が保持される。そのような手段は、待機信号に接続されるゲート端子を有しかつ待機モード中にＯＮに切り換えられるとともに待機モード以外の時にＯＦＦに切り換えられるようになっている少なくとも１つのトランジスタを備えていても良く、上記トランジスタのドレイン端子またはソース端子が所定の電圧レベルを有するラインに接続され、上記電圧レベルで上記制御信号が保持されなければならない。上記電圧レベルがほぼグランドであっても良い。本発明の一実施形態において、上記トランジスタは、待機モード中にハイレベルでかつ待機モード以外の時にローレベルである待機信号に接続されたゲート端子と、グランドに接続されたソース端子とを有するｎチャンネルＭＯＳＦＥＴであっても良い。

本発明の更なる目的は、少なくとも１つの制御信号を供給するための制御ユニットと、少なくとも１つの入力信号を供給するためのデータ入力ユニットと、少なくとも１つの出力信号を供給するためのデータ出力ユニットと、待機モード中に回路の状態の少なくとも一部を保持するための回路素子を備えるデータ記憶ユニットと、アクティブモード中に常用電源から上記回路素子へと電源を結合するための第１の手段と、上記アクティブモードおよび上記待機モード中に待機電源から上記回路素子へと電源を結合するための第２の手段とを備える状態保持回路によって達成される。既知の低電力回路と比べると、本発明の状態保持回路は、状態保持回路が組み込まれる電子装置または回路の待機モードにおける電力消費量を著しく減らすことができる。

本発明の好適な実施形態においては、上記制御ユニットが上記常用電源および上記待機電源に接続される。制御ユニットが待機電源に接続されているため、待機モード中に制御信号が維持される。

本発明の好適な実施形態において、制御ユニットは、制御入力信号を受ける少なくとも１つの入力端子と、少なくとも１つの制御出力端子とを備えている。制御ユニットは、少なくとも１つの制御入力信号を処理できるとともに、少なくとも１つの出力制御信号を生成することができる。これは、様々な入力制御信号を使用できるため有益である。異なる出力端子を異なる制御信号をもって異なる回路素子に接続することができる。

本発明の好適な実施形態において、制御ユニットは、待機モード中に状態を保持するための少なくとも１つの状態保持スイッチを備えている。状態が制御信号のソースで直接に保持されるため、全ての制御ユニットが待機モード中に状態を保持するための少なくとも１つの状態保持スイッチを備えていることは、制御ユニットの有利な特徴である。

制御ユニットは、少なくとも１つの反転制御信号と少なくとも１つの非反転制御信号とを供給する少なくとも２つのインバータステージを備えていることが好ましい。

制御ユニットは、待機モード中に反転制御信号および／または非反転制御信号の状態を保持するようになっている。このため、制御ユニットは、待機電圧供給源に結合される。待機中における制御ユニットからの電流漏れを減らすため、制御ユニットは閾値電圧が高いトランジスタを備えていても良い。

本発明の他の好適な実施形態においては、上記データ記憶ユニットが上記常用電源および上記待機電源に接続されている。上記データ記憶ユニットは、反転制御信号および非反転制御信号に接続されていることが好ましい。

本発明の好ましい他の実施形態において、データ記憶ユニットは、反転データ入力信号を保持する少なくとも１つの状態保持スイッチおよび／または非反転データ入力信号を保持する少なくとも１つの状態保持スイッチを備えている。

本発明の更なる好適な実施形態において、データ記憶ユニットは、反転データ入力信号を保持するためのシリアル回路を備えている。

反転データ入力信号を保持するためのシリアル回路は、待機電源に接続された反転データ入力信号を保持する状態保持スイッチと、制御信号に接続された状態保持スイッチとを備えていることが好ましい。

データ記憶ユニットは、待機中に漏れ電流を減らすため、閾値電圧が高いトランジスタを備えていることが好ましい。

本発明の他の好適な実施形態において、データ記憶ユニットの状態保持スイッチは、閾値電圧が高いトランジスタである。閾値電圧が高いトランジスタの利点は、漏れ電力が非常に小さいという点である。

本発明の一実施形態においては、待機中に上記制御信号を所定のレベルに保持するための手段が設けられても良い。そのような手段は、制御ユニット内に含まれていても良く、また、待機モード中にハイレベルでありかつ待機モード以外の時にローレベルである待機信号に接続されていても良い。いずれにしても、回路は、上記アクティブモード中に更なる電流を回路に供給して、上記待機電源からの電流の所要量を減少させる手段を有していても良い。

本発明の更に他の目的は、常用電源と、待機電源と、上記常用電源に結合された第１の回路部と、上記常用電源および上記待機電源に結合された第２の回路部とを備えた電子装置であって、上記第２の回路部は、電子装置の待機モード中に上記第１の回路部の状態を保持するための状態保持回路を備え、上記状態保持回路は、少なくとも１つの制御信号を供給するための制御ユニットと、少なくとも１つの入力信号を供給するためのデータ入力ユニットと、少なくとも１つの出力信号を供給するためのデータ出力ユニットと、待機モード中に上記第１の回路部の状態の少なくとも一部を保持するためのデータ記憶ユニットとを備え、上記常用電源は、電子装置のアクティブモード中に回路素子へ電力を供給するようになっており、上記待機電源は、上記アクティブモードおよび上記待機モード中に上記回路素子へ電力を供給するようになっている電子装置によって実現される。そのような電子装置においては、第１の回路部および第２の回路部の両方において電力消費量を減少させることができる待機モードに入ることができる。第１の回路部は、第２の回路部の状態保持回路だけが待機電源に接続されたままになっている間、完全にＯＦＦに切り換えられても良い。電子装置の全体またはその幾つかの部分をＯＦＦに切り換えることを含んでいても良いこのような方法によれば、電子装置によるその待機モード中の電力消費量を大幅に減らすことができる。待機電源は、上記待機モード中に、回路素子に対して電力を減らして供給するようになっていることが有益である。これにより、電子装置のその待機モード中における電力消費量が更に減少する。

電子装置の好適な実施形態において、回路素子は第２の回路部の別個のウェル内に配置されている。これは、この別個のウェル内に配置されている回路素子、例えばｐ−ウェル内のｎＭＯＳトランジスタ、ｎ−ウェル内のｐＭＯＳトランジスタまたは他のタイプの複数のウェル技術で実現される回路素子を、電子装置の他の部品から電気的に分離することができ、それにより、回路素子内に記憶されたデータに支障を来たすことなく、これらの他の部品からの電力漏れを更に減らすための手段、例えばバックバイアシング技術を用いることができるという利点を有している。

これらの利点および様々な他の利点並びに本発明を特徴付ける新規な特徴は、本明細書に添付されかつ本明細書の一部を成す請求の範囲に特に示されている。しかしながら、本発明、本発明の利点、本発明を使用することによって得られるものを更に良く理解するためには、本発明の好適な実施形態を図示して説明する本発明の一部を成す図面および付随する記述的内容を参照しなければならない。

図１の状態保持回路図は、ｐチャンネルを有するＦＥＴおよびｎチャンネルを有するＦＥＴを備えている。ｐチャンネルを有するＦＥＴは、ゲート端子とソース端子との間の電圧がゼロよりも小さい時にＯＮであり、ゲート端子とソース端子との間の電圧がゼロよりも大きい時にＯＦＦである。ｎチャンネルを有するＦＥＴは、ゲート端子とソース端子との間の電圧がゼロよりも大きい時にＯＮであり、ゲート端子とソース端子との間の電圧がゼロよりも小さい時にＯＦＦである。

状態保持回路図は、トランジスタ３６のゲート接点４およびトランジスタ３８のゲート接点１２に接続された入力端子２を備える制御ユニット１を示している。トランジスタ３６はｐチャンネルを有するＦＥＴであり、トランジスタ３８はｎチャンネルを有するＦＥＴである。トランジスタ３６のソース端子６およびベース端子７は待機電源（予備電源）ＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ３６のドレイン端子８はトランジスタ３８のドレイン端子１０に接続されている。トランジスタ３８のソース端子１４はグランドに接続されている。トランジスタ３８は高い閾値電圧を有するトランジスタである。これは２つの文字Ｖｔで示されている。

他の全てのトランジスタは、高い閾値電圧を有するトランジスタであり、同じ文字が記されている。トランジスタ３６，３８はインバータステージを形成している。端子２の反転制御信号ＣＫＰＮＩは、ドレイン端子８，１０における出力である。トランジスタ３６は、反転制御信号ＣＫＰＮＩを待機モード中に保持する。ドレイン端子８，１０は、ｐチャンネルトランジスタ４０のゲート接点２２およびｎチャンネルトランジスタ４２のゲート接点３０に接続されている。トランジスタ４０のソース端子２４は常用電源ＶＤＤに接続され、ベース端子２５はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ４０のドレイン端子２６はトランジスタ４２のドレイン端子２８に接続されている。トランジスタ４２のソース端子３２はグランドに接続されている。制御信号および反転制御信号は一般に同期回路すなわちクロック回路内のクロック信号であるが、他の制御信号、例えば非同期回路で使用されるハンドシェイク信号も同様に許容できる点を強調しておく。

２つのトランジスタ４０，４２は他のインバータステージを形成する。このインバータステージは、反転制御信号ＣＫＰＮＩを反転して非反転制御信号ＣＫＰＩにする。非反転制御信号ＣＫＰＩは端子３４に供給される。端子３４はドレイン端子２６，２８に接続されている。

また、図１は状態保持回路のデータ入力ユニット３も示している。データ入力ユニット３は、ｐチャンネルトランジスタ７０のゲート接点５２およびｎチャンネルトランジスタ７５のゲート接点６６に接続された入力端子５０を備えている。トランジスタ７０のソース端子５４は常用電源ＶＤＤに接続されている。トランジスタ７０のベース端子５５はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ７０のドレイン端子５６は、ノード５６において、ｐチャンネルトランジスタ７２のソース端子に接続されている。トランジスタ７２のゲート端子５８は反転制御信号ＣＫＰＮＩに接続されている。トランジスタ７２のベース端子７１はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ７２のドレイン接点は、ノード６０において、ｎチャンネルトランジスタ７４のドレイン接点に接続されている。トランジスタ７４のゲート端子６２は非反転制御信号ＣＫＰＩに接続されている。トランジスタ７４のソース端子は、ノード６４において、ｎチャンネルトランジスタ７５のドレイン端子に接続されている。トランジスタ７５のソース端子はノード６８においてグランドに接続されている。入力信号はノード６０においてデータ記憶ユニットに供給される。

データ記憶ユニット５は、そのゲート１２８がノード６０に接続されたｐチャンネルトランジスタ１４２を備えている。トランジスタ１４２のソース端子１３０はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ１４２のドレイン端子１３２はｎチャンネルトランジスタ１４４のドレイン端子１２２に接続されている。また、トランジスタ１４４のゲート端子１２４もノード６０に接続されている。ソース端子１２６はグランドに接続されている。トランジスタ１４２，１４４はインバータステージを形成している。前述したように、トランジスタ１４２，１４４には文字Ｖｔが記されており、したがって、トランジスタ１４２，１４４は高い閾値電圧を有する。トランジスタ１４２は、待機モードの場合、入力信号を保持する。ドレイン接点１３２，１２２は、２つのトランジスタ１４２，１４４によって形成されるインバータステージの出力部を表わしている。

ドレイン端子１３２，１２２に供給される信号Ｓは、端子５０のデータ入力信号を表わしている。信号Ｓは、ｐチャンネルトランジスタ７８のゲート端子８２に接続されている。トランジスタ７８は高い閾値電圧を有するトランジスタである。トランジスタ７８のベース端子８３はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。ｐチャンネルトランジスタ８５のゲート端子８８は非反転制御信号ＣＫＰＩに接続されている。トランジスタ８５のベース端子８７はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ７８のソース端子８０は、待機電源ＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ７８のドレイン接点８４はトランジスタ８５のソース端子８６に接続されている。トランジスタ１３８のゲート端子１０６は反転制御信号ＣＫＰＮＩに接続されている。トランジスタ１３８のドレイン端子１０４はトランジスタ８５の端子９０に接続されている。トランジスタ１３８のソース端子１０８はｎチャンネルトランジスタ１４０のドレイン端子１１０に接続されている。トランジスタ１４０のソース端子１１４はグランドに接続されている。トランジスタ１４０のゲート端子１１２は信号Ｓに接続されている。トランジスタ１４０は高い閾値電圧を有するトランジスタである。

反転信号ＳＮはドレイン端子９０に供給される。この反転信号ＳＮはデータ出力ユニット７に供給される。データ出力ユニット７は、ｐチャンネルトランジスタ１６２のゲート端子１５０およびｎチャンネルトランジスタ１６４のゲート端子１６０で反転信号ＳＮを受信する。トランジスタ１６２のソース端子１５２は常用電源ＶＤＤに接続されている。トランジスタ１６２のベース端子１５３はＶＤＤ＿ＳＴＡＮＤＢＹに接続されている。トランジスタ１６２のドレイン端子１５４はトランジスタ１６４のドレイン端子１５６およびデータ出力端子１６６に接続されている。トランジスタ１６４のソース端子１５８はグランドに接続されている。トランジスタ１６２，１６４はインバータステージを形成している。

本回路は、（状態保持ラッチと呼ばれる）その状態が待機中に保持される必要がある複数のラッチ、および、組み合わせ論理、その状態が保持される必要がない複数のラッチ等を備えている。２つの電源が使用される。すなわち、一方の電源は常用電源（ＶＤＤ）であり、他方の電源は待機電源（ＶＤＤ＿ＳＴＡＮＤＢＹ）である。ＶＤＤはその状態が保持されない回路に給電し、一方、状態保持ラッチはＶＤＤおよびＶＤＤ＿ＳＴＡＮＤＢＹの両方を用いて給電される。アクティブ動作中、両方の電源がＯＮ状態となる。

待機状態にするため、ＶＤＤがグランドレベルまで減少されるとともに、ＶＤＤ＿ＳＴＡＮＤＢＹが状態保持ラッチの状態を維持するのに十分な更に低い電圧まで減少される。したがって、状態保持ラッチを除き、待機漏れ（ｓｔａｎｄｂｙ ｌｅａｋａｇｅ）は無い。待機電源ＶＤＤ＿ＳＴＡＮＤＢＹは、状態保持ラッチの状態を維持するために必要な電流を供給する。アクティブモードおよび待機モード中に非常に僅かな電流がＶＤＤ＿ＳＴＡＮＤＢＹから引き出されるため、ＶＤＤ＿ＳＴＡＮＤＢＹのルーティング（経路指定）要件が緩和される。

図１の回路の動作は以下の通りであっても良い。まず、ＶＤＤおよびＶＤＤ＿ＳＴＡＮＤＢＹの両方がＯＮとなるアクティブモードについて考える。ＣＬＯＣＫがハイレベルの場合には、ＤＡＴＡＩＮがノードＳ，ＳＮの状態を決定する。ＣＬＯＣＫがローレベルになると、状態保持ラッチのフィードバックループが完成し、ノードＳ，ＳＮの前の状態が維持される。ここで、待機モードに移行するため、常用電源ＶＤＤがグランドレベルまで下げられ、その後、ＶＤＤ＿ＳＴＡＮＤＢＹが更に低いレベル（状態を維持できる十分なレベル）まで減少される。ＶＤＤが下げられるため、制御信号、例えばＣＬＯＣＫがグランドレベルを維持し、スイッチ３６〜８５がノードＳ，ＳＮ，ＣＫＰＮＩ，ＣＫＰＩの状態を維持する。

他のノードの電圧がグランドレベルに達し、これらがフローティング状態となる。したがって、待機中、ＶＤＤ＿ＳＴＡＮＤＢＹを得るスイッチに起因して僅かな漏れしかない。この僅かな漏れは、これらのスイッチを図１に示されるように高い閾値電圧Ｖｔにすることにより更に減少される。ここで、アクティブモードに戻すため、ＶＤＤ＿ＳＴＡＮＤＢＹがそのアクティブレベルまで上げられ、その後、ＶＤＤがグランドレベルから元のアクティブレベルへと上げられる。待機中、制御信号、例えばＣＬＯＣＫの状態が外部回路によって保持され、したがって、ＣＬＯＣＬがローレベルを維持する。回路のトポロジーは、ノードＣＫＰＮＩ，ＣＫＰＩ，Ｓ，ＳＮの状態が維持されるようになっている。この時、回路はそのアクティブ動作を開始できる。

ラッチのＰ−スイッチの全ては、電源ＶＤＤ＿ＳＴＡＮＤＢＹに接続されたＮ−ウェル内に配置されている。これにより、待機モード中にＰＭＯＳのソース／ドレイン接合部に順方向バイアスがかけられることが回避される。

本発明によれば、回路の状態を損なうことなく、デジタル回路に対する通常の給電を中断することができ、それにより、かなりのファクタ分だけ、例えばＣＭＯＳ１２技術においては約１００のファクタ分だけ漏れが減少する。状態保持ラッチはＶｔが高いスイッチを使用するため、漏れが非常に少ない。この方式を使用するデジタル回路においては、ロジックのための給電を待機中にＯＦＦにできるため、大きな待機漏れコストを伴うことなくＶｔが低いスイッチを使用することにより速度に関して論理ゲートを最適化することができる。したがって、この方式によれば、性能が高まり、漏れが小さくなる。

前述したように、ＶＤＤが下げられると、制御信号、例えばＣＬＯＣＫがグランドレベルに維持される。しかしながら、特に図１の回路が更に大きな構造内で使用される場合には、待機モード中に、制御ユニット１の外部入力がフローティング状態になることは言うまでもない。フローティング状態をそのままにしておくと、外部制御（すなわちＣＬＯＣＫ）信号が、クロストークすなわち漏れ効果により、更に高い電圧まで高めら、それにより、回路の制御ユニット１のワット損が大きくなる場合がある。

この問題を解決するための１つの方法は、制御信号（すなわちＣＬＯＣＫ）を低いレベルに保持するための外的手段を設けることである。あるいは、待機中に制御信号を低いレベルにしっかりと維持するための手段が制御回路１内に設けられることが更に好ましいかもしれない。

図面の図２を参照すると、そのような手段は、そのゲート端子２０１が更なる信号ＳＢＳに接続されたｎチャンネルトランジスタ２００を備えていても良い。信号ＳＢＳは、待機モード中にハイレベルとなりかつアクティブ動作モード中にローレベルとなる待機信号である。したがって、待機モードにおいて、トランジスタ２００は、ＯＮに切り換えられ、その結果、制御信号をローレベルに保持する。アクティブモードにおいては、待機信号ＳＢＳがローレベルであるため、トランジスタ２００はＯＦＦとなって回路動作に影響を与えない。そのため、図面の図２に示される実施形態においては、前述した電力損失を回避するために制御信号を外部からローレベルに保持する必要がない。

図面の図３を参照すると、本発明の他の典型的な実施形態は、図２のそれと多くの点で類似している。しかしながら、この場合、４つの更なるｐチャンネルトランジスタ３００，４００，５００，６００が含まれている。これらの更なるトランジスタのうちの２つのトランジスタ３００，４００は制御ユニット１に設けられており、他の２つの更なるトランジスタ５００，６００はデータ記憶ユニット５に設けられている。トランジスタ４００，６００のゲート端子４０１，６０１はそれぞれ待機信号ＳＢＳ（待機モード中にハイレベルとなりかつアクティブモード中にローレベルとなる）に接続されており、そのため、ｐチャンネルトランジスタ４００，６００はアクティブモード中にＯＮとなりかつ待機モード中にＯＦＦとなる。トランジスタ３００，５００のソース端子３０１，５０１はそれぞれ常用電源ＶＤＤに接続されている。

したがって、アクティブモード中、トランジスタを通り抜ける経路３００−４００，５００−６００は、電流を供給してノードＣＫＰＮＩ，Ｓをそれぞれ充電することができる。これにより、アクティブモード中に待機電源ＶＤＤ＿ＳＴＡＮＤＢＹからの電流の所要量が減少するという効果が得られる。実際に、トランジスタ３００〜６００を用いると、回路の有効電力の全てが常用電源ＶＤＤによって供給され、待機電源ＶＤＤ＿ＳＴＡＮＤＢＹは待機モード中に漏れ電力を供給するだけで済む。したがって、トランジスタ３００〜５００の存在下では、構造全体のルーティング領域を減らす通常の信号のようにＶＤＤ＿ＳＴＡＮＤＢＹをルート付けることができる。待機モードにおいては、トランジスタ４００，６００がＯＦＦとなって回路動作に影響を与えない。

図２および図３のそれぞれの回路の更なる特徴は図１の回路にわたってかなりの利点を与えることができるが、これらの更なる特徴が必要とされなくても良い状況も考えられる。例えば、待機電源ＶＤＤ＿ＳＴＡＮＤＢＹが必要な有効電流を供給できる構成においては、トランジスタ３００〜６００（図３）を付加しなくても良い。同様に、待機中に制御信号を外部からローレベルに維持する手段が図２または図３の構成に設けられる場合には、トランジスタ２００（図２）の導入を避けることができる。

図面の図４および図５は、低電力デュアル電源フリップフロップ（ＤＳＦ）回路の形態を成す本発明の２つの更なる典型的な実施形態を示している。この回路では、（従来の構成にわたる）待機漏れが最大で１０倍減少することが、９０ｎｍＣＭＯＳ技術に関して行なわれたシミュレーション結果から分かっている。そのため、アクティブモードにおいて、回路の性能および電力に対する影響は僅かである。

図４および図５の両方において、Ｄはデータピン（図１〜図３におけるＤＡＴＡＩＮ）を示しており、ＣＰはクロックピン（図１におけるＣＬＯＣＫおよび図２および図３におけるＣＯＮＴＲＯＬ）であり、Ｑは出力ピン（図１〜図３におけるＤＡＴＡＯＵＴ）であり、ＳＢＳは前述したように待機信号ピンである。

当業者であれば分かるように、図４は、図２に示される実施形態と僅かに異なる構成を有する実施形態を示しているが、事実上、図２における実施形態と同等の実施形態を示している。両方の場合、ＰＭＯＳトランジスタの全てがＶＤＤ＿ＳＴＡＮＤＢＹに接続された同じｎ−ウェル内にある。なぜなら、それこそがフリップフロップ内で最も高い電位を常に保持する（待機状態でＶＤＤが非常に低い電圧まで減少される場合であっても）からである。待機中に給電する必要がないフリップフロップ内のこれらのトランジスタはＶＤＤに接続されている。これに対し、状態を保持するために絶対に給電を要するトランジスタはＶＤＤ＿ＳＴＡＮＤＢＹに接続されている（これらは図４において円で囲まれている）。図示のように、スレーブラッチにおける逆並列接続されたインバータ構成は必然的にＶＤＤ＿ＳＴＡＮＤＢＹによって給電されなければならない。なぜなら、それこそが状態が保持される場所だからである。また、ＣＰピンの後の第１のインバータもＶＤＤ＿ＳＴＡＮＤＢＹによって給電されなければならない。なぜなら、ｃｐｉ（ＣＫＰＩ）信号およびｃｐｎ（ＣＫＰＮＩ）信号がそれぞれローレベルおよびハイレベルに保持されて、逆並列接続されたスレーブラッチインバータが状態を保持するからである。他のフリップフロップはＶＤＤによって給電される。

ＣＰに到達するクロック信号が中断されないように、ＳＢＳピンはアクティブモード中にローに保持されなければならない。しかしながら、待機モードにおいては、ＣＰが効果的に低い値に引き寄せられるようにＳＢＳピンがハイレベルに保持されなければならない。それにより、フリップフロップの信頼性が高まり、ｃｐｎで低い値となりｃｐｉで高い値となる（なお、待機中において出力Ｑが意味のある任意の値を有している必要はない。なぜなら、出力Ｑを監視するゲートが無いからである）。

図５は、図４と類似しているが、４つの別個のトランジスタ３００，４００，５００，６００（円で囲まれている）を有している。構成が僅かに異なるが、事実上、図３の構成と同等である。この場合、４つの別個のトランジスタ３００，４００，５００，６００は、互いに接続されており、ＳＢＳ＝０となるアクティブモード時にＶＤＤ＿ＳＴＡＮＤＢＹから引き出される電流を大きく減少させるように構成されている。

表１（下記）は、図４および図５の両方のデュアル電源フリップフロップ回路における真理値表を示している。

表の最初の２つの横列は、ＣＰに立ち上がりがある場合を示している。次の３つの横列は、出力ＱがＤとは無関係な古い値に保持される最中におけるＣＰ＝立ち下がり，０，１をそれぞれ示している。なお、ＳＢＳおよびＶｄｄは、待機モードである最後の横列においてのみ変化している。このモードの間、Ｄ，ＣＰ，Ｑは、そのドライバが給電されていないため、高いインピーダンス状態へ移行する。しかしながら、状態はＤＳＦ内で安全に保たれる。ＳＢＳは待機モードを示すハイレベルに保持され、ＶＤＤはほぼゼロの値まで引き下げられる。Ｖｄｄ−ｓｔｂｙは常にハイレベルに保持される。待機中、Ｖｄｄ−ｓｔｂｙをそのアクティブモード（フル）値未満に下げることができることは言うまでもないが、この点についてはここではこれ以上詳しく説明しない。

ＤＳＦ＝ｓにより、別個のｎ−ウェル接点（ウェルコンタクト）が必要となるため、ｎ−ウェルをＶＤＤに対して接続する従来のレイアウトスタイルは使えない。トリプルウェルプロセスの場合、ライブラリセルは別個のｎ−ウェル接点およびｐ−ウェル接点を有していても良い。提案された典型的なレイアウト案は、標準的なセルにおけるものであり、図６に示されている。なお、４つの隣接するピン、すなわち、ＶＤＤ，ＧＮＤ，ＶＮＷ（ｎ−ウェル電圧），ＶＰＷ（ｐ−ウェル電圧）がある。殆どの場合、図７に示されるように、コアの周囲に電源スイッチ（ＰＳＳ）を容易に巻き付けることができる。拡大された挿入図はＰＳＳの詳細を示している。この場合、外側にＶＤＤがあり、内側にＶＤＤコアがある。必要なＰＳＳ幅がコアの周長よりも短い場合には、ＰＳＳをセグメントに分けることができる。必要な幅が大きい場合には、ＰＳＳをコアの周囲で折り曲げることができる。

本発明は、待機漏れを低減しかつ待機状態を保持する必要がある全ての装置に適用できる。そのような電子装置の例が図２に示されている。電子装置２００は第１の回路部２４０と第２の回路部２６０とを有している。第２の回路部は、少なくとも電子装置２００の待機モード中に第１の回路部２４０の状態を維持するようになっている。このため、図１およびその詳細な説明に示されるような少なくとも１つの状態保持回路が第２の回路部２６０内に設けられる。無論、第２の回路部２６０が同様に他のタスクを有する他の回路素子を有していても良い。また、電子装置２００は常用電源２２０と待機電源２２２とを有している。常用電源２２０は、電子装置２００のアクティブモード中に導体２３０を介して第１の回路部２４０および第２の回路部２６０に電力を供給するようになっている。一方、待機電源２２２は、電子装置１００の待機モード中に導体２３２を介して第２の回路部２６０またはその状態保持回路のデータ記憶ユニット５の少なくとも回路素子に待機電力を供給するようになっている。電子装置２００の通常のアクティブモードにおいて、常用電源２２０および待機電源２２２によって供給される電力はほぼ同様の大きさである。実際には、アクティブモード中、待機電源２２２が常用電源２２０の不可欠な部分となる場合がある。しかしながら、電子装置２００の待機モード中においては、常用電源２２０がＯＦＦに切り換えられ、あるいは、第１および第２の回路部２４０，２６０が常用電源２２０から切り離されるとともに、第２の回路部１６０の状態保持部分だけが待機電源２２２に対して接続される。この場合、第２の回路部２６０の状態保持部分の電力消費量を最小限に抑えるため、待機電源２２２は電子装置２００の供給電力と比べて少ない電力を供給することが好ましい。

これは、バッテリ給電式の電子装置において特に有利である。なぜなら、待機モード中の電力消費量が大幅に低減され、携帯電話やラップトップコンピュータ等の電子装置の動作サイクルの寿命すなわちバッテリの再充電が不要な時間を延ばすことができるからである。これにより、電子装置の商品価値が大きく高められる。それは、動作サイクル寿命がそのよう装置の最も重要な品質のうちの１つだからである。

以上の説明では、この文書によって取り上げられた本発明の新規な特徴および利点について述べてきた。しかしながら、この開示内容が多くの点で単なる例示的なものであることは言うまでもない。本発明の範囲を逸脱しない範囲で、特に形状、サイズ、部品の配置の点で詳細を変更することができる。無論、本発明の範囲は、添付の請求項に記載されている言語で規定される。

本発明の一実施形態に係る状態保持回路の典型的な概略回路図を示している。 本発明の他の実施形態に係る状態保持回路の典型的な概略回路図を示している。 本発明の更に他の実施形態に係る状態保持回路の典型的な概略回路図を示している。 図２にほぼ類似する機能を有する状態保持回路の典型的な概略回路図を示している。 図３にほぼ類似する機能を有する状態保持回路の典型的な概略回路図を示している。 標準的なセルのための提案されたレイアウトを示す概略図である。 トランジスタコアの周囲に電源スイッチを巻き付けるという考え方を示す概略図である。 本発明に係る典型的な電子装置を示している。

Claims (25)

1. 待機モード中における状態保持回路の電力消費量を減らすための方法であって、
   アクティブ状態において、常用電源および待機電源を前記状態保持回路に供給し、
   アクティブ状態から待機状態へ移行するため、前記常用電源をグランドレベルまで減少させるとともに、前記待機電源を維持し、それにより、待機モード中に状態を保持できる十分な電力を前記状態保持回路の回路素子に対して供給し、
   前記待機状態から前記アクティブ状態へ移行するため、前記常用電源をそのグランドレベルからそのアクティブレベルまで増大させる、
   ことを含む方法。
2. アクティブ状態から待機状態への移行時に、前記待機電源は、アクティブレベルから、状態を保持するのに十分な低いレベルへと減少され、前記アクティブモードに戻る際に、前記待機電源は、前記低いレベルから前記アクティブレベルへと増大される、請求項１に記載の方法。
3. 前記待機電源のレベルを減少させる前記ステップは、前記常用電源がグランドレベルで安定した後に行なわれ、前記待機電源が前記アクティブモードに戻る際にそのアクティブレベルで安定した後に前記常用電源を前記アクティブレベルまで増大させるステップを更に含む、請求項２に記載の方法。
4. 待機モード中に制御信号が保持される、請求項１に記載の方法。
5. 待機モード中に前記制御信号が所定のローレベルに保持される、請求項４に記載の方法。
6. 待機モード中、前記状態保持回路の外部にある手段により前記制御信号が保持される、請求項４または５に記載の方法。
7. 待機モード中、前記状態保持回路内に設けられた手段により前記制御信号が保持される、請求項４または５に記載の方法。
8. 待機モード中に前記制御信号を保持する前記手段は、待機信号に接続されるゲート端子を有しかつ待機中にＯＮに切り換えられるとともに待機以外の時にＯＦＦに切り換えられるようになっている少なくとも１つのトランジスタを備え、前記トランジスタのドレイン端子またはソース端子が所定の電圧レベルを有するラインに接続され、前記所定の電圧レベルで前記制御信号が保持されなければならない、請求項７に記載の方法。
9. 前記電圧レベルがほぼグランドである、請求項８に記載の方法。
10. 前記トランジスタは、待機中にハイレベルでかつ待機以外の時にローレベルである待機信号に接続されたゲート端子と、グランドに接続されたソース端子とを有するｎチャンネルＭＯＳＦＥＴである、請求項９に記載の方法。
11. 少なくとも１つの制御信号を供給するための制御ユニットと、
    少なくとも１つの入力信号を供給するためのデータ入力ユニットと、
    少なくとも１つの出力信号を供給するためのデータ出力ユニットと、
    待機モード中に回路の状態の少なくとも一部を保持するためのデータ記憶ユニットと、
    アクティブモード中に常用電源から回路素子へと電源を結合するための第１の手段と、
    前記アクティブモードおよび前記待機モード中に待機電源から前記データ記憶ユニットの少なくとも一部へと電源を結合するための第２の手段と、
    を備える状態保持回路。
12. 前記待機モード中に前記制御信号の状態を保持するために、前記制御ユニットが前記常用電源および前記待機電源に接続される、請求項１１に記載の回路。
13. 前記データ入力ユニットが前記常用電源に接続されている、請求項１１に記載の回路。
14. 前記データ入力ユニットが前記制御信号に接続されている、請求項１１に記載の回路。
15. 前記データ記憶ユニットが前記常用電源および前記待機電源に接続されている、請求項１１に記載の回路。
16. 前記データ記憶ユニットは、反転されたデータ入力信号を保持するためのシリアル回路を備えている、請求項１１または１５に記載の回路。
17. 前記データ出力ユニットは、前記データ記憶ユニットから信号を受けるための少なくとも１つの入力端子と、前記状態保持ユニットから受けた信号を出力するための少なくとも１つの出力端子とを備えている、請求項１１に記載の回路。
18. 状態保持回路の選り抜きの回路素子は、選り抜きに属さない回路素子よりも高い閾値電圧を有している、請求項１１から１７のいずれか一項に記載の回路。
19. 待機中に前記制御信号を所定のレベルに保持するための手段を備えている、請求項１１から１８のいずれか一項に記載の回路。
20. 前記制御信号を保持するための前記手段が前記制御ユニット内に含まれている、請求項１９に記載の回路。
21. 前記制御信号を保持するための前記手段は、待機中にハイレベルでありかつ待機以外の時にローレベルである待機信号に接続されている、請求項１９または２０に記載の回路。
22. 前記アクティブモード中に更なる電流を回路に供給して、前記待機電源からの電流の所要量を減少させる手段を有している、請求項１１から２１のいずれか一項に記載の回路。
23. 常用電源と、
    待機電源と、
    前記常用電源に結合された第１の回路部と、
    前記常用電源に結合された第２の回路部と、
    を備えた電子装置であって、
    前記第２の回路部は、電子装置の待機モード中に前記第１の回路部の状態の少なくとも一部を保持するための状態保持回路を備え、
    前記状態保持回路は、
    少なくとも１つの制御信号を供給するための制御ユニットと、
    少なくとも１つの入力信号を供給するためのデータ入力ユニットと、
    少なくとも１つの出力信号を供給するためのデータ出力ユニットと、
    待機モード中に前記第１の回路部の状態の少なくとも一部を保持するためのデータ記憶ユニットと、
    を備え、
    前記常用電源は、電子装置のアクティブモード中に前記データ記憶ユニットへ電力を供給するようになっており、
    前記待機電源は、前記アクティブモードおよび前記待機モード中に前記データ記憶ユニットの少なくとも一部へ電力を供給するようになっている、電子装置。
24. 前記待機電源は、前記待機モード中に、前記状態保持回路の少なくとも一部に対して電力を減らして供給するようになっている、請求項２３に記載の電子装置。
25. 前記状態保持回路の選り抜きの回路素子は、前記第２の回路部の別個のウェル内に配置されている、請求項２３に記載の電子装置。

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