JP2001186007A - 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路 - Google Patents

金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路

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JP2001186007A
JP2001186007A JP36694699A JP36694699A JP2001186007A JP 2001186007 A JP2001186007 A JP 2001186007A JP 36694699 A JP36694699 A JP 36694699A JP 36694699 A JP36694699 A JP 36694699A JP 2001186007 A JP2001186007 A JP 2001186007A
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voltage
oxide semiconductor
terminal
substrate
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Shinji Toyoyama
愼治 豊山
Yuichi Sato
雄一 佐藤
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Abstract

(57)【要約】 【課題】 アクティブ状態時のオフ電流を小さくし、ス
タンバイ状態の時のオフ電流をさらに小さくする。 【解決手段】 選択回路２２は、Select信号によって、
ＮＭＯＳトランジスタ２１のゲート端子２３あるいは基
板電圧端子２４を半導体基板(またはウェル)２５に切り
換え接続する。その際に、基板電圧端子２４の電圧Ｖst
bをオフ時のゲート電圧Ｖgよりも小さく設定する。こう
して、アクティブ状態時に、半導体基板(あるいはウェ
ル)２５をゲート端子２３に接続すればオフ電流を１０
-10Ａ/μmに小さくできる。また、スタンバイ状態時
に、基板電圧端子２４を半導体基板(またはウェル)２５
に接続すればオフ電流を１０-12Ａ/μmに更に小さくす
るできる。こうして、スタンバイ時のリーク電流を抑え
ると共に、アクティブ時に電源電圧端子から接地電圧端
子へ流れるリーク電流を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ(金属酸
化膜半導体)トランジスタ回路および半導体集積回路に
関し、特に低消費電力化に適したＭＯＳトランジスタ回
路および半導体集積回路に関する。
【０００２】
【従来の技術】近年、大規模集積回路(ＬＳＩ)の集積度
が高まって、動作速度が高速になる一方、ＬＳＩの消費
電力が大きくなるという問題があり、低消費電力化が強
く要求されている。ＬＳＩの消費電力は電源電圧の２乗
に比例するので低消費電力化のためには電源電圧を下げ
ることが有効であるが、電源電圧だけを下げるとＭＯＳ
トランジスタのオン電流が小さくなって高速動作ができ
なくなるという問題がある。この問題を避けるために
は、電源電圧を下げるのに応じてＭＯＳトランジスタの
閾値電圧の絶対値を小さくする必要がある。ところが、
上記閾値電圧の絶対値を小さくすると、ＭＯＳトランジ
スタのサブスレッショルド電流によるオフ電流が大きく
なるという別の問題が生じるのである。
【０００３】このオフ電流増大化の問題を軽減するＭＯ
Ｓトランジスタ回路として、特公平８‐１２９１７号公
報に開示されているように、ＭＯＳトランジスタが形成
されている半導体基板(またはウェル)をゲート端子に接
続してＭＯＳトランジスタの閾値電圧をゲート端子の電
圧で制御する方法が提案されている。すなわち、図６に
示すように、ＮＭＯＳトランジスタ１が形成されている
半導体基板(またはウェル)と当該ＮＭＯＳトランジスタ
１のゲート端子とを接続すると、ＮＭＯＳトランジスタ
１がオンする電圧(すなわち、ソース電圧Ｖsに対して正
の電圧)がゲート電圧Ｖgとして印加されると、上記半導
体基板(あるいはウェル)にも同じ電圧が印加されるので
等価的に閾値電圧の絶対値が小さくなってオン電流が大
きくなる。一方、ＮＭＯＳトランジスタ１がオフする電
圧(すなわち、ソース電圧Ｖsに対して同じか負の電圧)
がゲート電圧Ｖgとして印加されると、上記半導体基板
(またはウェル)に同じ電圧が印加されるので等価的に閾
値電圧の絶対値が大きくなってオフ電流が小さくなるの
である。
【０００４】例えば、ＮＭＯＳトランジスタ１のゲート
電圧Ｖgsとドレイン電流Ｉdsとの関係を図７のように設
定することができ、閾値電圧の低い通常ＭＯＳトランジ
スタと同程度にオン電流を１０-4Ａ/μmと大きくする一
方、閾値電圧の高い通常ＭＯＳトランジスタと同じくオ
フ電流を１０-10Ａ/μmと小さくすることができるので
ある。
【０００５】尚、図６においてはＮＭＯＳトランジスタ
の例を示したが、ＰＭＯＳトランジスタの場合も同様で
ある。すなわち、ＰＭＯＳトランジスタがオンする電圧
(つまり、ソース電圧Ｖsに対して負の電圧)がゲート電
圧Ｖgとして印加されると、ＰＭＯＳトランジスタが形
成されている半導体基板(あるいはウェル)に同じ電圧が
印加されるので等価的に閾値電圧の絶対値が小さくなっ
てオン電流が大きくなる。一方、ＰＭＯＳトランジスタ
がオフする電圧(つまり、ソース電圧Ｖsに対して同じか
正の電圧)がゲート電圧Ｖgとして印加されると、上記半
導体基板(またはウェル)に同じ電圧が印加されるので等
価的に閾値電圧の絶対値が大きくなってオフ電流が小さ
くなるのである。
【０００６】上述のような半導体基板(あるいはウェル)
をゲート端子に接続したＭＯＳトランジスタを用いてＣ
ＭＯＳ(相補型金属酸化膜半導体)インバータ回路を構成
すると、図８のようになる。以下においては、説明を簡
単にするために、ＰＭＯＳトランジスタ３およびＮＭＯ
Ｓトランジスタ４の両方共、図７に示すような特性を有
するものとする。ＰＭＯＳトランジスタ３およびＮＭＯ
Ｓトランジスタ４が形成されている半導体基板(または
ウェル)は、ＰＭＯＳトランジスタ３およびＮＭＯＳト
ランジスタ４のゲート端子(すなわち、ＣＭＯＳインバ
ータ回路の入力端子５)と接続されており、上記半導体
基板(またはウエル)の電圧Ｖsubp,Ｖsubnは入力端子５
の電圧Ｖinと等しくなっている。
【０００７】したがって、上記入力端子５の電圧Ｖinが
接地電圧Ｇndと同じである場合は、ＰＭＯＳトランジス
タ３にはオンする電圧が印加されるので、等価的に閾値
電圧の絶対値が小さくなってオン電流が１０-4Ａ/μmと
大きくなる。それと同時に、ＮＭＯＳトランジスタ４に
はオフする電圧が印加されるので、等価的に閾値電圧の
絶対値が大きくなってオフ電流が１０-10Ａ/μmと小さ
くなるのである。これに対して、入力端子５の電圧Ｖin
が電源電圧Ｖddと同じである場合には、ＰＭＯＳトラン
ジスタ３にはオフする電圧が印加されるので、等価的に
閾値電圧の絶対値が大きくなってオフ電流が１０-10Ａ/
μmと小さくなる。それと同時に、ＮＭＯＳトランジス
タ４にはオンする電圧が印加されるので、等価的に閾値
電圧の絶対値が小さくなってオン電流が１０-4Ａ/μmと
大きくなるのである。以上のように、オンするＰＭＯＳ
トランジスタ３またはＮＭＯＳトランジスタ４のオン電
流が１０-4Ａ/μmとなって、ＣＭＯＳインバータ回路の
駆動電流は１０-4Ａ/μmと大きくなる一方、オフするＮ
ＭＯＳトランジスタ４またはＰＭＯＳトランジスタ３の
オフ電流が１０-10Ａ/μmとなって、電源電圧端子から
接地電圧端子へ流れるリーク電流は１０-10Ａ/μmと小
さくなるのである。
【０００８】オフ電流増大化の問題を軽減する別のＭＯ
Ｓトランジスタ回路として、特開平５‐１０８１９４号
公報に開示されているように、ＬＳＩの状態を、スイッ
チング動作を行うアクティブ状態とスイッチング動作を
行わないスタンバイ状態とに分け、ＭＯＳトランジスタ
の閾値電圧の絶対値を上記アクティブ状態では小さく設
定し、上記スタンバイ状態では大きくするものが提案さ
れている。
【０００９】この場合における上記の閾値電圧の切り換
えは、図９に示すように、ＮＭＯＳトランジスタ１１が
形成されている半導体基板(またはウェル)の電圧Ｖsub
を切り換えることによって行われる。１２は選択回路で
あり、Select信号によって、上記アクティブ状態の場合
にはＶactが選択される一方、上記スタンバイ状態の場
合にはＶstbが選択されてＶsubとして出力される。その
場合に、Ｖact＞Ｖstbとなるように電圧Ｖactと電圧Ｖs
tbとを設定しておけば、Ｖsubとして電圧Ｖactが印加さ
れる場合よりも電圧Ｖstbが印加される場合の方がＮＭ
ＯＳトランジスタ１１の閾値電圧の絶対値が大きくなる
のである。こうすることによって、例えば、ＮＭＯＳト
ランジスタ１１のゲート電圧Ｖgsとドレイン電流Ｉdsと
の関係を図１０に示すように設定することができ、アク
ティブ時のオン電流を１０-4Ａ/μmと大きくする一方、
スタンバイ時のオフ電流を１０-12Ａ/μmと小さくする
ことができるのである。
【００１０】尚、図９においてはＮＭＯＳトランジスタ
の例を示したが、ＰＭＯＳトランジスタの場合も同様で
ある。すなわち、ＰＭＯＳトランジスタの場合は、Ｖac
t＜Ｖstbとなるように電圧Ｖactと電圧Ｖstbとを設定し
ておけば、上記半導体基板（またはウェル)の電圧Ｖsub
として電圧Ｖactが印加される場合よりも電圧Ｖstbが印
加される場合の方がＰＭＯＳトランジスタの閾値電圧の
絶対値が大きくなるのである。
【００１１】上述のような半導体基板(またはウェル)の
電圧を切り換え可能なＭＯＳトランジスタを用いてＣＭ
ＯＳインバータ回路を構成すると、図１１のようにな
る。以下においては、説明を簡単にするために、ＰＭＯ
Ｓトランジスタ１３およびＮＭＯＳトランジスタ１４の
両方共、図１０に示すような特性を有するものとする。
ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ
１４が形成されている半導体基板(あるいはウェル)の電
圧Ｖsubp,Ｖsubnを切り換えることによって、ＰＭＯＳ
トランジスタ１３およびＮＭＯＳトランジスタ１４の閾
値電圧の切り換えが行われる。選択回路１５,１６は、
夫々Selectp信号,Selectn信号によって、上記アクティ
ブ状態の場合にはＶactp,Ｖactnが選択される一方、上
記スタンバイ状態の場合にはＶstbp,Ｖstbnが選択され
て、上記半導体基板(またはウェル)電圧Ｖsubp,Ｖsubn
として出力される。その場合、Ｖactp＜Ｖstbp,Ｖactn
＞Ｖstbnとなるように各電圧Ｖactp,Ｖstbp,Ｖactn,Ｖs
tbnを設定しておけば、上記アクティブ状態の場合に
は、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジ
スタ１４の閾値電圧の絶対値が小さくなるので、オンす
るＰＭＯＳトランジスタ１３またはＮＭＯＳトランジス
タ１４のオン電流が１０-4Ａ/μmになってＣＭＯＳイン
バータ回路の駆動電流が１０-4Ａ/μmと大きくなる。こ
れに対して、上記スタンバイ状態の場合には、ＰＭＯＳ
トランジスタ１３およびＮＭＯＳトランジスタ１４の閾
値電圧の絶対値が大きくなるので、オフするＮＭＯＳト
ランジスタ１４またはＰＭＯＳトランジスタ１３のオフ
電流が１０-12Ａ/μmになって電源電圧端子から接地電
圧端子へ流れるリーク電流が１０-12Ａ/μmと小さくな
るのである。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体基板(またはウェル)をゲート端子に接続した
ＭＯＳトランジスタ回路(以下、第１従来例と言う)およ
び半導体基板(またはウェル)の電圧を切り換え可能なＭ
ＯＳトランジスタ(以下、第２実施例と言う)には、以下
のような問題がある。
【００１３】すなわち、図６に示す構造を有する第１従
来例は、上記オン電流を大きくする一方、オフ電流を小
さくするものである。そして、そのオフ電流は図７に示
すように１０-10Ａ/μmであり、第２従来例におけるス
タンバイ状態時のオフ電流１０-12Ａ/μm(図１０)と比
べて大きい。したがって、第１従来例は、スタンバイ状
態時のリーク電流を十分に抑えることができず、携帯電
話や携帯情報端末等のようにスタンバイ状態時のリーク
電流を抑える必要のある機器に用いることができないと
いう問題がある。
【００１４】また、図９に示す構造を有する第２従来例
は、上記スタンバイ状態時のリーク電流のみを低減する
ものであり、図１０に示すように、スタンバイ状態時の
オフ電流は１０-12Ａ/μmと十分小さいのであるが、ア
クティブ状態時のオフ電流は１０-8Ａ/μmと非常に大き
い。したがって、図１１に示すようなＣＭＯＳインバー
タ回路等のＣＭＯＳ回路を構成した場合には、上記アク
ティブ状態時に電源電圧端子から接地電圧端子へ流れる
リーク電流が非常に大きくなるという問題がある。特
に、微細化が進んで電源電圧が低くなってくると充放電
電流に対してリーク電流が大きくなるので、アクティブ
時のリーク電流による消費電力増化が大きな問題となる
のである。
【００１５】そこで、この発明の目的は、アクティブ状
態時のオン電流を大きくオフ電流を小さくし、スタンバ
イ状態の時のオフ電流をさらに小さくすることが可能な
半導体集積回路、あるいは、アクティブ状態とスタンバ
イ状態に拘らずオン電流を大きくオフ電流を小さくする
ことが可能な半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明のＭＯＳトランジスタ回路は、ＭＯＳト
ランジスタが形成されている半導体基板(またはウェル)
を、上記ＭＯＳトランジスタのゲート端子と上記半導体
基板(またはウェル)用の基板電圧端子との何れか一方に
電気的に切り換え接続する切換え手段を備えたことを特
徴としている。
【００１７】上記構成によれば、ＭＯＳトランジスタが
形成されている半導体基板(またはウェル)が、切換え手
段によって、上記ＭＯＳトランジスタのゲート端子と上
記半導体基板(またはウェル)用の基板電圧端子の何れか
一方に電気的に切り換え接続される。こうして、上記Ｍ
ＯＳトランジスタの閾値電圧が、上記ゲート端子の電圧
と基板電圧端子の電圧との両方によって制御される。
【００１８】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記ＭＯＳトランジスタを第１ＭＯＳトラン
ジスタとして、上記切換え手段を、上記半導体基板(ま
たはウェル)とゲート端子とにソース/ドレイン端子が接
続された第２ＭＯＳトランジスタと、上記半導体基板
(またはウェル)と基板電圧端子とにソース/ドレイン端
子が接続された第３ＭＯＳトランジスタで構成すること
が望ましい。
【００１９】上記構成によれば、第２ＭＯＳトランジス
タがオンすると上記半導体基板(またはウェル)がゲート
端子に接続されて、上記ＭＯＳトランジスタの閾値電圧
が上記ゲート端子の電圧によって制御される。一方、第
３ＭＯＳトランジスタがオンすると上記半導体基板(ま
たはウェル)が基板電圧端子に接続されて、上記ＭＯＳ
トランジスタの閾値電圧が上記基板電圧端子の電圧によ
って制御される。
【００２０】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記第２ＭＯＳトランジスタおよび第３ＭＯ
Ｓトランジスタのうち、上記ゲート端子および基板電圧
端子のうち電位が低い方の端子に接続されているＭＯＳ
トランジスタをＮＭＯＳトランジスタとし、電位が高い
方の端子に接続されているＭＯＳトランジスタをＰＭＯ
Ｓトランジスタとすることが望ましい。
【００２１】上記構成によれば、上記切換え手段を構成
する第２ＭＯＳトランジスタおよび第３ＭＯＳトランジ
スタの閾値電圧分の電圧上昇または電圧降下が無くな
り、上記第１ＭＯＳトランジスタの基板電圧(ウェル電
圧)が上記ゲート端子または基板電圧端子の電圧に等し
くなる。
【００２２】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段を切換信号に基づいて上記切
り換え接続動作を行うように成し、上記第２ＭＯＳトラ
ンジスタのゲート端子と第３ＭＯＳトランジスタのゲー
ト端子とを上記切換信号の切換信号入力端子に接続する
ことが望ましい。
【００２３】上記構成によれば、上記切換え手段を構成
する第２ＭＯＳトランジスタおよび第３ＭＯＳトランジ
スタが、切換信号入力端子からの１つの切換信号によっ
てオン/オフが制御される。
【００２４】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記第２ＭＯＳトランジスタおよび第３ＭＯ
Ｓトランジスタの閾値電圧の絶対値を、上記第１ＭＯＳ
トランジスタの閾値電圧の絶対値よりも大きくすること
が望ましい。
【００２５】上記構成によれば、上記切換え手段を構成
する第２ＭＯＳトランジスタおよび第３ＭＯＳトランジ
スタに、上記第１ＭＯＳトランジスタよりも高い電圧が
印加されても、上記第２ＭＯＳトランジスタおよび第３
ＭＯＳトランジスタを介するリーク電流が小さく抑えら
れる。
【００２６】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
当該ＭＯＳトランジスタ回路がアクティブ状態またはス
タンバイ状態に切り換るのに応じて行うことが望まし
い。
【００２７】上記構成によれば、当該ＭＯＳトランジス
タ回路のアクティブ状態またはスタンバイ状態に応じて
上記切換え手段による切り換え接続動作が行われ、上記
第１ＭＯＳトランジスタの閾値電圧の絶対値が上記アク
ティブ状態およびスタンバイ状態の夫々に適した電圧に
設定される。
【００２８】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
上記アクティブ状態の場合には上記半導体基板(または
ウェル)を上記ゲート端子に電気的に接続する一方、上
記スタンバイ状態の場合には上記基板電圧端子に電気的
に接続するように行うことが望ましい。
【００２９】上記構成によれば、上記アクティブ状態時
には、上記ＭＯＳトランジスタの閾値電圧が上記ゲート
端子の電圧で制御されて、オン電流が大きくなり、オフ
電流が小さくなる。これに対して、上記スタンバイ状態
時には、上記ＭＯＳトランジスタの閾値電圧が上記基板
電圧端子の電圧で制御されて、オフ電流が上記基板電圧
端子の電圧によって上記アクティブ状態時よりも更に小
さくなるように制御可能になる。
【００３０】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
上記ＭＯＳトランジスタのゲート電圧の変化に応じて行
うことが望ましい。
【００３１】上記構成によれば、上記ＭＯＳトランジス
タのゲート電圧の変化に応じて上記切換え手段による切
り換え接続動作が行われ、上記ＭＯＳトランジスタの閾
値電圧が上記ゲート電圧に適した電圧に設定される。
【００３２】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
上記ゲート電圧が上記ＭＯＳトランジスタを導通状態に
する電圧である場合には,上記半導体基板(またはウェ
ル)を上記ゲート端子に電気的に接続する一方、非導通
状態にする電圧である場合には,上記基板電圧端子に電
気的に接続するように行うことが望ましい。
【００３３】上記構成によれば、上記ＭＯＳトランジス
タが導通状態時には、当該ＭＯＳトランジスタの閾値電
圧の絶対値が上記ゲート端子の電圧で制御されて小さく
なって、オン電流が大きくなる。これに対して、非導通
状態時には、上記閾値電圧の絶対値が上記基板電圧端子
の電圧によって大きくなるように制御可能になる。
【００３４】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記基板電圧端子の電圧を、上記半導体基板
(またはウェル)が上記基板電圧端子に電気的に接続され
た場合に、上記ＭＯＳトランジスタの閾値電圧の絶対値
を大きくするような電圧にすることが望ましい。
【００３５】上記構成によれば、上記ＭＯＳトランジス
タが形成されている半導体基板(またはウェル)が上記基
板電圧端子に電気的に接続された場合には、上記ＭＯＳ
トランジスタの閾値電圧の絶対値が大きくなる。したが
って、上記スタンバイ状態時や非導通時に上記基板電圧
端子に接続されることによって、オフ電流が小さくな
る。
【００３６】また、第２の発明は、上記第１の発明ＭＯ
Ｓトランジスタ回路を用いたＣＭＯＳ論理回路であっ
て、上記ＭＯＳトランジスタがＰＭＯＳトランジスタで
ある第１ＭＯＳトランジスタ回路と、上記ＭＯＳトラン
ジスタがＮＭＯＳトランジスタである第２ＭＯＳトラン
ジスタ回路を備えたことを特徴としている。
【００３７】上記構成によれば、第１ＭＯＳトランジス
タ回路のＰＭＯＳトランジスタおよび第２ＭＯＳトラン
ジスタ回路のＮＭＯＳトランジスタが形成されている半
導体基板(またはウェル)を、上記アクティブ状態時には
ゲート端子に接続する一方、スタンバイ状態時には上記
基板電圧端子に接続するようにすれば、上記アクティブ
状態時の駆動電流を大きくし且つリーク電流を小さく
し、スタンバイ状態時のリーク電流を更に小さくするこ
とができる。また、上記ＰＭＯＳトランジスタの半導体
基板(またはウェル)および上記ＮＭＯＳトランジスタの
半導体基板(またはウェル)の何れか一方をゲート端子に
接続し、他方を上記基板電圧端子に接続するようにすれ
ば、アクティブ状態およびスタンバイ状態に拘わらず駆
動電流を大きくする一方、リーク電流を小さくすること
ができる。
【００３８】また、上記第２の発明のＣＭＯＳ論理回路
は、上記第１ＭＯＳトランジスタ回路の切換え手段であ
る第１切換え手段を構成する上記ＰＭＯＳトランジスタ
が形成されている半導体基板(またはウェル)を,上記第
１ＭＯＳトランジスタ回路の基板電圧端子である第１基
板電圧端子に接続する一方、上記第１切換え手段を構成
する上記ＮＭＯＳトランジスタが形成されている半導体
基板(またはウェル)を接地電圧端子に接続し、上記第２
ＭＯＳトランジスタ回路の切換え手段である第２切換え
手段を構成する上記ＰＭＯＳトランジスタが形成されて
いる半導体基板(またはウェル)を電源電圧端子に接続す
る一方、上記第２切換え手段を構成する上記ＮＭＯＳト
ランジスタが形成されている半導体基板(またはウェル)
を,上記第２ＭＯＳトランジスタ回路の基板電圧端子で
ある第２基板電圧端子に接続することが望ましい。
【００３９】上記構成によれば、上記第１ＭＯＳトラン
ジスタ回路の第１切換え手段および第２ＭＯＳトランジ
スタ回路の第２切換え手段を構成する各ＰＭＯＳトラン
ジスタの基板(ウェル)電圧が、ソース端子の電圧以上に
なる一方、上記両切換え手段を構成する各ＮＭＯＳトラ
ンジスタの基板(ウェル)電圧が、ソース端子の電圧以下
になる。こうして、上記両切換え手段を構成するＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタの閾値電圧
の絶対値が大きくなり、上記両切換え手段を構成する各
ＭＯＳトランジスタを介するリーク電流が小さく抑えら
れる。
【００４０】また、上記第２の発明のＣＭＯＳ論理回路
は、上記第１ＭＯＳトランジスタ回路の切換え手段であ
る第１切換え手段を構成する上記ＰＭＯＳトランジスタ
が形成されている半導体基板(またはウェル)を,上記第
１ＭＯＳトランジスタ回路の基板電圧端子である第１基
板電圧端子に接続される一方,上記第１切換え手段を構
成する上記ＮＭＯＳトランジスタが形成されている半導
体基板(またはウェル)を,上記第２ＭＯＳトランジスタ
回路の基板電圧端子である第２基板電圧端子に接続し、
上記第２ＭＯＳトランジスタ回路の切換え手段である第
２切換え手段を構成する上記ＰＭＯＳトランジスタが形
成されている半導体基板(またはウェル)を上記第１基板
電圧端子に接続する一方,上記第２切換え手段を構成す
る上記ＮＭＯＳトランジスタが形成されている半導体基
板(またはウェル)を上記第２基板電圧端子に接続するこ
とが望ましい。
【００４１】上記構成によれば、上記第１切換え手段を
構成するＮＭＯＳトランジスタの基板(ウェル)電圧が、
接地電圧端子に接続される場合よりも低下される。さら
に、第２切換え手段を構成するＰＭＯＳトランジスタの
基板(ウェル)電圧が、電源電圧端子に接続される場合よ
りも上昇される。こうして、上記両切換え手段を構成す
る各ＭＯＳトランジスタの閾値電圧の絶対値が更に大き
くされて、上記各ＭＯＳトランジスタを介するリーク電
流が更に小さく抑えられる。
【００４２】また、上記第２の発明のＣＭＯＳ論理回路
は、上記第１ＭＯＳトランジスタ回路の切換信号入力端
子である第１切換信号入力端子と、上記第２ＭＯＳトラ
ンジスタ回路の切換信号入力端子である第２切換信号入
力端子とを接続することが望ましい。
【００４３】上記構成によれば、上記第１ＭＯＳトラン
ジスタ回路の第１切換え手段および第２ＭＯＳトランジ
スタ回路の第２切換え手段の切換え接続動作が、１つの
切換信号によって制御される。
【００４４】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を、上記第１切換信号入力端子および
第２切換信号入力端子と上記第１ＭＯＳトランジスタ回
路の基板電圧端子である第１基板電圧端子とにソース/
ドレイン端子が接続される一方,当該ＣＭＯＳ論理回路
の入力端子にゲート端子が接続されたＰＭＯＳトランジ
スタと、上記第１切換信号入力端子および第２切換信号
入力端子と上記第２ＭＯＳトランジスタ回路の基板電圧
端子である第２基板電圧端子とにソース/ドレイン端子
が接続される一方,当該ＣＭＯＳ論理回路の入力端子に
ゲート端子が接続されたＮＭＯＳトランジスタとによっ
て生成することが望ましい。
【００４５】上記構成によれば、上記切換信号を生成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾
値電圧分の電圧上昇または電圧降下は無くなる。こうし
て、上記切換信号の電圧が、上記第１ＭＯＳトランジス
タ回路の第１基板電圧端子の電圧あるいは第２ＭＯＳト
ランジスタ回路の第２基板電圧端子の電圧に等しくな
る。
【００４６】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を生成する上記ＰＭＯＳトランジスタ
の閾値電圧の絶対値を,上記第１基板電圧端子の電圧と
電源電圧端子の電圧との差よりも大きく,上記第１基板
電圧端子の電圧と接地電圧端子の電圧との差よりも小さ
く設定し、上記切換信号を生成する上記ＮＭＯＳトラン
ジスタの閾値電圧の絶対値を,上記第２基板電圧端子の
電圧と接地電圧端子の電圧との差よりも大きく,上記第
２基板電圧端子の電圧と電源電圧端子の電圧との差より
も小さく設定することが望ましい。
【００４７】上記構成によれば、当該ＣＭＯＳ論理回路
の入力端子の電圧が電源電圧と同じになると、上記切換
信号を生成する上記ＰＭＯＳトランジスタがオフ状態に
なる一方、上記ＮＭＯＳトランジスタがオン状態にな
る。こうして、上記切換信号が上記第２基板電圧端子の
電圧と同じになる。また、上記入力端子の電圧が接地電
圧と同じになると、上記ＰＭＯＳトランジスタがオン状
態になる一方、上記ＮＭＯＳトランジスタがオフ状態に
なる。こうして、上記切換信号が上記第１基板電圧端子
の電圧と同じになる。
【００４８】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を生成する上記ＰＭＯＳトランジスタ
が形成されている半導体基板(またはウェル)を上記第１
基板電圧端子に接続し、上記切換信号を生成する上記Ｎ
ＭＯＳトランジスタが形成されている半導体基板(また
はウェル)を上記第２基板電圧端子に接続することが望
ましい。
【００４９】上記構成によれば、上記切換信号を生成す
る上記ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タの基板(ウェル)電圧がソース端子の電圧と同じにな
る。したがって、上記ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタの閾値電圧の絶対値が大きくなり、上
記両ＭＯＳトランジスタを介するリーク電流が抑制され
る。
【００５０】また、第３の発明のラッチ回路は、上記第
２の発明のＣＭＯＳ論理回路を備えたことを特徴として
いる。
【００５１】上記構成によれば、上記第１の発明のＭＯ
Ｓトランジスタ回路で構成されたＣＭＯＳ論理回路を備
えているので、上記ＭＯＳトランジスタ回路を構成する
ＭＯＳトランジスタの半導体基板(またはウェル)がゲー
ト端子と上記基板電圧端子とに切換え接続されることに
よって、当該ラッチ回路のリーク電流が抑えられて低消
費電力化が図られる。
【００５２】また、第４の発明のフリップフロップは、
上記第２の発明のＣＭＯＳ論理回路を備えたことを特徴
としている。
【００５３】上記構成によれば、上記第１の発明のＭＯ
Ｓトランジスタ回路で構成されたＣＭＯＳ論理回路を備
えているので、上記ＭＯＳトランジスタ回路を構成する
ＭＯＳトランジスタの半導体基板(またはウェル)がゲー
ト端子と上記基板電圧端子とに切換え接続されることに
よって、当該フリップフロップのリーク電流が抑えられ
て低消費電力化が図られる。
【００５４】また、上記第４の発明のフリップフロップ
は、マスター段ラッチ回路およびスレーブ段ラッチ回路
を備えて、上記マスター段ラッチ回路またはスレーブ段
ラッチ回路の何れか一方の構成に上記ＣＭＯＳ論理回路
を用いることが望ましい。
【００５５】上記構成によれば、マスター段ラッチ回路
及びスレーブ段ラッチ回路のうち、上記ＣＭＯＳ論理回
路が用いられている方のリーク電流が抑えられて低消費
電力化が図られる。
【００５６】また、第５の発明は、動作停止回路に対し
て電源の供給を停止する際に上記動作停止回路のデータ
を一旦保存するデータ保存回路であって、上記第３の発
明のラッチ回路あるいは上記第４の発明のフリップフロ
ップを含んで構成されていることを特徴としている。
【００５７】上記構成によれば、上記第１の発明のＭＯ
Ｓトランジスタ回路で構成されたＣＭＯＳ論理回路を備
えた上記ラッチ回路またはフリップフロップを含んで構
成されているので、当該データ保存回路のリーク電流が
抑えられて低消費電力化が図られる。
【００５８】また、上記第５の発明のデータ保存回路
は、上記第４の発明のフリップフロップを含んで構成
し、上記動作停止回路に対する電源の供給を停止する場
合に,上記フリップフロップを構成するマスター段ラッ
チ回路およびスレーブ段ラッチ回路のうち,上記ＣＭＯ
Ｓ論理回路を用いていない方のラッチ回路への電源供給
を停止する電源供給停止手段を備えることが望ましい。
【００５９】上記構成によれば、上記フリップフロップ
を構成するマスター段ラッチ回路およびスレーブ段ラッ
チ回路のうち、上記第２の発明のＣＭＯＳ論理回路を含
まない方のラッチ回路への電源供給が電源供給停止手段
によって停止される。その場合に、ＣＭＯＳ論理回路を
含む方のラッチ回路は、上記第１の発明のＭＯＳトラン
ジスタ回路の動作によってリーク電流が抑えられる。こ
うして、当該データ保存回路における電源供給停止時の
リーク電流が抑えられて低消費電力化が図られる。
【００６０】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態のＭＯ
Ｓトランジスタ回路の回路図である。図１において、２
１はＮＭＯＳトランジスタであり、２２は選択回路であ
る。この選択回路２２は、Select信号によってＮＭＯＳ
トランジスタ２１のゲート端子２３あるいはＮＭＯＳト
ランジスタ２１が形成されている半導体基板(またはウ
ェル)用の基板電圧端子２４の何れか一方を選択して、
上記半導体基板(またはウェル)２５に電気的に接続す
る。すなわち、ＮＭＯＳトランジスタ２１のゲート端子
２３の電圧Ｖgあるいは基板電圧端子２４の電圧Ｖstbの
何れか一方が、半導体基板(またはウェル)２５の電圧Ｖ
subとして印加されるのである。
【００６１】そして、上記半導体基板(またはウェル)２
５がゲート端子２３に接続されている場合には、ＮＭＯ
Ｓトランジスタ２１がオンする電圧(すなわち、ソース
電圧Ｖsに対して正の電圧)がゲート電圧Ｖgとして印加
されると、半導体基板(またはウェル)２５にも同じ電圧
が印加されるので等価的に閾値電圧の絶対値が小さくな
ってオン電流が大きくなる。一方、ＮＭＯＳトランジス
タ２１がオフする電圧(すなわち、ソース電圧Ｖsに対し
て同じか負の電圧)がゲート電圧Ｖgとして印加される
と、半導体基板(あるいはウェル)２５にも同じ電圧が印
加されるので等価的に閾値電圧の絶対値が大きくなって
オフ電流が小さくなるのである。例えば、ＮＭＯＳトラ
ンジスタ２１のゲート電圧Ｖgsとドレイン電流Ｉdsの関
係を、図２におけるＶsub＝Ｖgの特性のようにすること
ができ、図７に示す第１従来例と同様に、オン電流を１
０-4Ａ/μmに大きくする一方、オフ電流を１０-10Ａ/μ
mに小さくすることができるのである。
【００６２】一方、上記半導体基板(またはウェル)２５
が基板電圧端子２４に接続されている場合には、基板電
圧端子２４の電圧ＶstbによってＮＭＯＳトランジスタ
２１の閾値電圧を制御することができる。すなわち、Ｎ
ＭＯＳトランジスタ２１がオフするゲート電圧Ｖgより
も小さくなるようにＶstbを設定すると、Ｖsubとして電
圧Ｖgが印加される場合よりもＶstbが印加される場合の
方がＮＭＯＳトランジスタ２１の閾値電圧の絶対値が大
きくなるのである。例えば、ＮＭＯＳトランジスタ２１
のゲート電圧Ｖgsとドレイン電流Ｉdsの関係を、図２に
おけるＶsub＝Ｖstbの特性のようにすることができ、図
１０に示す第２従来例と同様に、オフ電流を１０-12Ａ/
μmに小さくすることができるのである。
【００６３】尚、図１においてはＮＭＯＳトランジスタ
の例を示したが、ＰＭＯＳトランジスタの場合も同様で
ある。すなわち、ＰＭＯＳトランジスタの場合は、この
ＰＭＯＳトランジスタが形成されている半導体基板(ま
たはウェル)がゲート端子に接続されている場合には、
ＰＭＯＳトランジスタがオンする電圧(すなわち、ソー
ス電圧Ｖsに対して負の電圧)がゲート電圧Ｖgとして印
加されると、上記半導体基板(またはウェル)にも同じ電
圧が印加されるので等価的に閾値電圧の絶対値が小さく
なってオン電流が大きくなる。一方、ＰＭＯＳトランジ
スタがオフする電圧(すなわち、ソース電圧Ｖsに対して
同じか正の電圧)がゲート電圧Ｖgとして印加されると、
上記半導体基板(またはウェル)にも同じ電圧が印加され
るので等価的に閾値電圧の絶対値が大きくなってオフ電
流が小さくなる。一方、上記半導体基板(またはウェル)
がこの半導体基板(またはウェル)用の基板電圧端子に接
続されている場合には、ＰＭＯＳトランジスタがオフす
るゲート電圧Ｖgよりも大きくなるようにＶstbを設定す
ると、Ｖsubとして電圧Ｖgが印加される場合よりもＶst
bが印加される場合の方が当該ＰＭＯＳトランジスタの
閾値電圧の絶対値が大きくなるのである。
【００６４】上述のような半導体基板(またはウェル)を
ゲート端子あるいは基板電圧端子の何れか一方に切り換
え接続可能なＭＯＳトランジスタを用いてＣＭＯＳイン
バータ回路を構成すると、図３のようになる。以下にお
いては、説明を簡単にするために、ＰＭＯＳトランジス
タ３１およびＮＭＯＳトランジスタ３２の両方共、図２
に示す特性を有するものとする。そして、ＰＭＯＳトラ
ンジスタ３１およびＮＭＯＳトランジスタ３２が形成さ
れている半導体基板(またはウェル)３３,３４の電圧Ｖs
ubp,Ｖsubnを切り換えることによって、ＰＭＯＳトラン
ジスタ３１およびＮＭＯＳトランジスタ３２の閾値の切
り換えが行われる。選択回路３５,３６の夫々は、Selec
tp信号,Selectn信号によって、入力端子３７の電圧Ｖin
あるいは基板電圧端子３８,３９の電圧Ｖstbp,Ｖstbnの
何れかを選択して、半導体基板(またはウェル)３３,３
４の電圧Ｖsubp,Ｖsubnとして出力する。
【００６５】図３に示すＣＭＯＳインバータ回路を動作
させる第１方式として、ＰＭＯＳトランジスタ３１が形
成されている半導体基板(またはウェル)３３とＮＭＯＳ
トランジスタ３２が形成されている半導体基板(または
ウェル)３４とを共に、ＣＭＯＳインバータ回路の入力
端子３７あるいは基板電圧端子３８,３９に切り換え接
続する方式について説明する。
【００６６】先ず、上記ＰＭＯＳトランジスタ３１およ
びＮＭＯＳトランジスタ３２が形成されている半導体基
板(またはウェル)３３,３４が共に、ＰＭＯＳトランジ
スタ３１およびＮＭＯＳトランジスタ３２のゲート端子
４０,４１(すなわち、ＣＭＯＳインバータ回路の入力端
子３７)に接続されている場合を考える。上記入力端子
３７の電圧Ｖinが接地電圧Ｇndと同じである場合には、
ＰＭＯＳトランジスタ３１にはオンする電圧が印加され
るので、等価的に閾値電圧の絶対値が小さくなってオン
電流が１０-4Ａ/μmと大きくなる。それと同時に、ＮＭ
ＯＳトランジスタ３２にはオフする電圧が印加されるの
で、等価的に閾値電圧の絶対値が大きくなってオフ電流
が１０-10Ａ/μmと小さくなるのである。これに対し
て、入力端子３７の電圧Ｖinが電源電圧Ｖddと同じであ
る場合には、ＰＭＯＳトランジスタ３１にはオフする電
圧が印加されるので、等価的に閾値電圧の絶対値が大き
くなってオフ電流が１０-10Ａ/μmと小さくなる。それ
と同時に、ＮＭＯＳトランジスタ３２にはオンする電圧
が印加されるので、等価的に閾値電圧の絶対値が小さく
なってオン電流が１０-4Ａ/μmと大きくなるのである。
以上のように、オンするＰＭＯＳトランジスタ３１ある
いはＮＭＯＳトランジスタ３２のオン電流が１０-4Ａ/
μmとなって、ＣＭＯＳインバータ回路の駆動電流が１
０-4Ａ/μmと大きくなる一方、オフするＮＭＯＳトラン
ジスタ３２またはＰＭＯＳトランジスタ３１のオフ電流
が１０-10Ａ/μmとなって、電源電圧端子から接地電圧
端子へ流れるリーク電流は１０-10Ａ/μmと小さくなる
のである。
【００６７】次に、上記ＰＭＯＳトランジスタ３１が形
成されている半導体基板(またはウェル)３３は基板電圧
端子３８に、ＮＭＯＳトランジスタ３２が形成されてい
る半導体基板(またはウェル)３４は基板電圧端子３９に
接続されている場合を考える。この場合には、基板電圧
端子３８,３９の電圧Ｖstbp,ＶstbnによってＰＭＯＳト
ランジスタ３１およびＮＭＯＳトランジスタ３２の閾値
電圧を制御することができる。つまり、Ｖstbp＞Ｖdd＞
Ｇnd＞Ｖstbnとなるように電圧Ｖstbpおよび電圧Ｖstbn
を設定すると、ＰＭＯＳトランジスタ３１およびＮＭＯ
Ｓトランジスタ３２における閾値電圧の絶対値を、半導
体基板(またはウェル)３３,３４がＣＭＯＳインバータ
回路の入力端子３７に接続されている場合よりも大きく
することができる。したがって、オフするＰＭＯＳトラ
ンジスタ３１またはＮＭＯＳトランジスタ３２のオフ電
流が１０-12Ａ/μmとなって電源電圧端子から接地電圧
端子へ流れるリーク電流が１０-12Ａ/μmと更に小さく
なるのである。
【００６８】図４は、上記選択回路３５,３６の詳細な
回路図である。選択回路３５は、ＰＭＯＳトランジスタ
３１が形成されている半導体基板(またはウェル)３３と
ゲート端子４０とにソース/ドレイン端子が接続されて
いるＮＭＯＳトランジスタ４２と、半導体基板(または
ウェル)３３と基板電圧端子３８とにソース/ドレイン端
子が接続されているＰＭＯＳトランジスタ４３とで構成
されている。同様に、選択回路３６は、ＮＭＯＳトラン
ジスタ３２が形成されている半導体基板(またはウェル)
３４とゲート端子４１とにソース/ドレイン端子が接続
されているＰＭＯＳトランジスタ４４と、半導体基板
(またはウェル)３４と基板電圧端子３９とにソース/ド
レイン端子が接続されているＮＭＯＳトランジスタ４５
とで構成されている。
【００６９】そして、上記ＮＭＯＳトランジスタ４２お
よびＰＭＯＳトランジスタ４３のゲート端子は互いに接
続されて、Selectp信号入力端子４６に接続されてい
る。また、ＰＭＯＳトランジスタ４４およびＮＭＯＳト
ランジスタ４５のゲート端子は互いに接続されて、Sele
ctn信号入力端子４７に接続されている。そして、選択
回路３５,３６は、一つの切り換え信号Selectp信号,Sel
ectn信号によって制御されるのである。
【００７０】また、上記ＰＭＯＳトランジスタ４３が形
成されている半導体基板(またはウェル)には基板電圧端
子３８の電圧Ｖstbpが印加され、ＮＭＯＳトランジスタ
４２が形成されている半導体基板(またはウェル)には接
地電圧端子の電圧Ｇndが印加されている。同様に、ＰＭ
ＯＳトランジスタ４４が形成されている半導体基板(あ
るいはウェル)には電源電圧端子の電圧Ｖddが印加さ
れ、ＮＭＯＳトランジスタ４５が形成されている半導体
基板(あるいはウェル)には基板電圧端子３９の電圧Ｖst
bnが印加されている。こうして、ＰＭＯＳトランジスタ
４３,４４の基板（ウェル)電圧がソース端子の電圧に対
して同じかまたは高く設定され、ＮＭＯＳトランジスタ
４２,４５の基板(ウェル)電圧がソース端子の電圧に対
して同じかまたは低く設定されている。したがって、Ｐ
ＭＯＳトランジスタ４３,４４およびＮＭＯＳトランジ
スタ４２,４５の閾値電圧の絶対値が大きくなって、Ｐ
ＭＯＳトランジスタ４３,４４およびＮＭＯＳトランジ
スタ４２,４５を介するリーク電流を抑えることができ
るのである。
【００７１】尚、図４においては、上記ＮＭＯＳトラン
ジスタ４２が形成されている半導体基板(またはウェル)
に接地電圧端子の電圧Ｇndを印加し、ＰＭＯＳトランジ
スタ４４が形成されている半導体基板(またはウェル)に
電源電圧端子の電圧Ｖddを印加している。しかしなが
ら、ＮＭＯＳトランジスタ４２が形成されている半導体
基板(あるいはウェル)に、選択回路３６側の基板電圧端
子３９の電圧Ｖstbn(＜Ｇnd)を印加する一方、ＰＭＯＳ
トランジスタ４４が形成されている半導体基板（または
ウェル)に、選択回路３５側の基板電圧端子３８の電圧
Ｖstbp(＞Ｖdd)を印加すれば、ＮＭＯＳトランジスタ４
２,ＰＭＯＳトランジスタ４４の閾値電圧の絶対値がよ
り大きくなり、ＰＭＯＳトランジスタ４３,４４および
ＮＭＯＳトランジスタ４２,４５を介するリーク電流を
更に抑えることができる。
【００７２】ところで、上記選択回路３５において、上
記ＣＭＯＳインバータ回路の入力端子３７の電圧Ｖinは
ＶddとＧndの間の電圧であり、常にＶin＜Ｖstbpとなっ
ている。そして、入力端子３７の電圧Ｖinと基板電圧端
子３８の電圧Ｖstbpとのうちの電圧が高いＶstbp(基板
電圧端子３８)側にＰＭＯＳトランジスタ４３を配置す
る一方、電圧が低いＶin(入力端子３７)側にＮＭＯＳト
ランジスタ４２を配置している。したがって、Selectp
信号をＶstbp以上の電圧にすると、ＰＭＯＳトランジス
タ４３が非導通状態となる一方ＮＭＯＳトランジスタ４
２が導通状態となり、ＰＭＯＳトランジスタ３１の基板
電圧(ウェル電圧)Ｖsubpをゲート端子４０の電圧Ｖinと
等しくすることができる。また、Selectp信号をＧnd以
下の電圧にすると、ＰＭＯＳトランジスタ４３が導通状
態となる一方ＮＭＯＳトランジスタ４２が非導通状態と
なり、ＰＭＯＳトランジスタ３１の基板電圧(またはウ
ェル電圧)Ｖsubpを基板電圧端子３８の電圧Ｖstbpと等
しくすることができる。
【００７３】同様に、上記選択回路３６において、常に
Ｖin＞Ｖstbnとなっている。したがって、Selectn信号
をＶstbn以下またはＶdd以上の電圧にすることによっ
て、ＮＭＯＳトランジスタ３２の基板電圧(ウェル電圧)
Ｖsubnをゲート端子４１の電圧Ｖinまたは基板電圧端子
３９の電圧Ｖstbnと等しくすることができるのである。
【００７４】ここで、上記選択回路３５,３６を構成す
るＰＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ
４２と、ＰＭＯＳトランジスタ４４及びＮＭＯＳトラン
ジスタ４５とには、(Ｖdd−Ｇnd)より大きな電圧(Ｖstb
p−Ｇnd),(Ｖdd−Ｖstbn)が印加されるが、ＰＭＯＳト
ランジスタ４３,４４とＮＭＯＳトランジスタ４２,４５
の閾値電圧の絶対値をＰＭＯＳトランジスタ３１および
ＮＭＯＳトランジスタ３２の閾値電圧の絶対値より大き
くすることによって、ＰＭＯＳトランジスタ４３,４４
とＮＭＯＳトランジスタ４２,４５のリーク電流を小さ
くすることができるのである。
【００７５】上記選択回路３５へのSelectp信号と選択
回路３６へのSelectn信号の切り換えは、ＣＭＯＳイン
バータ回路がアクティブ状態またはスタンバイ状態に切
り換るのに応じて行われる。すなわち、ＣＭＯＳインバ
ータ回路がアクティブ状態時には、Selectp信号をＶstb
p以上の電圧とし、Selectn信号をＶstbn以下の電圧とす
れば、基板電圧(ウェル電圧)Ｖsubp,Ｖsubnは、共にゲ
ート端子４０,４１の電圧Ｖinと等しくなる。これによ
って、オンするＰＭＯＳトランジスタ３１またはＮＭＯ
Ｓトランジスタ３２のオン電流が１０-4Ａ/μmとなっ
て、ＣＭＯＳインバータ回路の駆動電流が１０-4Ａ/μm
と大きくなる。また、オフするＮＭＯＳトランジスタ３
２またはＰＭＯＳトランジスタ３１のオフ電流が１０
-10Ａ/μmとなって、電源電圧端子から接地電圧端子へ
流れるリーク電流が１０-10Ａ/μmと小さくなる。
【００７６】これに対して、上記ＣＭＯＳインバータ回
路がスタンバイ状態時は、Selectp信号をＧnd以下の電
圧とし、Selectn信号をＶdd以上の電圧とすれば、基板
電圧（ウェル電圧)Ｖsubpは基板電圧端子３８の電圧Ｖs
tbpと等しくなる一方、基板電圧(ウェル電圧)Ｖsubnは
基板電圧端子３９の電圧Ｖstbnと等しくなる。これによ
って、オフするＰＭＯＳトランジスタ３１またはＮＭＯ
Ｓトランジスタ３２のオフ電流が１０-12Ａ/μmとなっ
て、電源電圧端子から接地電圧端子へ流れるリーク電流
が１０-12Ａ/μmと更に小さくなる。
【００７７】以上のように、第１方式による上記ＣＭＯ
Ｓインバータ回路の動作方法においては、基板電圧(ウ
ェル電圧)をアクティブ状態およびスタンバイ状態の夫
々に適した電圧に設定することによって、アクティブ状
態時の駆動電流を１０-4Ａ/μmと大きくすると共に、リ
ーク電流を１０-10Ａ/μmと小さくする一方、スタンバ
イ状態時のリーク電流を１０-12Ａ/μmとさらに小さく
することができるのである。
【００７８】図３に示すＣＭＯＳインバータ回路を動作
させる第２方式として、ＰＭＯＳトランジスタ３１が形
成されている半導体基板(またはウェル)３３とＮＭＯＳ
トランジスタ３２が形成されている半導体基板(または
ウェル)３４との何れか一方をＣＭＯＳインバータ回路
の入力端子３７に接続し、他方を基板電圧端子３８また
は基板電圧端子３９に切り換え接続する方式について説
明する。
【００７９】ここでは、上記基板電圧端子３８の電圧Ｖ
stbpおよび基板電圧端子３９の電圧Ｖstbnは、Ｖstbp＞
Ｖdd＞Ｇnd＞Ｖstbnの関係になるように設定されてい
る。
【００８０】上記入力端子３７の電圧Ｖinが接地電圧Ｇ
ndと同じになっており、ＰＭＯＳトランジスタ３１の半
導体基板(またはウェル)３３がゲート端子４０(ＣＭＯ
Ｓインバータ回路の入力端子３７)に接続され、ＮＭＯ
Ｓトランジスタ３２の半導体基板(またはウェル)３４が
基板電圧端子３９に接続されている場合を考える。その
場合、ＰＭＯＳトランジスタ３１の半導体基板(ウェル)
３３にはＰＭＯＳトランジスタ３１がオンする電圧が印
加されるので、等価的に閾値電圧の絶対値が小さくなっ
て、オン電流が１０-4Ａ/μmと大きくなる。それと同時
に、ＮＭＯＳトランジスタ３２の半導体基板(ウェル)３
４にはＶstbnが印加されるので、閾値電圧の絶対値が大
きくなってオフ電流が１０-12Ａ/μmと小さくなるので
ある。
【００８１】これに対して、上記入力端子の電圧Ｖinが
電源電圧Ｖddと同じになっており、ＰＭＯＳトランジス
タ３１の半導体基板(またはウェル)３３が基板電圧端子
３８に接続され、ＮＭＯＳトランジスタ３２の半導体基
板(またはウェル)３４がゲート端子４１(ＣＭＯＳイン
バータ回路の入力端子３７)に接続されている場合を考
える。その場合、ＮＭＯＳトランジスタ３２の半導体基
板(ウェル)３４にはＮＭＯＳトランジスタ３２がオンす
る電圧が印加されるので、等価的に閾値電圧の絶対値が
小さくなって、オン電流が１０-4Ａ/μmと大きくなる。
それと同時に、ＰＭＯＳトランジスタ３１の半導体基板
(ウェル)３３にはＶstbpが印加されるので閾値電圧の絶
対値が大きくなり、オフ電流が１０-12Ａ/μmと小さく
なるのである。
【００８２】以上のように、上記オンするＰＭＯＳトラ
ンジスタ３１またはＮＭＯＳトランジスタ３２のオン電
流が１０-4Ａ/μmとなって、ＣＭＯＳインバータ回路の
駆動電流が１０-4Ａ/μmと大きくなる一方、オフするＮ
ＭＯＳトランジスタ３２あるいはＰＭＯＳトランジスタ
３１のオフ電流が１０-12Ａ/μmとなって、電源電圧端
子から接地電圧端子へ流れるリーク電流が１０-12Ａ/μ
mと小さくなるのである。
【００８３】上記選択回路３５へのSelectp信号と選択
回路３６へのSelectn信号の切り換えは、ＰＭＯＳトラ
ンジスタ３１およびＮＭＯＳトランジスタ３２のゲート
電圧の変化に応じて行う。すなわち、入力端子３７の電
圧Ｖinが接地電圧Ｇndと同じになっている場合は、Sele
ctp信号をＶstbp以上の電圧とし、Selectn信号をＶdd以
上の電圧とすれば、基板電圧(ウェル電圧)Ｖsubpはゲー
ト端子４０の電圧Ｖinと等しくなる一方、基板電圧(ウ
ェル電圧)Ｖsubnは基板電圧端子３９の電圧Ｖstbnと等
しくなる。これにより、オンするＰＭＯＳトランジスタ
３１のオン電流が１０-4Ａ/μmとなって、ＣＭＯＳイン
バータ回路の駆動電流が１０-4Ａ/μmと大きくなる。ま
た、オフするＮＭＯＳトランジスタ３２のオフ電流が１
０-12Ａ/μmとなって、電源電圧端子から接地電圧端子
へ流れるリーク電流が１０-12Ａ/μmと小さくなる。
【００８４】これに対して、上記入力端子３７の電圧Ｖ
inが電源電圧Ｖddと同じになっている場合には、Select
p信号をＧnd以下の電圧とし、Selectn信号をＶstbn以下
の電圧とすれば、基板電圧(ウェル電圧)Ｖsubpは基板電
圧端子３８の電圧Ｖstbpと等しくなる一方、基板電圧
(ウェル電圧)Ｖsubnはゲート端子４１の電圧Ｖinと等し
くなる。これによって、オンするＮＭＯＳトランジスタ
３２のオン電流が１０-4Ａ/μmとなって、ＣＭＯＳイン
バータ回路の駆動電流が１０-4Ａ/μmと大きくなる。ま
た、オフするＰＭＯＳトランジスタ３１のオフ電流が１
０-12Ａ/μmとなって、電源電圧端子から接地電圧端子
へ流れるリーク電流が１０-12Ａ/μmと小さくなるので
ある。
【００８５】以上のように、第２方式による上記ＣＭＯ
Ｓインバータ回路の動作方法においては、上記基板電圧
(ウェル電圧)をゲート電圧に応じた電圧に設定すること
によって、アクティブ状態およびスタンバイ状態に拘わ
らず、オフ電流を１０-12Ａ/μmに小さくして、リーク
電流を１０-12Ａ/μmと小さくすることができるのであ
る。
【００８６】上述のような第２方式におけるSelectp信
号とSelectn信号とは、図５に示すような回路によって
生成できる。図５においては、図４におけるSelectp信
号入力端子４６とSelectn信号入力端子４７とは接続さ
れて、Select信号という同一信号が入力されるようにな
っている。Select信号は、Select信号入力端子４６,４
７と基板電圧端子３８とにソース/ドレイン端子が接続
されると共に、ＣＭＯＳインバータ回路の入力端子３７
にゲート端子が接続されたＰＭＯＳトランジスタ５１
と、Select信号入力端子４６,４７と基板電圧端子３９
とにソース/ドレイン端子が接続されると共に、ＣＭＯ
Ｓインバータ回路の入力端子３７にゲート端子が接続さ
れたＮＭＯＳトランジスタ５２とで生成される。
【００８７】そして、上記ＰＭＯＳトランジスタ５１が
形成されている半導体基板(またはウェル)には基板電圧
端子３８の電圧Ｖstbpが印加されている。同様に、ＮＭ
ＯＳトランジスタ５２が形成されている半導体基板(ま
たはウェル)には基板電圧端子３９の電圧Ｖstbnが印加
されている。その結果、ＰＭＯＳトランジスタ５１およ
びＮＭＯＳトランジスタ５２夫々の基板(ウェル)電圧は
ソース端子の電圧と同じになるので、ＰＭＯＳトランジ
スタ５１およびＮＭＯＳトランジスタ５２の閾値電圧の
絶対値が大きくなり、ＰＭＯＳトランジスタ５１および
ＮＭＯＳトランジスタ５２を介するリーク電流を抑える
ことができるのである。
【００８８】さらに、上記基板電圧端子３８,３９の電
圧ＶstbpＶstbnを、Ｖstbp＞Ｖdd＞Ｇnd＞Ｖstbnとなる
ように設定し、ＰＭＯＳトランジスタ５１の閾値の絶対
値を(Ｖstbp−Ｖdd)より大きく(Ｖstbp−Ｇnd)より小さ
く設定し、ＮＭＯＳトランジスタ５２の閾値の絶対値を
(Ｇnd−Ｖstbn)より大きく(Ｖdd−Ｖstbn)より小さく設
定している。したがって、入力端子３７の電圧Ｖinが電
源電圧Ｖddと同じである場合には、ＰＭＯＳトランジス
タ５１が非導通状態であり、ＮＭＯＳトランジスタ５２
が導通状態となり、Select信号は基板電圧端子３９の電
圧Ｖstbnと同じ電圧になる。したがって、上記選択回路
３５,３６において、ＰＭＯＳトランジスタ４３,４４が
導通状態となる一方、ＮＭＯＳトランジスタ４２,４５
が非導通状態となり、基板(ウェル)電圧Ｖsubpとして電
圧Ｖstbpが印加される一方、基板(ウェル)電圧Ｖsubnと
して電圧Ｖin(電圧Ｖdd)が印加されることになる。これ
に対して、入力端子３７の電圧Ｖinが接地電圧Ｇndと同
じである場合には、ＰＭＯＳトランジスタ５１が導通状
態であり、ＮＭＯＳトランジスタ５２が非導通状態とな
り、Select信号は基板電圧端子３８の電圧Ｖstbpと同じ
電圧になる。したがって、選択回路３５,３６におい
て、ＰＭＯＳトランジスタ４３,４４が非導通状態とな
る一方、ＮＭＯＳトランジスタ４２,４５が導通状態と
なり、上記基板(ウェル)電圧Ｖsubpとして電圧Ｖin(電
圧Ｇnd)が印加される一方、基板(ウェル)電圧Ｖsubnと
して電圧Ｖstbnが印加されることになる。
【００８９】上述のように、本実施の形態におけるＭＯ
Ｓトランジスタ回路においては、図１に示すように選択
回路２２を有している。そして、Select信号によって、
ＮＭＯＳトランジスタ２１のゲート端子２３あるいは基
板電圧端子２４の何れか一方を選択して、ＮＭＯＳトラ
ンジスタ２１が形成されている半導体基板(またはウェ
ル)２５に接続するようにしている。
【００９０】したがって、上記基板電圧端子２４の電圧
ＶstbをＮＭＯＳトランジスタ２１がオフするゲート電
圧Ｖgよりも小さく設定し、スタンバイ状態時には、基
板電圧端子２４を半導体基板(またはウェル)２５に接続
することによって、ＮＭＯＳトランジスタ２１の閾値電
圧の絶対値を大きくして、オフ電流を１０-12Ａ/μmに
小さくするできる。また、アクティブ状態時には、ゲー
ト端子２３を半導体基板(またはウェル)２５に接続する
ことによって、オン時における閾値電圧の絶対値を小さ
くして、オン電流を１０-4Ａ/μmに大きくできる。一
方、オフ時における閾値電圧の絶対値を大きくして、オ
フ電流を１０-10Ａ/μmに小さくすることができる。
【００９１】あるいは、上記ゲート電圧ＶgがＮＭＯＳ
トランジスタ２１をオンにする電圧である場合には、半
導体基板(またはウェル)２５をゲート端子２３に接続す
る一方、オフにする電圧である場合には基板電圧端子２
４に接続することによって、アクティブ状態やスタンバ
イ状態に拘わらず、オン時には、ＮＭＯＳトランジスタ
２１の閾値電圧の絶対値を小さくして、オン電流を１０
-4Ａ/μmに大きくできる。これに対して、オフ時には、
上記閾値電圧の絶対値を大きくして、オフ電流を１０
-12Ａ/μmに小さくできるのである。
【００９２】すなわち、上記構成のＮＭＯＳトランジス
タ２１,選択回路２２および基板電圧端子２４を有する
ＮＭＯＳトランジスタ回路または同様のＰＭＯＳトラン
ジスタ回路を用いて半導体集積回路を構成することによ
って、スタンバイ時のリーク電流を抑えると共に、アク
ティブ時における電源電圧端子から接地電圧端子へ流れ
るリーク電流を抑えることができ、あるいは、アクティ
ブ状態やスタンバイ状態に拘わらずオフ時のリーク電流
を押さえることができ、半導体集積回路の低消費電力化
を図ることができるのである。
【００９３】その場合における上記選択回路は、図４に
示すように、ＮＭＯＳトランジスタ３２の半導体基板
(またはウェル)３４をゲート端子４１に接続するＰＭＯ
Ｓトランジスタ４４と、半導体基板(またはウェル)３４
を基板電圧端子３９に接続するＮＭＯＳトランジスタ４
５とで構成されている。そして、ＰＭＯＳトランジスタ
４４およびＮＭＯＳトランジスタ４５のゲート端子は同
じSelectn信号入力端子４７に接続されている。また、
ＮＭＯＳトランジスタ４５の半導体基板(またはウェル)
には基板電圧端子３９の電圧Ｖstbnが印加され、ＰＭＯ
Ｓトランジスタ４４の半導体基板(あるいはウェル)には
電源電圧端子の電圧Ｖddが印加される。そして、各電圧
はＶdd＞Ｇnd＞Ｖstbnに設定されている。このように、
電位が低い方の基板電圧端子３９にＮＭＯＳトランジス
タを接続し、電位が高い方のゲート端子４１にＰＭＯＳ
トランジスタを接続することによって、切換回路３６を
構成する両ＭＯＳトランジスタ４４,４５の閾値電圧分
の電圧上昇または電圧降下を無くして、Selectn信号を
Ｖstbn以下またはＶdd以上に切り換えることによって、
ＮＭＯＳトランジスタ３２の基板電圧(またはウェル電
圧)をゲート端子４１または基板電圧端子３９の電圧に
等しくできるのである。
【００９４】また、上記切換回路３６を構成するＰＭＯ
Ｓトランジスタ４４の基板(ウェル)電圧をソース端子の
電圧よりも大きく設定し、ＮＭＯＳトランジスタ４５の
基板(ウェル)電圧をソース端子の電圧と同じに設定して
いる。したがって、両ＭＯＳトランジスタ４４,４５の
閾値電圧の絶対値が大きくなり、その場合の閾値電圧の
絶対値をＮＭＯＳトランジスタ３２の閾値電圧の絶対値
よりも大きくなるように各電圧Ｖdd,Ｇnd,Ｖstbnの値を
設定しておけば、両ＭＯＳトランジスタ４４,４５にＮ
ＭＯＳトランジスタ３２よりも高い電圧が印加されて
も、両ＭＯＳトランジスタ４４,４５を介するリーク電
流を小さく抑えることができるのである。
【００９５】尚、上記ＮＭＯＳトランジスタ２１(３
２),選択回路２２(３６)および基板電圧端子２４(３９)
で構成されたＮＭＯＳトランジスタ回路によって得られ
る効果は、図４に示すように、ＰＭＯＳトランジスタ３
１,選択回路３５および基板電圧端子３８で構成され、
選択回路３５の導電型を選択回路３６と逆にし、各電圧
をＶstbp＞Ｖdd＞Ｇndに設定したＰＭＯＳトランジスタ
回路でも、同様に得ることができるのである。
【００９６】尚、上記実施の形態においては、上記構成
を有するＰＭＯＳトランジスタ回路およびＮＭＯＳトラ
ンジスタ回路の構成および動作の説明を、ＣＭＯＳイン
バータ回路を例に挙げて説明しているが、ＣＭＯＳイン
バータ回路以外のラッチ回路やフリップフロップやマス
ター段ラッチ回路およびスレーブ段ラッチ回路を有する
フリップフロップ等のＣＭＯＳ論理回路を構成すること
も可能である。さらには、動作停止回路に対して電源の
供給を停止する際に上記動作停止回路のデータを一旦保
存するデータ保存回路を上記ラッチ回路やフリップフロ
ップ等で構成しても、リーク電流を抑えて低消費電力化
を図ることができる。
【００９７】
【発明の効果】以上より明らかなように、第１の発明の
ＭＯＳトランジスタ回路は、ＭＯＳトランジスタの半導
体基板(またはウェル)を、切換え手段によって、ゲート
端子と上記半導体基板(またはウェル)用の基板電圧端子
との何れか一方に電気的に切り換え接続するので、上記
ＭＯＳトランジスタの閾値電圧を上記ゲート端子の電圧
と基板電圧端子の電圧との両方によって制御することが
できる。したがって、上記ゲート端子および基板電圧端
子の電圧を適当に設定することによって、オン電流を大
きくオフ電流を小さくすることができる。
【００９８】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記ＭＯＳトランジスタを第１ＭＯＳトラン
ジスタとして、上記切換え手段を、上記半導体基板(ま
たはウェル)をゲート端子に接続する第２ＭＯＳトラン
ジスタと、上記半導体基板(またはウェル)を基板電圧端
子に接続する第３ＭＯＳトランジスタで構成すれば、上
記第２,第３ＭＯＳトランジスタのオン/オフを制御する
ことによって、上記ＭＯＳトランジスタの閾値電圧の制
御媒体を上記ゲート端子の電圧と基板電圧端子の電圧と
に切り換えることができる。こうして、上記切換え手段
の構成を簡単にして、回路規模の増加を抑えることがで
きる。
【００９９】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段を構成する第２,第３ＭＯＳ
トランジスタのうち、上記ゲート端子および基板電圧端
子のうち電位が低い方の端子に接続されているＭＯＳト
ランジスタをＮＭＯＳトランジスタとし、電位が高い方
の端子に接続されているＭＯＳトランジスタをＰＭＯＳ
トランジスタとすれば、上記切換え手段を構成する第２
ＭＯＳトランジスタ及び第３ＭＯＳトランジスタの閾値
電圧分の電圧上昇または電圧降下を無くして、上記第１
ＭＯＳトランジスタの基板電圧(またはウェル電圧)を上
記ゲート端子または基板電圧端子の電圧に等しくでき
る。したがって、上記第１ＭＯＳトランジスタの閾値電
圧を効率よく制御することができる。
【０１００】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段を構成する上記第２,第３Ｍ
ＯＳトランジスタのゲート端子を切換信号入力端子に接
続すれば、上記第２,第３ＭＯＳトランジスタを１つの
切換信号によってオン/オフ制御できる。したがって、
切換信号の生成を簡単にできる。
【０１０１】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段を構成する上記第２,第３Ｍ
ＯＳトランジスタの閾値電圧の絶対値を、上記第１ＭＯ
Ｓトランジスタの閾値電圧の絶対値よりも大きくすれ
ば、上記第２,第３ＭＯＳトランジスタに上記第１ＭＯ
Ｓトランジスタよりも高い電圧が印加された場合でも、
上記第２,第３ＭＯＳトランジスタを介するリーク電流
を小さく抑えることができる。
【０１０２】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
当該ＭＯＳトランジスタ回路がアクティブ状態またはス
タンバイ状態に切り換るのに応じて行えば、上記第１Ｍ
ＯＳトランジスタの閾値電圧の絶対値を、上記アクティ
ブ状態およびスタンバイ状態の夫々に適した電圧に設定
できる。
【０１０３】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
上記アクティブ状態の場合には上記半導体基板(または
ウェル)を上記ゲート端子に接続する一方、上記スタン
バイ状態の場合には上記基板電圧端子に接続するように
行えば、上記アクティブ状態時には、上記ＭＯＳトラン
ジスタの閾値電圧を上記ゲート端子の電圧で制御して、
オン電流を大きくし、オフ電流を小さくできる。これに
対して、上記スタンバイ状態時には、上記ＭＯＳトラン
ジスタの閾値電圧を上記基板電圧端子の電圧で制御し
て、上記基板電圧端子の電圧を適正に設定することによ
って、オフ電流を上記アクティブ状態時よりも更に小さ
くできる。
【０１０４】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を上
記ＭＯＳトランジスタのゲート電圧の変化に応じて行え
ば、上記ＭＯＳトランジスタの閾値電圧を、上記ゲート
電圧に応じた電圧に設定できる。
【０１０５】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記切換え手段による切り換え接続動作を、
上記ゲート電圧が上記ＭＯＳトランジスタを導通状態に
する電圧の場合は上記半導体基板(またはウェル)を上記
ゲート端子に接続する一方、非導通状態にする電圧の場
合は上記基板電圧端子に接続するように行えば、上記導
通状態時には、当該ＭＯＳトランジスタの閾値電圧の絶
対値を上記ゲート端子の電圧で制御して小さくでき、オ
ン電流を大きくできる。これに対して、非導通状態時に
は、上記閾値電圧の絶対値を上記基板電圧端子の電圧で
制御して、上記基板電圧端子の電圧を適正に設定するこ
とによって大きくでき、オフ電流を小さくできる。
【０１０６】また、上記第１の発明のＭＯＳトランジス
タ回路は、上記基板電圧端子の電圧を、上記ＭＯＳトラ
ンジスタの半導体基板(またはウェル)に接続された場合
には閾値電圧の絶対値を大きくするような電圧にすれ
ば、上記スタンバイ状態時や非導通時に、上記半導体基
板(またはウェル)を基板電圧端子に接続することによっ
てオフ電流を小さくできる。
【０１０７】また、第２の発明のＣＭＯＳ論理回路は、
上記第１の発明のＭＯＳトランジスタ回路における上記
ＭＯＳトランジスタがＰＭＯＳトランジスタである第１
ＭＯＳトランジスタ回路と、上記第１の発明のＭＯＳト
ランジスタ回路における上記ＭＯＳトランジスタがＮＭ
ＯＳトランジスタである第２ＭＯＳトランジスタ回路を
備えたので、上記両ＭＯＳトランジスタ回路における上
記両ＭＯＳトランジスタの半導体基板(あるいはウェル)
を、上記アクティブ状態時にはゲート端子に接続する一
方、スタンバイ状態時には上記基板電圧端子に接続する
ことによって、上記アクティブ状態時の駆動電流を大き
くし且つリーク電流を小さくし、スタンバイ状態時のリ
ーク電流を更に小さくできる。
【０１０８】さらに、上記両ＭＯＳトランジスタ回路に
おける上記両ＭＯＳトランジスタの半導体基板(または
ウェル)の何れか一方をゲート端子に接続し、他方を上
記基板電圧端子に接続することによって、アクティブ状
態およびスタンバイ状態に拘わらず駆動電流を大きくす
る一方、オフ時のリーク電流を小さくできる。
【０１０９】また、上記第２の発明のＣＭＯＳ論理回路
は、第１切換え手段を構成するＰＭＯＳトランジスタの
半導体基板(またはウェル)を第１基板電圧端子に接続す
る一方、上記第１切換え手段を構成するＮＭＯＳトラン
ジスタの半導体基板(またはウェル)を接地電圧端子に接
続し、第２切換え手段を構成するＰＭＯＳトランジスタ
の半導体基板(またはウェル)を電源電圧端子に接続する
一方、上記第２切換え手段を構成するＮＭＯＳトランジ
スタの半導体基板(またはウェル)を第２基板電圧端子に
接続すれば、上記第１,第２切換え手段の各ＰＭＯＳト
ランジスタの基板(ウェル)電圧をソース端子の電圧以上
にする一方、各ＮＭＯＳトランジスタの基板(ウェル)電
圧をソース端子の電圧以下にできる。したがって、上記
両切換え手段を構成する各ＭＯＳトランジスタの閾値電
圧の絶対値を大きくして、上記各ＭＯＳトランジスタを
介するリーク電流を小さくできる。
【０１１０】また、上記第２の発明のＣＭＯＳ論理回路
は、第１切換え手段を構成するＰＭＯＳトランジスタの
半導体基板(またはウェル)を第１基板電圧端子に接続す
る一方、上記第１切換え手段を構成するＮＭＯＳトラン
ジスタの半導体基板(またはウェル)を第２基板電圧端子
に接続し、第２切換え手段を構成するＰＭＯＳトランジ
スタの半導体基板(またはウェル)を上記第１基板電圧端
子に接続する一方、上記第２切換え手段を構成するＮＭ
ＯＳトランジスタの半導体基板(またはウェル)を上記第
２基板電圧端子に接続すれば、上記第１切換え手段のＮ
ＭＯＳトランジスタおよび上記第２切換え手段のＰＭＯ
Ｓトランジスタの半導体基板(またはウェル)の閾値電圧
の絶対値を更に大きくできる。したがって、上記各ＭＯ
Ｓトランジスタを介するリーク電流を更に小さくでき
る。
【０１１１】また、上記第２の発明のＣＭＯＳ論理回路
は、上記第１ＭＯＳトランジスタ回路の第１切換信号入
力端子と、上記第２ＭＯＳトランジスタ回路の第２切換
信号入力端子とを接続すれば、上記第１,第２切換え手
段の切換え接続動作を１つの切換信号によって制御する
ことができる。したがって、上記切換信号の生成を簡単
にできる。
【０１１２】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を、当該ＣＭＯＳ論理回路の入力端子
にゲート端子が接続されて上記第１,第２切換信号入力
端子を第１基板電圧端子に接続するＰＭＯＳトランジス
タと、当該ＣＭＯＳ論理回路の入力端子にゲート端子が
接続されて上記第１,第２切換信号入力端子を第２基板
電圧端子に接続するＮＭＯＳトランジスタとによって生
成すれば、上記ＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタの閾値電圧分の電圧上昇または電圧降下を無
くすことができる。こうして、上記切換信号の電圧を、
上記第１ＭＯＳトランジスタ回路の第１基板電圧端子あ
るいは第２ＭＯＳトランジスタ回路の第２基板電圧端子
の電圧に等しくでき、上記第１,第２ＭＯＳトランジス
タ回路における切換え接続動作を効率良く行うことがで
きる。
【０１１３】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を生成する上記ＰＭＯＳトランジスタ
の閾値電圧の絶対値を、上記第１基板電圧端子の電圧と
電源電圧端子の電圧との差よりも大きく、上記第１基板
電圧端子の電圧と接地電圧端子の電圧との差よりも小さ
く設定する一方、上記切換信号を生成する上記ＮＭＯＳ
トランジスタの閾値電圧の絶対値を、上記第２基板電圧
端子の電圧と接地電圧端子の電圧との差よりも大きく、
上記第２基板電圧端子の電圧と電源電圧端子の電圧との
差よりも小さく設定すれば、当該ＣＭＯＳ論理回路の入
力端子の電圧を電源電圧にして上記切換信号を上記第２
基板電圧端子の電圧と同じにする一方、上記入力端子を
接地電圧にして上記切換信号を上記第１基板電圧端子の
電圧と同じにできる。
【０１１４】また、上記第２の発明のＣＭＯＳ論理回路
は、上記切換信号を生成する上記ＰＭＯＳトランジスタ
の半導体基板(またはウェル)を上記第１基板電圧端子に
接続し、上記切換信号を生成する上記ＮＭＯＳトランジ
スタの半導体基板(またはウェル)を上記第２基板電圧端
子に接続すれば、上記ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタの閾値電圧の絶対値を大きくして、上
記両ＭＯＳトランジスタを介するリーク電流を抑えるこ
とができる。
【０１１５】また、第３の発明のラッチ回路は、上記第
２の発明のＣＭＯＳ論理回路を備えているので、上記Ｍ
ＯＳトランジスタ回路を構成するＭＯＳトランジスタの
半導体基板(あるいはウェル)をゲート端子と上記基板電
圧端子とに切換え接続することによって、当該ラッチ回
路のリーク電流を抑えて低消費電力化を図ることでき
る。
【０１１６】また、第４の発明のフリップフロップは、
上記第２の発明のＣＭＯＳ論理回路を備えているので、
上記ＭＯＳトランジスタ回路を構成するＭＯＳトランジ
スタの半導体基板(またはウェル)をゲート端子と上記基
板電圧端子とに切換え接続することによって、当該フリ
ップフロップのリーク電流を抑えて低消費電力化を図る
ことができる。
【０１１７】また、上記第４の発明のフリップフロップ
は、マスター段ラッチ回路およびスレーブ段ラッチ回路
を備えて、上記マスター段ラッチ回路またはスレーブ段
ラッチ回路の何れか一方の構成に上記ＣＭＯＳ論理回路
を用いれば、マスター段ラッチ回路及びスレーブ段ラッ
チ回路のうち、上記ＣＭＯＳ論理回路が用いられている
方のリーク電流を抑えて低消費電力化を図ることができ
る。
【０１１８】また、第５の発明は、動作停止回路に対し
て電源の供給を停止する際に上記動作停止回路のデータ
を一旦保存するデータ保存回路を、上記第３の発明のラ
ッチ回路あるいは上記第４の発明のフリップフロップを
含んで構成すれば、当該データ保存回路のリーク電流を
抑えて低消費電力化を図ることができる。
【０１１９】また、上記第５の発明のデータ保存回路
は、上記第４の発明のフリップフロップを含んで構成
し、上記動作停止回路に対する電源の供給を停止する場
合に、電源供給停止手段によって、上記フリップフロッ
プを構成するマスター段ラッチ回路およびスレーブ段ラ
ッチ回路のうち上記ＣＭＯＳ論理回路を用いていない方
のラッチ回路への電源供給を停止すれば、ＣＭＯＳ論理
回路を含む方のラッチ回路のリーク電流を、上記第１の
発明のＭＯＳトランジスタ回路の動作によって抑えるこ
とができる。こうして、当該データ保存回路における電
源供給停止時のリーク電流を抑えて低消費電力化を図る
ことができる。
【図面の簡単な説明】
【図１】 この発明のＭＯＳトランジスタ回路の回路図
である。
【図２】 図１におけるＮＭＯＳトランジスタのゲート
電圧とドレイン電流との関係を示す図である。
【図３】 図１に示すＭＯＳトランジスタ回路を用いて
構成したＣＭＯＳインバータ回路の回路図である。
【図４】 図３における選択回路の詳細な回路図であ
る。
【図５】 図４におけるSelectp信号およびSelectn信号
の生成回路の回路図である。
【図６】 オフ電流の低減化を図る従来のＮＭＯＳトラ
ンジスタ回路の回路図である。
【図７】 図６におけるＮＭＯＳトランジスタのゲート
電圧とドレイン電流との関係を示す図である。
【図８】 図６に示すＭＯＳトランジスタ回路を用いて
構成したＣＭＯＳインバータ回路の回路図である。
【図９】 オフ電流の低減化を図る図６とは異なるＭＯ
Ｓトランジスタ回路の回路図である。
【図１０】 図９におけるＮＭＯＳトランジスタのゲー
ト電圧とドレイン電流との関係を示す図である。
【図１１】 図９に示すＭＯＳトランジスタ回路を用い
て構成したＣＭＯＳインバータ回路の回路図である。
【符号の説明】
２１,３２,４２,４５,５２…ＮＭＯＳトランジスタ、２
２,３５,３６…選択回路、 ２３,４０,４１…
ゲート端子、２４,３８,３９…基板電圧端子、２５,３
３,３４…半導体基板(またはウェル)、３１,４３,４４,
５１…ＰＭＯＳトランジスタ、３７…入力端子、
４６…Selectp信号入力端子、４７…Sel
ectn信号入力端子。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 3/037 Ｈ０３Ｋ 3/356 Ｃ 3/3562 Ｆターム(参考） 5F038 DF01 DF17 EZ20 5F048 AA07 AB03 AB04 AB10 AC03 BB14 BE09 5J034 AB03 CB01 DB08 5J043 AA03 HH01 JJ08 KK06 5J056 AA03 BB17 BB49 CC14 DD13 DD29 EE03 EE04 EE07 FF08 HH00

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 金属酸化膜半導体トランジスタが形成さ
    れている半導体基板またはウェルを、上記金属酸化膜半
    導体トランジスタのゲート端子と上記半導体基板または
    ウェル用の基板電圧端子との何れか一方に電気的に切り
    換え接続する切換え手段を備えたことを特徴とする金属
    酸化膜半導体トランジスタ回路。
  2. 【請求項２】 請求項１に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記金属酸化膜半導体トランジスタを第１金属酸化膜半
    導体トランジスタとして、 上記切換え手段は、 上記半導体基板またはウェルとゲート端子とにソース,
    ドレイン端子が接続された第２金属酸化膜半導体トラン
    ジスタと、 上記半導体基板またはウェルと基板電圧端子とにソー
    ス,ドレイン端子が接続された第３金属酸化膜半導体ト
    ランジスタで構成されていることを特徴とする金属酸化
    膜半導体トランジスタ回路。
  3. 【請求項３】 請求項２に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記第２金属酸化膜半導体トランジスタおよび第３金属
    酸化膜半導体トランジスタのうち、上記ゲート端子およ
    び基板電圧端子のうち電位が低い方の端子に接続されて
    いる金属酸化膜半導体トランジスタは、Ｎ型金属酸化膜
    半導体トランジスタであり、 上記第２金属酸化膜半導体トランジスタおよび第３金属
    酸化膜半導体トランジスタのうち、上記ゲート端子およ
    び基板電圧端子のうち電位が高い方の端子に接続されて
    いる金属酸化膜半導体トランジスタは、Ｐ型金属酸化膜
    半導体トランジスタであることを特徴とする金属酸化膜
    半導体トランジスタ回路。
  4. 【請求項４】 請求項３に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記切換え手段は、切換信号に基づいて上記切り換え接
    続動作を行うようになっており、 上記第２金属酸化膜半導体トランジスタのゲート端子と
    第３金属酸化膜半導体トランジスタのゲート端子とは、
    上記切換信号の切換信号入力端子に接続されていること
    を特徴とする金属酸化膜半導体トランジスタ回路。
  5. 【請求項５】 請求項２に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記第２金属酸化膜半導体トランジスタおよび第３金属
    酸化膜半導体トランジスタの閾値電圧の絶対値は、上記
    第１金属酸化膜半導体トランジスタの閾値電圧の絶対値
    よりも大きいことを特徴とする金属酸化膜半導体トラン
    ジスタ回路。
  6. 【請求項６】 請求項１に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記切換え手段による切り換え接続動作は、当該金属酸
    化膜半導体トランジスタ回路がアクティブ状態またはス
    タンバイ状態に切り換るのに応じて行われることを特徴
    とする金属酸化膜半導体トランジスタ回路。
  7. 【請求項７】 請求項６に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記切換え手段による切り換え接続動作は、 上記アクティブ状態の場合には、上記半導体基板または
    ウェルを上記ゲート端子に電気的に接続する一方、 上記スタンバイ状態の場合には、上記半導体基板または
    ウェルを上記基板電圧端子に電気的に接続するように行
    われることを特徴とする金属酸化膜半導体トランジスタ
    回路。
  8. 【請求項８】 請求項１に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記切換え手段による切り換え接続動作は、上記金属酸
    化膜半導体トランジスタのゲート電圧の変化に応じて行
    われることを特徴とする金属酸化膜半導体トランジスタ
    回路。
  9. 【請求項９】 請求項８に記載の金属酸化膜半導体トラ
    ンジスタ回路において、 上記切換え手段による切り換え接続動作は、 上記ゲート電圧が上記金属酸化膜半導体トランジスタを
    導通状態にする電圧である場合には、上記半導体基板ま
    たはウェルを上記ゲート端子に電気的に接続する一方、 上記ゲート電圧が上記金属酸化膜半導体トランジスタを
    非導通状態にする電圧である場合には、上記半導体基板
    またはウェルを上記基板電圧端子に電気的に接続するよ
    うに行われることを特徴とする金属酸化膜半導体トラン
    ジスタ回路。
  10. 【請求項１０】 請求項１に記載の金属酸化膜半導体ト
    ランジスタ回路において、 上記基板電圧端子の電圧は、上記半導体基板またはウェ
    ルが上記基板電圧端子に電気的に接続された場合に、上
    記金属酸化膜半導体トランジスタの閾値電圧の絶対値を
    大きくするような電圧であることを特徴とする金属酸化
    膜半導体トランジスタ回路。
  11. 【請求項１１】 請求項１乃至請求項１０の何れか一つ
    に記載の金属酸化膜半導体トランジスタ回路を用いた相
    補型金属酸化膜半導体論理回路であって、 上記金属酸化膜半導体トランジスタがＰ型金属酸化膜半
    導体トランジスタである第１金属酸化膜半導体トランジ
    スタ回路と、 上記金属酸化膜半導体トランジスタがＮ型金属酸化膜半
    導体トランジスタである第２金属酸化膜半導体トランジ
    スタ回路を備えたことを特徴とする相補型金属酸化膜半
    導体論理回路。
  12. 【請求項１２】 請求項１１に記載の相補型金属酸化膜
    半導体論理回路であって、 上記第１金属酸化膜半導体トランジスタ回路の切換え手
    段である第１切換え手段を構成する上記Ｐ型金属酸化膜
    半導体トランジスタが形成されている半導体基板または
    ウェルは、上記第１金属酸化膜半導体トランジスタ回路
    の基板電圧端子である第１基板電圧端子に接続される一
    方、上記第１切換え手段を構成する上記Ｎ型金属酸化膜
    半導体トランジスタが形成されている半導体基板あるい
    はウェルは、接地電圧端子に接続されており、 上記第２金属酸化膜半導体トランジスタ回路の切換え手
    段である第２切換え手段を構成する上記Ｐ型金属酸化膜
    半導体トランジスタが形成されている半導体基板または
    ウェルは、電源電圧端子に接続される一方、上記第２切
    換え手段を構成する上記Ｎ型金属酸化膜半導体トランジ
    スタが形成されている半導体基板またはウェルは、上記
    第２金属酸化膜半導体トランジスタ回路の基板電圧端子
    である第２基板電圧端子に接続されていることを特徴と
    する相補型金属酸化膜半導体論理回路。
  13. 【請求項１３】 請求項１１に記載の相補型金属酸化膜
    半導体論理回路であって、 上記第１金属酸化膜半導体トランジスタ回路の切換え手
    段である第１切換え手段を構成する上記Ｐ型金属酸化膜
    半導体トランジスタが形成されている半導体基板または
    ウェルは、上記第１金属酸化膜半導体トランジスタ回路
    の基板電圧端子である第１基板電圧端子に接続される一
    方、上記第１切換え手段を構成する上記Ｎ型金属酸化膜
    半導体トランジスタが形成されている半導体基板あるい
    はウェルは、上記第２金属酸化膜半導体トランジスタ回
    路の基板電圧端子である第２基板電圧端子に接続されて
    おり、 上記第２金属酸化膜半導体トランジスタ回路の切換え手
    段である第２切換え手段を構成する上記Ｐ型金属酸化膜
    半導体トランジスタが形成されている半導体基板または
    ウェルは、上記第１基板電圧端子に接続される一方、上
    記第２切換え手段を構成する上記Ｎ型金属酸化膜半導体
    トランジスタが形成されている半導体基板またはウェル
    は、上記第２基板電圧端子に接続されていることを特徴
    とする相補型金属酸化膜半導体論理回路。
  14. 【請求項１４】 請求項１１に記載の相補型金属酸化膜
    半導体論理回路であって、 上記第１金属酸化膜半導体トランジスタ回路の切換信号
    入力端子である第１切換信号入力端子と、上記第２金属
    酸化膜半導体トランジスタ回路の切換信号入力端子であ
    る第２切換信号入力端子とが接続されていることを特徴
    とする相補型金属酸化膜半導体論理回路。
  15. 【請求項１５】 請求項１４に記載の相補型金属酸化膜
    半導体論理回路であって、 上記切換信号は、 上記第１切換信号入力端子および第２切換信号入力端子
    と上記第１金属酸化膜半導体トランジスタ回路の基板電
    圧端子である第１基板電圧端子とにソース,ドレイン端
    子が接続される一方、当該相補型金属酸化膜半導体論理
    回路の入力端子にゲート端子が接続されたＰ型金属酸化
    膜半導体トランジスタと、 上記第１切換信号入力端子および第２切換信号入力端子
    と上記第２金属酸化膜半導体トランジスタ回路の基板電
    圧端子である第２基板電圧端子とにソース,ドレイン端
    子が接続される一方、当該相補型金属酸化膜半導体論理
    回路の入力端子にゲート端子が接続されたＮ型金属酸化
    膜半導体トランジスタとによって生成されることを特徴
    とする相補型金属酸化膜半導体論理回路。
  16. 【請求項１６】 請求項１５に記載の相補型金属酸化膜
    半導体論理回路であって、 上記切換信号を生成する上記Ｐ型金属酸化膜半導体トラ
    ンジスタの閾値電圧の絶対値は、上記第１基板電圧端子
    の電圧と上記電源電圧端子の電圧との差よりも大きく、
    上記第１基板電圧端子の電圧と接地電圧端子の電圧との
    差よりも小さく設定され、 上記切換信号を生成する上記Ｎ型金属酸化膜半導体トラ
    ンジスタの閾値電圧の絶対値は、上記第２基板電圧端子
    の電圧と上記接地電圧端子の電圧との差よりも大きく、
    上記第２基板電圧端子の電圧と電源電圧端子の電圧との
    差よりも小さく設定されていることを特徴とする相補型
    金属酸化膜半導体論理回路。
  17. 【請求項１７】 請求項１５に記載の相補型金属酸化膜
    半導体論理回路であって、 上記切換信号を生成する上記Ｐ型金属酸化膜半導体トラ
    ンジスタが形成されている半導体基板またはウェルは、
    上記第１基板電圧端子に接続されており、 上記切換信号を生成する上記Ｎ型金属酸化膜半導体トラ
    ンジスタが形成されている半導体基板またはウェルは、
    上記第２基板電圧端子に接続されていることを特徴とす
    る相補型金属酸化膜半導体論理回路。
  18. 【請求項１８】 請求項１１乃至請求項１７の何れか一
    つに記載の相補型金属酸化膜半導体論理回路を備えたこ
    とを特徴とするラッチ回路。
  19. 【請求項１９】 請求項１１乃至請求項１７の何れか一
    つに記載の相補型金属酸化膜半導体論理回路を備えたこ
    とを特徴とするフリップフロップ。
  20. 【請求項２０】 請求項１９に記載のフリップフロップ
    において、 マスター段ラッチ回路およびスレーブ段ラッチ回路を備
    えて、 上記マスター段ラッチ回路およびスレーブ段ラッチ回路
    の何れか一方の構成に上記相補型金属酸化膜半導体論理
    回路を用いたことを特徴とするフリップフロップ。
  21. 【請求項２１】 動作停止回路に対して電源の供給を停
    止する際に上記動作停止回路のデータを一旦保存するデ
    ータ保存回路であって、 請求項１８に記載のラッチ回路、或いは、請求項１９ま
    たは請求項２０に記載のフリップフロップを含んで構成
    されていることを特徴とするデータ保存回路。
  22. 【請求項２２】 請求項２０に記載のフリップフロップ
    を含んで構成された請求項２１に記載のデータ保存回路
    であって、 上記動作停止回路に対する電源の供給を停止する場合
    に、上記フリップフロップを構成するマスター段ラッチ
    回路およびスレーブ段ラッチ回路のうち、上記相補型金
    属酸化膜半導体論理回路を用いていない方のラッチ回路
    への電源供給を停止する電源供給停止手段を備えたこと
    を特徴とするデータ保存回路。
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