JP2002305434A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】レジスタ回路などのデータ保持回路において待
機時にデータを保持しつつ、待機電流を可能な限り削減
した半導体集積回路を提供する。 【解決手段】半導体集積回路５１が備える外部から電源
供給するための外部電源供給配線ＶＤＤと、データ保持
回路を備えた内部回路３に電源供給するための内部電源
供給配線Ｖ−ＶＤＤと、の間に、内部回路３の動作時及
び待機時に供給する電流及び電圧を制御する電源制御手
段として、内部回路３の動作時に必要な電流を供給する
能力を有する第１の電流制御回路（ＮＭＯＳＦＥＴ）１
と、内部回路３の待機時にデータ保持回路がデータ保持
可能な電流を供給する能力を有する第２の電流制御回路
（ＮＭＯＳＦＥＴ）２と、を設け、内部回路３の動作時
には第１の電流制御回路１から電流を供給し、内部回路
の待機時には第２の電流制御回路２から電流を供給す
る。これにより、内部回路３の動作状態に応じて供給す
る電流及び電圧を制御でき、待機電流を低減することが
できる。
機時にデータを保持しつつ、待機電流を可能な限り削減
した半導体集積回路を提供する。 【解決手段】半導体集積回路５１が備える外部から電源
供給するための外部電源供給配線ＶＤＤと、データ保持
回路を備えた内部回路３に電源供給するための内部電源
供給配線Ｖ−ＶＤＤと、の間に、内部回路３の動作時及
び待機時に供給する電流及び電圧を制御する電源制御手
段として、内部回路３の動作時に必要な電流を供給する
能力を有する第１の電流制御回路（ＮＭＯＳＦＥＴ）１
と、内部回路３の待機時にデータ保持回路がデータ保持
可能な電流を供給する能力を有する第２の電流制御回路
（ＮＭＯＳＦＥＴ）２と、を設け、内部回路３の動作時
には第１の電流制御回路１から電流を供給し、内部回路
の待機時には第２の電流制御回路２から電流を供給す
る。これにより、内部回路３の動作状態に応じて供給す
る電流及び電圧を制御でき、待機電流を低減することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、より詳しくは低電圧において動作可能で、低スタ
ンバイリーク電流を可能とする半導体集積回路技術に関
する。また、ＳＯＩ（Silicon on Insurlator ）回路技
術に関するものである。
関し、より詳しくは低電圧において動作可能で、低スタ
ンバイリーク電流を可能とする半導体集積回路技術に関
する。また、ＳＯＩ（Silicon on Insurlator ）回路技
術に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路においては、低電
圧動作のために低い閾値のデバイスにて論理回路を構成
した場合、スタンバイ時のリーク電流が増大するという
問題があった。そこで、低電圧動作のために低い閾値の
デバイスにて論理回路を構成した際に、スタンバイ時の
電流を削減するために高い閾値のデバイスを用いる技術
が、特開平６−２９８３４号公報の論理回路に開示され
ている。この従来技術の一実施形態について、図９に基
づいて説明する。図９は、半導体集積回路の従来技術の
構成を示した回路図である。
圧動作のために低い閾値のデバイスにて論理回路を構成
した場合、スタンバイ時のリーク電流が増大するという
問題があった。そこで、低電圧動作のために低い閾値の
デバイスにて論理回路を構成した際に、スタンバイ時の
電流を削減するために高い閾値のデバイスを用いる技術
が、特開平６−２９８３４号公報の論理回路に開示され
ている。この従来技術の一実施形態について、図９に基
づいて説明する。図９は、半導体集積回路の従来技術の
構成を示した回路図である。
【０００３】図９において、インバータ論理回路Ｉ１０
０の高位電源端子にはＰＭＯＳＦＥＴｍ１００のドレイ
ンが接続され、低位電源端子にはＮＭＯＳＦＥＴｍ１０
１のドレインが接続されている。また、ＰＭＯＳＦＥＴ
ｍ１００のソースは電源線Ｖｄｄに接続され、ＮＭＯＳ
ＦＥＴｍ１０１のソースは接地線ＧＮＤに接続されてい
る。さらに、ＰＭＯＳＦＥＴｍ１００のゲートには制御
信号ＣＳＢが入力され、ＮＭＯＳＦＥＴｍ１０１のゲー
トには制御信号ＣＳが入力される。なお、制御信号ＣＳ
は制御信号ＣＳＢの反転信号である。
０の高位電源端子にはＰＭＯＳＦＥＴｍ１００のドレイ
ンが接続され、低位電源端子にはＮＭＯＳＦＥＴｍ１０
１のドレインが接続されている。また、ＰＭＯＳＦＥＴ
ｍ１００のソースは電源線Ｖｄｄに接続され、ＮＭＯＳ
ＦＥＴｍ１０１のソースは接地線ＧＮＤに接続されてい
る。さらに、ＰＭＯＳＦＥＴｍ１００のゲートには制御
信号ＣＳＢが入力され、ＮＭＯＳＦＥＴｍ１０１のゲー
トには制御信号ＣＳが入力される。なお、制御信号ＣＳ
は制御信号ＣＳＢの反転信号である。
【０００４】インバータ論理回路Ｉ１００は、低電圧で
動作するために低い閾値のＭＯＳＦＥＴにて構成されて
いる。ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１
０１は、高い閾値を持つＭＯＳＦＥＴである。本回路に
おいて動作時には、制御信号ＣＳとしてＨｉ、制御信号
ＣＳＢとしてＬｏを入力することで、ＰＭＯＳＦＥＴｍ
１００及びＮＭＯＳＦＥＴｍ１０１は共にオンとなる。
よって、論理回路Ｉ１００はＰＭＯＳＦＥＴｍ１００を
介して電源線Ｖｄｄに、また、ＮＭＯＳＦＥＴｍ１０１
を介して接地線ＧＮＤに接続される。このとき、論理回
路Ｉ１００は低い閾値電圧のＦＥＴにて形成されている
ため、低電源電圧で動作する。
動作するために低い閾値のＭＯＳＦＥＴにて構成されて
いる。ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１
０１は、高い閾値を持つＭＯＳＦＥＴである。本回路に
おいて動作時には、制御信号ＣＳとしてＨｉ、制御信号
ＣＳＢとしてＬｏを入力することで、ＰＭＯＳＦＥＴｍ
１００及びＮＭＯＳＦＥＴｍ１０１は共にオンとなる。
よって、論理回路Ｉ１００はＰＭＯＳＦＥＴｍ１００を
介して電源線Ｖｄｄに、また、ＮＭＯＳＦＥＴｍ１０１
を介して接地線ＧＮＤに接続される。このとき、論理回
路Ｉ１００は低い閾値電圧のＦＥＴにて形成されている
ため、低電源電圧で動作する。
【０００５】また、スタンバイ動作時には、制御信号Ｃ
ＳをＬｏ、制御信号ＣＳＢをＨｉとして入力すること
で、ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０
１は共にオフとなる。このとき、インバータ論理回路Ｉ
１００は、電源線Ｖｄｄ及び接地線ＧＮＤとの接続が遮
断されるため、動作しない。また、ＰＭＯＳＦＥＴｍ１
００及びＮＭＯＳＦＥＴｍ１０１は高い閾値のＦＥＴで
あるので、リーク電流は低く抑えられている。
ＳをＬｏ、制御信号ＣＳＢをＨｉとして入力すること
で、ＰＭＯＳＦＥＴｍ１００及びＮＭＯＳＦＥＴｍ１０
１は共にオフとなる。このとき、インバータ論理回路Ｉ
１００は、電源線Ｖｄｄ及び接地線ＧＮＤとの接続が遮
断されるため、動作しない。また、ＰＭＯＳＦＥＴｍ１
００及びＮＭＯＳＦＥＴｍ１０１は高い閾値のＦＥＴで
あるので、リーク電流は低く抑えられている。
【０００６】次に、ＳＯＩ（Silicon on Insulator）デ
バイスにおいて基板電位を制御して、低電圧動作と低リ
ーク電流を実現する従来技術を、図１０に基づいて説明
する。図１０は、インバータ論理回路の回路図である。
このインバータ論理回路は、ＰＭＯＳＦＥＴｍ１０２及
びＮＭＯＳＦＥＴｍ１０３により構成されている。ＰＭ
ＯＳＦＥＴｍ１０２のソースは電源線Ｖｄｄに、ゲート
はＮＭＯＳＦＥＴｍ１０３のゲート及び入力端子Ｓ１
に、ドレインはＮＭＯＳＦＥＴｍ１０３のドレイン及び
出力端子Ｓ２に、ボディ（バルク構造の場合はバックゲ
ート）は入力端子Ｓ１に、それぞれ接続されている。ま
た、ＮＭＯＳＦＥＴｍ１０３のソースは接地線ＧＮＤ
に、ゲートは入力端子Ｓ１に、ドレインはＰＭＯＳＦＥ
Ｔｍ１０２のドレイン及び出力端子Ｓ２に、ボディ（バ
ルク構造の場合はバックゲート）は入力端子Ｓ１に、そ
れぞれ接続されている。ＮＭＯＳＦＥＴｍ１０３の動作
は、入力端子Ｓ１の入力信号がＬｏからＨｉへと変化す
るとき、ボディ（基板）電位も同様に変化し、ＮＭＯＳ
ＦＥＴｍ１０３閾値電圧は低くなる。よって、ＮＭＯＳ
ＦＥＴｍ１０３がより速くオンし、高速に動作する。
バイスにおいて基板電位を制御して、低電圧動作と低リ
ーク電流を実現する従来技術を、図１０に基づいて説明
する。図１０は、インバータ論理回路の回路図である。
このインバータ論理回路は、ＰＭＯＳＦＥＴｍ１０２及
びＮＭＯＳＦＥＴｍ１０３により構成されている。ＰＭ
ＯＳＦＥＴｍ１０２のソースは電源線Ｖｄｄに、ゲート
はＮＭＯＳＦＥＴｍ１０３のゲート及び入力端子Ｓ１
に、ドレインはＮＭＯＳＦＥＴｍ１０３のドレイン及び
出力端子Ｓ２に、ボディ（バルク構造の場合はバックゲ
ート）は入力端子Ｓ１に、それぞれ接続されている。ま
た、ＮＭＯＳＦＥＴｍ１０３のソースは接地線ＧＮＤ
に、ゲートは入力端子Ｓ１に、ドレインはＰＭＯＳＦＥ
Ｔｍ１０２のドレイン及び出力端子Ｓ２に、ボディ（バ
ルク構造の場合はバックゲート）は入力端子Ｓ１に、そ
れぞれ接続されている。ＮＭＯＳＦＥＴｍ１０３の動作
は、入力端子Ｓ１の入力信号がＬｏからＨｉへと変化す
るとき、ボディ（基板）電位も同様に変化し、ＮＭＯＳ
ＦＥＴｍ１０３閾値電圧は低くなる。よって、ＮＭＯＳ
ＦＥＴｍ１０３がより速くオンし、高速に動作する。
【０００７】このとき、ＰＭＯＳＦＥＴｍ１０２のゲー
ト電位とボディ電位もＨｉに変化し、ＰＭＯＳＦＥＴｍ
１０２はオフとなり、閾値電圧も高くなる。同様に、Ｐ
ＭＯＳＦＥＴｍ１０２は入力信号がＨｉからＬｏへ変化
すると、ボディ電位も同様に変化し、閾値電位が低くな
り、ＰＭＯＳＦＥＴｍ１０２がより速くオンし、高速に
動作する。
ト電位とボディ電位もＨｉに変化し、ＰＭＯＳＦＥＴｍ
１０２はオフとなり、閾値電圧も高くなる。同様に、Ｐ
ＭＯＳＦＥＴｍ１０２は入力信号がＨｉからＬｏへ変化
すると、ボディ電位も同様に変化し、閾値電位が低くな
り、ＰＭＯＳＦＥＴｍ１０２がより速くオンし、高速に
動作する。
【０００８】また、ＮＭＯＳＦＥＴｍ１０３のゲート電
位とボディ電位もＬｏに変化し、ＮＭＯＳＦＥＴｍ１０
３はオフとなり閾値電圧も高くなる。このようにして、
ＰＭＯＳＦＥＴｍ１０２及びＮＭＯＳＦＥＴｍ１０３
は、オン時に低閾値となりオフ時に高閾値となるため、
低電圧動作と低リーク動作を実現している。
位とボディ電位もＬｏに変化し、ＮＭＯＳＦＥＴｍ１０
３はオフとなり閾値電圧も高くなる。このようにして、
ＰＭＯＳＦＥＴｍ１０２及びＮＭＯＳＦＥＴｍ１０３
は、オン時に低閾値となりオフ時に高閾値となるため、
低電圧動作と低リーク動作を実現している。
【０００９】
【発明が解決しようとする課題】しかしながら、図９を
用いて説明した従来技術においては、スタンバイ時には
内部論理回路は電源から切断されて動作しないため、フ
リップフロップ回路やメモリといったデータを記憶する
回路に用いるのには不適当であった。
用いて説明した従来技術においては、スタンバイ時には
内部論理回路は電源から切断されて動作しないため、フ
リップフロップ回路やメモリといったデータを記憶する
回路に用いるのには不適当であった。
【００１０】また、図１０を用いて説明した従来技術に
おいては、ＦＥＴのボディ電位を接続するための電極を
設けなければならず、デバイス面積が増加するという欠
点がある。さらに、ボディ電位を制御するためＰＤ（部
分空乏）型のＦＥＴにしか適用できず、より低閾値を実
現できるＦＤ（完全空乏）型のデバイスには適用できな
いという問題がある。
おいては、ＦＥＴのボディ電位を接続するための電極を
設けなければならず、デバイス面積が増加するという欠
点がある。さらに、ボディ電位を制御するためＰＤ（部
分空乏）型のＦＥＴにしか適用できず、より低閾値を実
現できるＦＤ（完全空乏）型のデバイスには適用できな
いという問題がある。
【００１１】そこで、本発明は上記のような問題を解決
するために創作したものであり、その目的は、レジスタ
などのデータ保持回路において待機時にデータを保持し
つつ、待機電流を可能な限り削減した半導体集積回路を
提供することである。また、ＳＯＩデバイスにおいて、
ＰＤ型のＦＥＴ及びＦＤ型のＦＥＴのいずれのデバイス
に適応できる半導体集積回路を提供することである。
するために創作したものであり、その目的は、レジスタ
などのデータ保持回路において待機時にデータを保持し
つつ、待機電流を可能な限り削減した半導体集積回路を
提供することである。また、ＳＯＩデバイスにおいて、
ＰＤ型のＦＥＴ及びＦＤ型のＦＥＴのいずれのデバイス
に適応できる半導体集積回路を提供することである。
【００１２】
【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。
を解決するための手段として、以下の構成を備えてい
る。
【００１３】(1) 外部から電源供給するための外部電源
供給配線と、内部回路に電源供給するための内部電源供
給配線と、の間に、該内部回路の動作時及び待機時に供
給する電流及び電圧を制御する電源制御手段を備えたこ
とを特徴とする。
供給配線と、内部回路に電源供給するための内部電源供
給配線と、の間に、該内部回路の動作時及び待機時に供
給する電流及び電圧を制御する電源制御手段を備えたこ
とを特徴とする。
【００１４】この構成において半導体集積回路は、外部
から電源供給するための外部電源供給配線と、内部回路
に電源供給するための内部電源供給配線と、の間に、内
部回路の動作時及び待機時に供給する電流及び電圧を制
御する電源制御手段を備えている。したがって、内部回
路の動作状態に応じて供給する電流及び電圧を制御する
ことで、消費電流や待機電流を低減することが可能とな
る。
から電源供給するための外部電源供給配線と、内部回路
に電源供給するための内部電源供給配線と、の間に、内
部回路の動作時及び待機時に供給する電流及び電圧を制
御する電源制御手段を備えている。したがって、内部回
路の動作状態に応じて供給する電流及び電圧を制御する
ことで、消費電流や待機電流を低減することが可能とな
る。
【００１５】(2) 前記内部回路は、所定の電流を供給す
ることでデータを保持可能なデータ保持回路を備えてい
ることを特徴とする。
ることでデータを保持可能なデータ保持回路を備えてい
ることを特徴とする。
【００１６】この構成において半導体集積回路は、所定
の電流を供給することでデータを保持可能なデータ保持
回路を内部回路に備えている。したがって、所定の電流
を供給することでデータ保持可能であるとともに、電流
の供給を停止することでデータの消去が可能である。
の電流を供給することでデータを保持可能なデータ保持
回路を内部回路に備えている。したがって、所定の電流
を供給することでデータ保持可能であるとともに、電流
の供給を停止することでデータの消去が可能である。
【００１７】(3) 前記電源制御手段は、前記内部回路の
動作時に必要な電流を供給する能力を有する第１の電流
制御回路と、前記内部回路の待機時に前記データ保持回
路がデータ保持可能な電流を供給する能力を有する第２
の電流制御回路と、を備えたことを特徴とする。
動作時に必要な電流を供給する能力を有する第１の電流
制御回路と、前記内部回路の待機時に前記データ保持回
路がデータ保持可能な電流を供給する能力を有する第２
の電流制御回路と、を備えたことを特徴とする。
【００１８】この構成においては、内部回路の動作時に
必要な電流を供給する能力を有する第１の電流制御回路
と、内部回路の待機時に前記データ保持回路がデータ保
持可能な電流を供給する能力を有する第２の電流制御回
路と、を半導体集積回路の電源制御手段は備えている。
したがって、内部回路の動作時には第１の電流制御回路
から電流を供給することで、不具合などが発生すること
なく内部回路を動作させることが可能となり、また、内
部回路の待機時には第２の電流制御回路から電流を供給
することで、内部回路のデータ保持回路がデータを消失
することなく、データを保持することが可能となる。
必要な電流を供給する能力を有する第１の電流制御回路
と、内部回路の待機時に前記データ保持回路がデータ保
持可能な電流を供給する能力を有する第２の電流制御回
路と、を半導体集積回路の電源制御手段は備えている。
したがって、内部回路の動作時には第１の電流制御回路
から電流を供給することで、不具合などが発生すること
なく内部回路を動作させることが可能となり、また、内
部回路の待機時には第２の電流制御回路から電流を供給
することで、内部回路のデータ保持回路がデータを消失
することなく、データを保持することが可能となる。
【００１９】(4) 前記外部電源供給配線は、前記第１の
電流制御回路に接続された第１の外部電源供給配線と、
前記第２の電流制御回路に接続された第２の外部電源供
給配線と、を備えたことを特徴とする。
電流制御回路に接続された第１の外部電源供給配線と、
前記第２の電流制御回路に接続された第２の外部電源供
給配線と、を備えたことを特徴とする。
【００２０】この構成においては、第１の電流制御回路
に接続された第１の外部電源供給配線と、第２の電流制
御回路に接続された第２の外部電源供給配線と、を外部
電源供給配線は備えている。したがって、第１の外部電
源供給配線に内部回路の動作時に必要な電流を供給し、
第２の外部電源供給配線に内部回路の待機時に必要な電
流を供給することで、半導体集積回路の消費電力を低減
させることが可能となる。
に接続された第１の外部電源供給配線と、第２の電流制
御回路に接続された第２の外部電源供給配線と、を外部
電源供給配線は備えている。したがって、第１の外部電
源供給配線に内部回路の動作時に必要な電流を供給し、
第２の外部電源供給配線に内部回路の待機時に必要な電
流を供給することで、半導体集積回路の消費電力を低減
させることが可能となる。
【００２１】(5) 前記第２の外部電源供給配線には、前
記第１の外部電源供給配線よりも低い電圧で、前記内部
回路の待機時に前記データ保持回路がデータ保持可能な
電流である電源供給が行われることを特徴とする。
記第１の外部電源供給配線よりも低い電圧で、前記内部
回路の待機時に前記データ保持回路がデータ保持可能な
電流である電源供給が行われることを特徴とする。
【００２２】この構成において、第１の外部電源供給配
線よりも低い電圧で、内部回路の待機時にデータ保持回
路がデータ保持可能な電流である電源の供給が、半導体
集積回路の第２の外部電源供給配線に対して行われる。
したがって、内部回路のデータ保持回路は、データを消
失することなくデータ保持可能であるとともに、半導体
集積回路の待機時の消費電流をより低減できる。
線よりも低い電圧で、内部回路の待機時にデータ保持回
路がデータ保持可能な電流である電源の供給が、半導体
集積回路の第２の外部電源供給配線に対して行われる。
したがって、内部回路のデータ保持回路は、データを消
失することなくデータ保持可能であるとともに、半導体
集積回路の待機時の消費電流をより低減できる。
【００２３】(6) 前記第１の電流制御回路は、前記外部
電源供給配線及び前記内部電源供給配線の間を開閉する
第１開閉手段を備え、前記第２の電流制御回路は、前記
外部電源供給配線及び前記内部電源供給配線の間を開閉
する第２開閉手段を備え、該第１開閉手段は、閉とした
際に、前記内部回路の動作時に必要な電流を供給可能で
あり、該第２開閉手段は、閉とした際に、前記内部回路
の待機時に前記データ保持回路がデータ保持可能な電流
を供給可能であることを特徴とする。
電源供給配線及び前記内部電源供給配線の間を開閉する
第１開閉手段を備え、前記第２の電流制御回路は、前記
外部電源供給配線及び前記内部電源供給配線の間を開閉
する第２開閉手段を備え、該第１開閉手段は、閉とした
際に、前記内部回路の動作時に必要な電流を供給可能で
あり、該第２開閉手段は、閉とした際に、前記内部回路
の待機時に前記データ保持回路がデータ保持可能な電流
を供給可能であることを特徴とする。
【００２４】この構成において、半導体集積回路が備え
る第１の電流制御回路の第１開閉手段は、外部電源供給
配線及び内部電源供給配線の間を開閉するとともに、閉
とした際に、内部回路の動作時に必要な電流を供給可能
である。また、半導体集積回路が備える第２の電流制御
回路の第２開閉手段は、外部電源供給配線及び内部電源
供給配線の間を開閉するとともに、閉とした際に、内部
回路の待機時に前記データ保持回路がデータ保持可能な
電流を供給可能である。したがって、半導体集積回路の
動作時には、第１開閉手段を閉、第２開閉手段を開能と
し、半導体集積回路の待機時には、第１開閉手段を開、
第２開閉手段を閉とすることで、半導体集積回路の消費
電流を低減することが可能となる。
る第１の電流制御回路の第１開閉手段は、外部電源供給
配線及び内部電源供給配線の間を開閉するとともに、閉
とした際に、内部回路の動作時に必要な電流を供給可能
である。また、半導体集積回路が備える第２の電流制御
回路の第２開閉手段は、外部電源供給配線及び内部電源
供給配線の間を開閉するとともに、閉とした際に、内部
回路の待機時に前記データ保持回路がデータ保持可能な
電流を供給可能である。したがって、半導体集積回路の
動作時には、第１開閉手段を閉、第２開閉手段を開能と
し、半導体集積回路の待機時には、第１開閉手段を開、
第２開閉手段を閉とすることで、半導体集積回路の消費
電流を低減することが可能となる。
【００２５】(7) 前記第１開閉手段及び前記第２開閉手
段は、Ｐチャンネル型ＦＥＴを備え、前記第１開閉手段
のＰチャンネル型ＦＥＴは、前記内部回路の動作時に必
要な電流を供給可能なゲート長及びゲート幅であり、前
記第２開閉手段のＰチャンネル型ＦＥＴは、前記内部回
路の待機時に前記データ保持回路がデータ保持可能な電
流を供給可能なゲート長及びゲート幅であることを特徴
とする。
段は、Ｐチャンネル型ＦＥＴを備え、前記第１開閉手段
のＰチャンネル型ＦＥＴは、前記内部回路の動作時に必
要な電流を供給可能なゲート長及びゲート幅であり、前
記第２開閉手段のＰチャンネル型ＦＥＴは、前記内部回
路の待機時に前記データ保持回路がデータ保持可能な電
流を供給可能なゲート長及びゲート幅であることを特徴
とする。
【００２６】この構成において、半導体集積回路の第１
開閉手段は、内部回路の動作時に必要な電流を供給可能
なゲート長及びゲート幅であるＰチャンネル型ＦＥＴを
備え、半導体集積回路の第２開閉手段は、内部回路の待
機時に前記データ保持回路がデータ保持可能な電流を供
給可能なゲート長及びゲート幅であるＰチャンネル型Ｆ
ＥＴを備えている。したがって、半導体集積回路の製造
時にＰチャンネル型ＦＥＴのゲート長及びゲート幅は容
易に設定・変更可能であるため、所望の特性の半導体集
積回路を得ることができる。
開閉手段は、内部回路の動作時に必要な電流を供給可能
なゲート長及びゲート幅であるＰチャンネル型ＦＥＴを
備え、半導体集積回路の第２開閉手段は、内部回路の待
機時に前記データ保持回路がデータ保持可能な電流を供
給可能なゲート長及びゲート幅であるＰチャンネル型Ｆ
ＥＴを備えている。したがって、半導体集積回路の製造
時にＰチャンネル型ＦＥＴのゲート長及びゲート幅は容
易に設定・変更可能であるため、所望の特性の半導体集
積回路を得ることができる。
【００２７】(8) 前記第２の電流制御回路は、前記デー
タ保持回路がデータ保持可能で、外部電源供給配線に供
給された電圧よりも低い電圧を前記内部電源供給配線に
印加するとともに、前記内部回路の待機時に前記データ
保持回路がデータ保持可能な電流を供給可能な電圧降下
回路を備えたことを特徴とする。
タ保持回路がデータ保持可能で、外部電源供給配線に供
給された電圧よりも低い電圧を前記内部電源供給配線に
印加するとともに、前記内部回路の待機時に前記データ
保持回路がデータ保持可能な電流を供給可能な電圧降下
回路を備えたことを特徴とする。
【００２８】この構成において、第２の電流制御回路
は、前記データ保持回路がデータ保持可能で、外部電源
供給配線に供給された電圧よりも低い電圧を前記内部電
源供給配線に印加するとともに、前記内部回路の待機時
に前記データ保持回路がデータ保持可能な電流を供給可
能な電圧降下回路を備えている。したがって、半導体集
積回路の待機時に、電圧降下回路からデータ保持回路に
電源供給することで、待機時の消費電流を低減すること
が可能となる。
は、前記データ保持回路がデータ保持可能で、外部電源
供給配線に供給された電圧よりも低い電圧を前記内部電
源供給配線に印加するとともに、前記内部回路の待機時
に前記データ保持回路がデータ保持可能な電流を供給可
能な電圧降下回路を備えている。したがって、半導体集
積回路の待機時に、電圧降下回路からデータ保持回路に
電源供給することで、待機時の消費電流を低減すること
が可能となる。
【００２９】(9) 前記電圧降下回路は、前記第２開閉手
段及び前記内部電源供給配線の間に設けたダイオード接
続のＮチャンネル型ＦＥＴであることを特徴とする。
段及び前記内部電源供給配線の間に設けたダイオード接
続のＮチャンネル型ＦＥＴであることを特徴とする。
【００３０】この構成において、第２開閉手段及び内部
電源供給配線の間に設けたダイオード接続のＮチャンネ
ル型ＦＥＴが半導体集積回路の電圧降下回路である。し
たがって、半導体集積回路の製造時にＮチャンネル型Ｆ
ＥＴはゲート長及びゲート幅を容易に設定・変更可能で
あるため、所望の特性の半導体集積回路を得ることがで
きるとともに、容易に降下した電圧を得ることができ
る。
電源供給配線の間に設けたダイオード接続のＮチャンネ
ル型ＦＥＴが半導体集積回路の電圧降下回路である。し
たがって、半導体集積回路の製造時にＮチャンネル型Ｆ
ＥＴはゲート長及びゲート幅を容易に設定・変更可能で
あるため、所望の特性の半導体集積回路を得ることがで
きるとともに、容易に降下した電圧を得ることができ
る。
【００３１】(10)ＳＯＩ基板上に形成したことを特徴と
する。
する。
【００３２】この構成において、(1) 乃至(9) の半導体
集積回路は、ＳＯＩ基板上に形成されている。したがっ
て、ボディ電位の制御が不要であるためＰＤ（部分空
乏）型のＦＥＴに限らず、より低閾値を実現できるＦＤ
（完全空乏）型のデバイスにも適用でき、定電圧動作、
低リーク電流を実現させる回路技術として非常に有益で
ある。
集積回路は、ＳＯＩ基板上に形成されている。したがっ
て、ボディ電位の制御が不要であるためＰＤ（部分空
乏）型のＦＥＴに限らず、より低閾値を実現できるＦＤ
（完全空乏）型のデバイスにも適用でき、定電圧動作、
低リーク電流を実現させる回路技術として非常に有益で
ある。
【００３３】
【発明の実施の形態】〔第１実施形態〕図１は、本発明
の第１実施形態に係る半導体集積回路の回路図である。
図１に示した半導体集積回路５１は、外部電源供給配線
ＶＤＤ、内部電源供給配線Ｖ−ＶＤＤ、電源制御手段を
構成する第１の電流制御回路であるＰＭＯＳＦＥＴ（Ｐ
チャンネル型ＭＯＳ電界効果トランジスタ）１及び第２
の電流制御回路であるＰＭＯＳＦＥＴ２、並びに半導体
集積回路の内部回路であるレジスタ回路を含む論理回路
３を備えている。
の第１実施形態に係る半導体集積回路の回路図である。
図１に示した半導体集積回路５１は、外部電源供給配線
ＶＤＤ、内部電源供給配線Ｖ−ＶＤＤ、電源制御手段を
構成する第１の電流制御回路であるＰＭＯＳＦＥＴ（Ｐ
チャンネル型ＭＯＳ電界効果トランジスタ）１及び第２
の電流制御回路であるＰＭＯＳＦＥＴ２、並びに半導体
集積回路の内部回路であるレジスタ回路を含む論理回路
３を備えている。
【００３４】ＰＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ２は
それぞれ、ソースが外部電源供給配線ＶＤＤに接続さ
れ、ドレインが内部電源供給配線Ｖ−ＶＤＤに接続され
ている。また、ＰＭＯＳＦＥＴ１のゲートには、制御信
号ＰＳが入力され、ＰＭＯＳＦＥＴ２のゲートには、制
御信号ＰＳＢが入力される。なお、制御信号ＰＳＢは、
制御信号ＰＳの反転信号であり、後述する他の実施形態
においても、同様である。論理回路３は、電源端子３ａ
が内部電源供給配線Ｖ−ＶＤＤに接続され、接地端子３
ｂが接地線ＧＮＤに接続されている。
それぞれ、ソースが外部電源供給配線ＶＤＤに接続さ
れ、ドレインが内部電源供給配線Ｖ−ＶＤＤに接続され
ている。また、ＰＭＯＳＦＥＴ１のゲートには、制御信
号ＰＳが入力され、ＰＭＯＳＦＥＴ２のゲートには、制
御信号ＰＳＢが入力される。なお、制御信号ＰＳＢは、
制御信号ＰＳの反転信号であり、後述する他の実施形態
においても、同様である。論理回路３は、電源端子３ａ
が内部電源供給配線Ｖ−ＶＤＤに接続され、接地端子３
ｂが接地線ＧＮＤに接続されている。
【００３５】外部電源供給配線ＶＤＤは、外部電源を接
続して外部から電源供給するための配線である。内部電
源供給配線Ｖ−ＶＤＤは、内部回路である論理回路３に
電源供給するための配線である。電源制御手段を構成す
る第１の電流制御回路であるＰＭＯＳＦＥＴ１及び第２
の電流制御回路であるＰＭＯＳＦＥＴ２は、高閾値電圧
（Ｖｔｈ）のＰＭＯＳＦＥＴである。
続して外部から電源供給するための配線である。内部電
源供給配線Ｖ−ＶＤＤは、内部回路である論理回路３に
電源供給するための配線である。電源制御手段を構成す
る第１の電流制御回路であるＰＭＯＳＦＥＴ１及び第２
の電流制御回路であるＰＭＯＳＦＥＴ２は、高閾値電圧
（Ｖｔｈ）のＰＭＯＳＦＥＴである。
【００３６】ＰＭＯＳＦＥＴ１は、制御信号ＰＳが信号
Ｌｏｗ（以下、Ｌｏと称する。）（動作モード）の時に
オンし、制御信号ＰＳが信号Ｈｉｇｈ（以下、Ｈｉと称
する。）（待機モード）の時にオフする。また、ＰＭＯ
ＳＦＥＴ１は、論理回路３が動作するのに十分な電流を
供給できる能力を有している。よって、ＰＭＯＳＦＥＴ
１のゲート幅及びゲート長は、論理回路３が動作するの
に十分な電流を供給できるサイズに形成されている。
Ｌｏｗ（以下、Ｌｏと称する。）（動作モード）の時に
オンし、制御信号ＰＳが信号Ｈｉｇｈ（以下、Ｈｉと称
する。）（待機モード）の時にオフする。また、ＰＭＯ
ＳＦＥＴ１は、論理回路３が動作するのに十分な電流を
供給できる能力を有している。よって、ＰＭＯＳＦＥＴ
１のゲート幅及びゲート長は、論理回路３が動作するの
に十分な電流を供給できるサイズに形成されている。
【００３７】ＰＭＯＳＦＥＴ２は、制御信号ＰＳＢがＬ
ｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨｉ
（動作モード）の時にオフする。また、ＰＭＯＳＦＥＴ
２は、論理回路３が備えるレジスタ回路がデータを保持
するのに最小限必要な電流を供給できる能力を有してい
る。よって、ＰＭＯＳＦＥＴ２のゲート幅及びゲート長
は、論理回路３が備えるレジスタ回路がデータを保持す
るのに最小限必要な電流を供給できるように形成されて
いる。
ｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨｉ
（動作モード）の時にオフする。また、ＰＭＯＳＦＥＴ
２は、論理回路３が備えるレジスタ回路がデータを保持
するのに最小限必要な電流を供給できる能力を有してい
る。よって、ＰＭＯＳＦＥＴ２のゲート幅及びゲート長
は、論理回路３が備えるレジスタ回路がデータを保持す
るのに最小限必要な電流を供給できるように形成されて
いる。
【００３８】論理回路３は、データ保持回路であるレジ
スタ回路や複数の論理回路などを備え、低閾値電圧（Ｖ
ｔｈ）のトランジスタ及びＦＥＴにて構成されている。
スタ回路や複数の論理回路などを備え、低閾値電圧（Ｖ
ｔｈ）のトランジスタ及びＦＥＴにて構成されている。
【００３９】ＰＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ２
は、外部電源供給配線及び内部電源供給配線の間を開閉
する開閉手段（スイッチ）の役目を果たす。すなわち、
半導体集積回路５１の動作時には、制御信号ＰＳとして
Ｌｏ、制御信号ＰＳＢとしてＨｉを入力することで、Ｐ
ＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ２はオフす
る。この時、オンしているＰＭＯＳＦＥＴ１は、前記の
ように論理回路３が動作するのに十分な電流を供給でき
るだけの能力を有しているので、論理回路３は正常に動
作する。
は、外部電源供給配線及び内部電源供給配線の間を開閉
する開閉手段（スイッチ）の役目を果たす。すなわち、
半導体集積回路５１の動作時には、制御信号ＰＳとして
Ｌｏ、制御信号ＰＳＢとしてＨｉを入力することで、Ｐ
ＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ２はオフす
る。この時、オンしているＰＭＯＳＦＥＴ１は、前記の
ように論理回路３が動作するのに十分な電流を供給でき
るだけの能力を有しているので、論理回路３は正常に動
作する。
【００４０】一方、半導体集積回路５１の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ２はオンする。この時、オンしているＰＭＯＳＦ
ＥＴ２は、前記のように論理回路３が備えるレジスタ回
路がデータを保持しておくのに最小限の電流しか供給す
る能力を持たない。よって、レジスタ回路はデータを消
失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ２はオンする。この時、オンしているＰＭＯＳＦ
ＥＴ２は、前記のように論理回路３が備えるレジスタ回
路がデータを保持しておくのに最小限の電流しか供給す
る能力を持たない。よって、レジスタ回路はデータを消
失することなく保持する。
【００４１】このように、半導体集積回路５１の動作時
と待機時とで電源制御手段に入力する信号を切り替える
ことで、待機時における電流をレジスタ回路がデータ保
持に必要な電流のみに低減できる。
と待機時とで電源制御手段に入力する信号を切り替える
ことで、待機時における電流をレジスタ回路がデータ保
持に必要な電流のみに低減できる。
【００４２】〔第２実施形態〕図２は、本発明の第２実
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
【００４３】図２に示したように、半導体集積回路５２
は、図１に示した半導体集積回路５１のＰＭＯＳＦＥＴ
２及び内部電源供給配線Ｖ−ＶＤＤの間に、電圧降下回
路であるＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳ電界効
果トランジスタ）６を追加した構成である。すなわち、
ＮＭＯＳＦＥＴ６は、ドレイン及びゲートがＰＭＯＳＦ
ＥＴ２のドレインに接続され、ソースが内部電源供給配
線Ｖ−ＶＤＤに接続されている。よって、ＮＭＯＳＦＥ
Ｔ６はダイオード接続となっており、外部電源供給配線
ＶＤＤに供給された電圧は、ＮＭＯＳＦＥＴ６で降下し
て、外部電源供給配線ＶＤＤに供給された電圧より低い
電圧が内部電源供給配線Ｖ−ＶＤＤに印加される。
は、図１に示した半導体集積回路５１のＰＭＯＳＦＥＴ
２及び内部電源供給配線Ｖ−ＶＤＤの間に、電圧降下回
路であるＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳ電界効
果トランジスタ）６を追加した構成である。すなわち、
ＮＭＯＳＦＥＴ６は、ドレイン及びゲートがＰＭＯＳＦ
ＥＴ２のドレインに接続され、ソースが内部電源供給配
線Ｖ−ＶＤＤに接続されている。よって、ＮＭＯＳＦＥ
Ｔ６はダイオード接続となっており、外部電源供給配線
ＶＤＤに供給された電圧は、ＮＭＯＳＦＥＴ６で降下し
て、外部電源供給配線ＶＤＤに供給された電圧より低い
電圧が内部電源供給配線Ｖ−ＶＤＤに印加される。
【００４４】ＮＭＯＳＦＥＴ６は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できる能力を有している。そのため、ＮＭＯＳＦ
ＥＴ６のゲート幅及びゲート長は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できるように形成されている。なお、ＰＭＯＳＦ
ＥＴ２のゲート幅及びゲート長は、ＮＭＯＳトランジス
タ６より高い値または等しい値の電流を供給できるよう
に形成されている。
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できる能力を有している。そのため、ＮＭＯＳＦ
ＥＴ６のゲート幅及びゲート長は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できるように形成されている。なお、ＰＭＯＳＦ
ＥＴ２のゲート幅及びゲート長は、ＮＭＯＳトランジス
タ６より高い値または等しい値の電流を供給できるよう
に形成されている。
【００４５】半導体集積回路５２の動作時には、制御信
号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨｉを入力す
ることで、ＰＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ
２はオフする。この時、オンしているＰＭＯＳＦＥＴ１
は、前記のように論理回路３が動作するのに十分な電流
を供給できるだけの能力を有しているので、論理回路３
は正常に動作する。
号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨｉを入力す
ることで、ＰＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ
２はオフする。この時、オンしているＰＭＯＳＦＥＴ１
は、前記のように論理回路３が動作するのに十分な電流
を供給できるだけの能力を有しているので、論理回路３
は正常に動作する。
【００４６】一方、半導体集積回路５２の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ２はオンする。この時、ＮＭＯＳＦＥＴ６は、前
記のように論理回路３が備えるレジスタ回路がデータを
保持しておくのに最小限の電流しか供給する能力を持た
ない。また、内部電源供給配線Ｖ−ＶＤＤへは、ダイオ
ード接続されたＮＭＯＳトランジスタ６による電圧降下
により、レジスタ回路がデータを保持可能な外部電源よ
りも低い電圧が供給される。よって、レジスタ回路はデ
ータを消失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ２はオンする。この時、ＮＭＯＳＦＥＴ６は、前
記のように論理回路３が備えるレジスタ回路がデータを
保持しておくのに最小限の電流しか供給する能力を持た
ない。また、内部電源供給配線Ｖ−ＶＤＤへは、ダイオ
ード接続されたＮＭＯＳトランジスタ６による電圧降下
により、レジスタ回路がデータを保持可能な外部電源よ
りも低い電圧が供給される。よって、レジスタ回路はデ
ータを消失することなく保持する。
【００４７】このように、半導体集積回路５２の待機時
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、待機時に必要な電流を
さらに削減することが可能となる。
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、待機時に必要な電流を
さらに削減することが可能となる。
【００４８】〔第３実施形態〕図３は、本発明の第３実
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
【００４９】図３に示したように、半導体集積回路５３
は、図１に示した半導体集積回路５１のＰＭＯＳＦＥＴ
２の代わりに、ＮＭＯＳＦＥＴ９を設けた構成である。
ＮＭＯＳＦＥＴ９は、ドレイン及びゲートが外部電源供
給配線ＶＤＤに接続され、ソースが内部電源供給配線Ｖ
−ＶＤＤに接続されている。よって、ＮＭＯＳＦＥＴ９
はダイオード接続となっており、外部電源供給配線ＶＤ
Ｄに供給された電圧は、ＮＭＯＳＦＥＴ９で降下して、
外部電源供給配線ＶＤＤに供給された電圧より低い電圧
が内部電源供給配線Ｖ−ＶＤＤに印加される。
は、図１に示した半導体集積回路５１のＰＭＯＳＦＥＴ
２の代わりに、ＮＭＯＳＦＥＴ９を設けた構成である。
ＮＭＯＳＦＥＴ９は、ドレイン及びゲートが外部電源供
給配線ＶＤＤに接続され、ソースが内部電源供給配線Ｖ
−ＶＤＤに接続されている。よって、ＮＭＯＳＦＥＴ９
はダイオード接続となっており、外部電源供給配線ＶＤ
Ｄに供給された電圧は、ＮＭＯＳＦＥＴ９で降下して、
外部電源供給配線ＶＤＤに供給された電圧より低い電圧
が内部電源供給配線Ｖ−ＶＤＤに印加される。
【００５０】ＮＭＯＳＦＥＴ９は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できる能力を有している。そのため、ＮＭＯＳＦ
ＥＴ９のゲート幅及びゲート長は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できるように形成されている。
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できる能力を有している。そのため、ＮＭＯＳＦ
ＥＴ９のゲート幅及びゲート長は、論理回路３が備える
レジスタ回路がデータを保持するのに最小限必要な電流
を供給できるように形成されている。
【００５１】半導体集積回路５３の動作時には、制御信
号ＰＳとしてＬｏを入力することで、ＰＭＯＳＦＥＴ１
はオンする。この時、オンしているＰＭＯＳＦＥＴ１
は、前記のように論理回路３が動作するのに十分な電流
を供給できるだけの能力を有しているので、論理回路３
は正常に動作する。なお、ＮＭＯＳＦＥＴ９からも、論
理回路３に電源供給が行われる。
号ＰＳとしてＬｏを入力することで、ＰＭＯＳＦＥＴ１
はオンする。この時、オンしているＰＭＯＳＦＥＴ１
は、前記のように論理回路３が動作するのに十分な電流
を供給できるだけの能力を有しているので、論理回路３
は正常に動作する。なお、ＮＭＯＳＦＥＴ９からも、論
理回路３に電源供給が行われる。
【００５２】一方、半導体集積回路５３の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＮＭＯＳ
ＦＥＴ９のみから論理回路３に電源供給が行われる。こ
の時、ＮＭＯＳＦＥＴ９は、前記のように論理回路３が
備えるレジスタ回路がデータを保持しておくのに最小限
の電流しか供給する能力を持たない。また、内部電源供
給配線Ｖ−ＶＤＤへは、ダイオード接続されたＮＭＯＳ
ＦＥＴ９による電圧降下により、レジスタ回路がデータ
を保持可能な外部電源よりも低い電圧が供給される。よ
って、レジスタ回路はデータを消失することなく保持す
る。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＮＭＯＳ
ＦＥＴ９のみから論理回路３に電源供給が行われる。こ
の時、ＮＭＯＳＦＥＴ９は、前記のように論理回路３が
備えるレジスタ回路がデータを保持しておくのに最小限
の電流しか供給する能力を持たない。また、内部電源供
給配線Ｖ−ＶＤＤへは、ダイオード接続されたＮＭＯＳ
ＦＥＴ９による電圧降下により、レジスタ回路がデータ
を保持可能な外部電源よりも低い電圧が供給される。よ
って、レジスタ回路はデータを消失することなく保持す
る。
【００５３】このように、半導体集積回路５３の待機時
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、第２実施形態の半導体
集積回路よりも簡素な構成によって、待機時に必要な電
流を削減することが可能となる。
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、第２実施形態の半導体
集積回路よりも簡素な構成によって、待機時に必要な電
流を削減することが可能となる。
【００５４】〔第４実施形態〕図４は、本発明の第４実
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
施形態に係る半導体集積回路の回路図である。なお、図
１と同一部分には同一符号を付して、詳細な説明を省略
する。
【００５５】図４に示したように、半導体集積回路５４
は、外部電源供給配線として、第１の電流制御回路であ
るＰＭＯＳＦＥＴ１に接続された第１の外部電源供給配
線である外部電源供給配線ＶＤＤと、第２の電流制御回
路であるＰＭＯＳＦＥＴ１２に接続された第２の外部電
源供給配線である外部電源供給配線Ｌ−ＶＤＤと、を備
えた構成である。すなわち、半導体集積回路５４は、図
１に示した半導体集積回路５１のＰＭＯＳＦＥＴ２を削
除し、追加した外部電源供給配線Ｌ−ＶＤＤ及び内部電
源供給配線Ｖ−ＶＤＤの間に、高閾値電圧（Ｖｔｈ）で
あるＰＭＯＳＦＥＴ１２を設けた構成である。
は、外部電源供給配線として、第１の電流制御回路であ
るＰＭＯＳＦＥＴ１に接続された第１の外部電源供給配
線である外部電源供給配線ＶＤＤと、第２の電流制御回
路であるＰＭＯＳＦＥＴ１２に接続された第２の外部電
源供給配線である外部電源供給配線Ｌ−ＶＤＤと、を備
えた構成である。すなわち、半導体集積回路５４は、図
１に示した半導体集積回路５１のＰＭＯＳＦＥＴ２を削
除し、追加した外部電源供給配線Ｌ−ＶＤＤ及び内部電
源供給配線Ｖ−ＶＤＤの間に、高閾値電圧（Ｖｔｈ）で
あるＰＭＯＳＦＥＴ１２を設けた構成である。
【００５６】また、外部電源供給配線Ｌ−ＶＤＤには、
外部電源供給配線ＶＤＤより低い電圧であって、論理回
路３が備えるデータ保持回路であるレジスタ回路がデー
タを保持可能な電圧を供給する。
外部電源供給配線ＶＤＤより低い電圧であって、論理回
路３が備えるデータ保持回路であるレジスタ回路がデー
タを保持可能な電圧を供給する。
【００５７】ＰＭＯＳＦＥＴ１２は、制御信号ＰＳＢが
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ１２は、論理回路３が備えるレジスタ回路がデータを
保持するのに最小限必要な電流を供給できる能力を有し
ている。よって、ＰＭＯＳＦＥＴ２のゲート幅及びゲー
ト長は、論理回路３が備えるレジスタ回路がデータを保
持するのに最小限必要な電流を供給できるように形成さ
れている。
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ１２は、論理回路３が備えるレジスタ回路がデータを
保持するのに最小限必要な電流を供給できる能力を有し
ている。よって、ＰＭＯＳＦＥＴ２のゲート幅及びゲー
ト長は、論理回路３が備えるレジスタ回路がデータを保
持するのに最小限必要な電流を供給できるように形成さ
れている。
【００５８】ＰＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ１２
は、外部電源供給配線及び内部電源供給配線の間を開閉
する開閉手段（スイッチ）の役目を果たす。すなわち、
半導体集積回路５４の動作時には、制御信号ＰＳとして
Ｌｏ、制御信号ＰＳＢとしてＨｉを入力することで、Ｐ
ＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ１２はオフす
る。この時、オンしているＰＭＯＳＦＥＴ１は、前記の
ように論理回路３が動作するのに十分な電流を供給でき
るだけの能力を有しているので、論理回路３は正常に動
作する。
は、外部電源供給配線及び内部電源供給配線の間を開閉
する開閉手段（スイッチ）の役目を果たす。すなわち、
半導体集積回路５４の動作時には、制御信号ＰＳとして
Ｌｏ、制御信号ＰＳＢとしてＨｉを入力することで、Ｐ
ＭＯＳＦＥＴ１はオンし、ＰＭＯＳＦＥＴ１２はオフす
る。この時、オンしているＰＭＯＳＦＥＴ１は、前記の
ように論理回路３が動作するのに十分な電流を供給でき
るだけの能力を有しているので、論理回路３は正常に動
作する。
【００５９】一方、半導体集積回路５４の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ１２はオンする。この時、オンしているＰＭＯＳ
ＦＥＴ１２は、前記のように論理回路３が備えるレジス
タ回路がデータを保持しておくのに最小限の電流しか供
給する能力を持たない。また、外部電源供給配線ＶＤＤ
より低い電圧であって、論理回路３が備えるレジスタ回
路がデータを保持可能な電圧を供給する。よって、レジ
スタ回路はデータを消失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１はオフし、ＰＭＯＳ
ＦＥＴ１２はオンする。この時、オンしているＰＭＯＳ
ＦＥＴ１２は、前記のように論理回路３が備えるレジス
タ回路がデータを保持しておくのに最小限の電流しか供
給する能力を持たない。また、外部電源供給配線ＶＤＤ
より低い電圧であって、論理回路３が備えるレジスタ回
路がデータを保持可能な電圧を供給する。よって、レジ
スタ回路はデータを消失することなく保持する。
【００６０】このように、半導体集積回路５４の動作時
と待機時とで電源制御手段に入力する信号を切り替える
とともに、待機時において、内部回路に印加する電源電
圧を通常動作時よりも低い電圧であって、データ保持回
路がデータ保持可能な電圧に設定することにより、必要
な電流をさらに削減することが可能となる。
と待機時とで電源制御手段に入力する信号を切り替える
とともに、待機時において、内部回路に印加する電源電
圧を通常動作時よりも低い電圧であって、データ保持回
路がデータ保持可能な電圧に設定することにより、必要
な電流をさらに削減することが可能となる。
【００６１】〔第５実施形態〕図５は、本発明の第５実
施形態に係る半導体集積回路の回路図である。図５に示
したように、半導体集積回路５５は、外部電源供給配線
ＶＤＤ、第１の内部電源供給配線Ｖ−ＶＤＤ１、第２の
内部電源供給配線Ｖ−ＶＤＤ２、電源制御手段である高
閾値電圧（Ｖｔｈ）のＰＭＯＳＦＥＴ１４，ＰＭＯＳＦ
ＥＴ１５，ＰＭＯＳＦＥＴ１６、内部回路である論理演
算回路ブロック１７及びレジスタ回路ブロック１８を備
えている。
施形態に係る半導体集積回路の回路図である。図５に示
したように、半導体集積回路５５は、外部電源供給配線
ＶＤＤ、第１の内部電源供給配線Ｖ−ＶＤＤ１、第２の
内部電源供給配線Ｖ−ＶＤＤ２、電源制御手段である高
閾値電圧（Ｖｔｈ）のＰＭＯＳＦＥＴ１４，ＰＭＯＳＦ
ＥＴ１５，ＰＭＯＳＦＥＴ１６、内部回路である論理演
算回路ブロック１７及びレジスタ回路ブロック１８を備
えている。
【００６２】ＰＭＯＳＦＥＴ１４は、ソースが外部電源
供給配線ＶＤＤに接続され、ドレインが第１の内部電源
供給配線Ｖ−ＶＤＤ１に接続されている。また、ＰＭＯ
ＳＦＥＴ１４のゲートには、制御信号ＰＳが入力され
る。
供給配線ＶＤＤに接続され、ドレインが第１の内部電源
供給配線Ｖ−ＶＤＤ１に接続されている。また、ＰＭＯ
ＳＦＥＴ１４のゲートには、制御信号ＰＳが入力され
る。
【００６３】ＰＭＯＳＦＥＴ１５及びＰＭＯＳＦＥＴ１
６はそれぞれ、ソースが外部電源供給配線ＶＤＤに接続
され、ドレインが第２の内部電源供給配線Ｖ−ＶＤＤ２
に接続されている。また、ＰＭＯＳＦＥＴ１５のゲート
には、制御信号ＰＳが入力され、ＰＭＯＳＦＥＴ１６の
ゲートには、制御信号ＰＳＢが入力される。なお、制御
信号ＰＳＢは、制御信号ＰＳの反転信号である。
６はそれぞれ、ソースが外部電源供給配線ＶＤＤに接続
され、ドレインが第２の内部電源供給配線Ｖ−ＶＤＤ２
に接続されている。また、ＰＭＯＳＦＥＴ１５のゲート
には、制御信号ＰＳが入力され、ＰＭＯＳＦＥＴ１６の
ゲートには、制御信号ＰＳＢが入力される。なお、制御
信号ＰＳＢは、制御信号ＰＳの反転信号である。
【００６４】論理演算回路ブロック１７は、電源端子１
７ａが第１の内部電源供給配線Ｖ−ＶＤＤ１に接続さ
れ、接地端子１７ｂが接地線ＧＮＤに接続されている。
レジスタ回路ブロック１８は、電源端子１８ａが第２の
内部電源供給配線Ｖ−ＶＤＤ２に接続され、接地端子１
８ｂが接地線ＧＮＤに接続されている。
７ａが第１の内部電源供給配線Ｖ−ＶＤＤ１に接続さ
れ、接地端子１７ｂが接地線ＧＮＤに接続されている。
レジスタ回路ブロック１８は、電源端子１８ａが第２の
内部電源供給配線Ｖ−ＶＤＤ２に接続され、接地端子１
８ｂが接地線ＧＮＤに接続されている。
【００６５】論理演算回路ブロック１７及びレジスタ回
路ブロック１８は、データ保持回路であるレジスタ回路
や複数の論理回路などを備え、低閾値電圧（Ｖｔｈ）の
トランジスタ及びＦＥＴにて構成されている。
路ブロック１８は、データ保持回路であるレジスタ回路
や複数の論理回路などを備え、低閾値電圧（Ｖｔｈ）の
トランジスタ及びＦＥＴにて構成されている。
【００６６】外部電源供給配線ＶＤＤは、外部電源を接
続し外部から電源供給するためのものである。第１の内
部電源供給配線Ｖ−ＶＤＤ１は、内部回路である論理回
路１７に電源供給するためのものである。第２の内部電
源供給配線Ｖ−ＶＤＤ２は、内部回路である論理回路１
８に電源供給するためのものである。
続し外部から電源供給するためのものである。第１の内
部電源供給配線Ｖ−ＶＤＤ１は、内部回路である論理回
路１７に電源供給するためのものである。第２の内部電
源供給配線Ｖ−ＶＤＤ２は、内部回路である論理回路１
８に電源供給するためのものである。
【００６７】電源制御手段を構成する第１の電流制御回
路であるＰＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ１５並び
に第２の電流制御回路であるＰＭＯＳＦＥＴ１６は、高
閾値電圧（Ｖｔｈ）のＰＭＯＳＦＥＴである。
路であるＰＭＯＳＦＥＴ１及びＰＭＯＳＦＥＴ１５並び
に第２の電流制御回路であるＰＭＯＳＦＥＴ１６は、高
閾値電圧（Ｖｔｈ）のＰＭＯＳＦＥＴである。
【００６８】ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１
５は、制御信号ＰＳがＬｏ（動作モード）の時にオン
し、制御信号ＰＳがＨｉ（待機モード）の時にオフす
る。また、ＰＭＯＳＦＥＴ１４は、論理演算回路ブロッ
ク１７が動作するのに十分な電流を供給できる能力を有
している。よって、ＰＭＯＳＦＥＴ１４のゲート幅及び
ゲート長は、論理演算回路ブロック１７が動作するのに
十分な電流を供給できるサイズに形成されている。
５は、制御信号ＰＳがＬｏ（動作モード）の時にオン
し、制御信号ＰＳがＨｉ（待機モード）の時にオフす
る。また、ＰＭＯＳＦＥＴ１４は、論理演算回路ブロッ
ク１７が動作するのに十分な電流を供給できる能力を有
している。よって、ＰＭＯＳＦＥＴ１４のゲート幅及び
ゲート長は、論理演算回路ブロック１７が動作するのに
十分な電流を供給できるサイズに形成されている。
【００６９】また、ＰＭＯＳＦＥＴ１５は、レジスタ回
路ブロック１８が動作するのに十分な電流を供給できる
能力を有している。よって、ＰＭＯＳＦＥＴ１５のゲー
ト幅及びゲート長は、レジスタ回路ブロック１８が動作
するのに十分な電流を供給できるサイズに形成されてい
る。
路ブロック１８が動作するのに十分な電流を供給できる
能力を有している。よって、ＰＭＯＳＦＥＴ１５のゲー
ト幅及びゲート長は、レジスタ回路ブロック１８が動作
するのに十分な電流を供給できるサイズに形成されてい
る。
【００７０】ＰＭＯＳＦＥＴ１６は、制御信号ＰＳＢが
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ１６は、レジスタ回路ブロック１８が備えるレジスタ
回路がデータを保持するのに最小限必要な電流を供給で
きる能力を有している。よって、ＰＭＯＳＦＥＴ２のゲ
ート幅及びゲート長は、レジスタ回路ブロック１８が備
えるレジスタ回路がデータを保持するのに最小限必要な
電流を供給できるように形成されている。
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ１６は、レジスタ回路ブロック１８が備えるレジスタ
回路がデータを保持するのに最小限必要な電流を供給で
きる能力を有している。よって、ＰＭＯＳＦＥＴ２のゲ
ート幅及びゲート長は、レジスタ回路ブロック１８が備
えるレジスタ回路がデータを保持するのに最小限必要な
電流を供給できるように形成されている。
【００７１】論理演算回路ブロック１７は、複数の論理
演算回路を備え、低閾値電圧（Ｖｔｈ）のトランジスタ
及びＦＥＴにて構成されている。レジスタ回路ブロック
１８は、データ保持回路であるレジスタ回路を備え、低
閾値電圧（Ｖｔｈ）のトランジスタ及びＦＥＴにて構成
されている。
演算回路を備え、低閾値電圧（Ｖｔｈ）のトランジスタ
及びＦＥＴにて構成されている。レジスタ回路ブロック
１８は、データ保持回路であるレジスタ回路を備え、低
閾値電圧（Ｖｔｈ）のトランジスタ及びＦＥＴにて構成
されている。
【００７２】ＰＭＯＳＦＥＴ１４、ＰＭＯＳＦＥＴ１５
及びＰＭＯＳＦＥＴ１６は、外部電源供給配線及び内部
電源供給配線の間を開閉する開閉手段（スイッチ）の役
目を果たす。すなわち、半導体集積回路５５の動作時に
は、制御信号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨ
ｉを入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳ
ＦＥＴ１５はオンし、ＰＭＯＳＦＥＴ１６はオフする。
この時、オンしているＰＭＯＳＦＥＴ１５は、前記のよ
うに論理演算回路ブロック１７が動作するのに十分な電
流を供給できるだけの能力を有しているので、論理演算
回路ブロック１７は正常に動作する。また、オンしてい
るＰＭＯＳＦＥＴ１６は、前記のようにレジスタ回路ブ
ロック１８が動作するのに十分な電流を供給できるだけ
の能力を有しているので、レジスタ回路ブロック１８は
正常に動作する。
及びＰＭＯＳＦＥＴ１６は、外部電源供給配線及び内部
電源供給配線の間を開閉する開閉手段（スイッチ）の役
目を果たす。すなわち、半導体集積回路５５の動作時に
は、制御信号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨ
ｉを入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳ
ＦＥＴ１５はオンし、ＰＭＯＳＦＥＴ１６はオフする。
この時、オンしているＰＭＯＳＦＥＴ１５は、前記のよ
うに論理演算回路ブロック１７が動作するのに十分な電
流を供給できるだけの能力を有しているので、論理演算
回路ブロック１７は正常に動作する。また、オンしてい
るＰＭＯＳＦＥＴ１６は、前記のようにレジスタ回路ブ
ロック１８が動作するのに十分な電流を供給できるだけ
の能力を有しているので、レジスタ回路ブロック１８は
正常に動作する。
【００７３】一方、半導体集積回路５５の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＰＭＯＳＦＥＴ１６はオンする。この
時、オフされたＰＭＯＳＦＥＴ１４には非常に小さなリ
ーク電流しか流れないため、論理演算回路ブロック１７
は動作しない。また、オンしているＰＭＯＳＦＥＴ１６
は、前記のようにレジスタ回路ブロック１８が備えるレ
ジスタ回路がデータを保持しておくのに最小限の電流し
か供給する能力を持たない。よって、レジスタ回路はデ
ータを消失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＰＭＯＳＦＥＴ１６はオンする。この
時、オフされたＰＭＯＳＦＥＴ１４には非常に小さなリ
ーク電流しか流れないため、論理演算回路ブロック１７
は動作しない。また、オンしているＰＭＯＳＦＥＴ１６
は、前記のようにレジスタ回路ブロック１８が備えるレ
ジスタ回路がデータを保持しておくのに最小限の電流し
か供給する能力を持たない。よって、レジスタ回路はデ
ータを消失することなく保持する。
【００７４】このように、半導体集積回路５５の内部回
路を論理演算回路ブロックとレジスタ回路ブロックとに
分離し、また、各々のブロックに電源を供給する内部電
源供給配線を分離し、さらに、半導体集積回路５５の動
作時と待機時とで電源制御手段に入力する信号を切り替
えることで、待機時における内部回路の消費電流をさら
に抑制することが可能となり、第１実施形態の半導体集
積回路よりも待機時の消費電流を低減できる。
路を論理演算回路ブロックとレジスタ回路ブロックとに
分離し、また、各々のブロックに電源を供給する内部電
源供給配線を分離し、さらに、半導体集積回路５５の動
作時と待機時とで電源制御手段に入力する信号を切り替
えることで、待機時における内部回路の消費電流をさら
に抑制することが可能となり、第１実施形態の半導体集
積回路よりも待機時の消費電流を低減できる。
【００７５】〔第６実施形態〕図６は、本発明の第６の
実施形態に係る半導体集積回路の回路図である。なお、
図５と同一部分には同一符号を付して、詳細な説明を省
略する。
実施形態に係る半導体集積回路の回路図である。なお、
図５と同一部分には同一符号を付して、詳細な説明を省
略する。
【００７６】図６に示したように、半導体集積回路５６
は、図５に示した半導体集積回路５５のＰＭＯＳＦＥＴ
１６及び第２の内部電源供給配線Ｖ−ＶＤＤ２の間に、
電圧降下回路であるＮＭＯＳＦＥＴ２２を追加した構成
である。すなわち、ＮＭＯＳＦＥＴ２２は、ドレイン及
びゲートがＰＭＯＳＦＥＴ１６のドレインに接続され、
ソースが第２の内部電源供給配線Ｖ−ＶＤＤ２に接続さ
れている。よって、ＮＭＯＳＦＥＴ２２はダイオード接
続となっており、外部電源供給配線ＶＤＤに供給された
電圧は、ＮＭＯＳＦＥＴ２２で降下して、外部電源供給
配線ＶＤＤに供給された電圧より低い電圧が第２の内部
電源供給配線Ｖ−ＶＤＤ２に印加される。
は、図５に示した半導体集積回路５５のＰＭＯＳＦＥＴ
１６及び第２の内部電源供給配線Ｖ−ＶＤＤ２の間に、
電圧降下回路であるＮＭＯＳＦＥＴ２２を追加した構成
である。すなわち、ＮＭＯＳＦＥＴ２２は、ドレイン及
びゲートがＰＭＯＳＦＥＴ１６のドレインに接続され、
ソースが第２の内部電源供給配線Ｖ−ＶＤＤ２に接続さ
れている。よって、ＮＭＯＳＦＥＴ２２はダイオード接
続となっており、外部電源供給配線ＶＤＤに供給された
電圧は、ＮＭＯＳＦＥＴ２２で降下して、外部電源供給
配線ＶＤＤに供給された電圧より低い電圧が第２の内部
電源供給配線Ｖ−ＶＤＤ２に印加される。
【００７７】ＮＭＯＳＦＥＴ２２は、論理回路１８が備
えるレジスタ回路がデータを保持するのに最小限必要な
電流を供給できる能力を有している。そのため、ＮＭＯ
ＳＦＥＴ２２のゲート幅及びゲート長は、レジスタ回路
ブロック１８が備えるレジスタ回路がデータを保持する
のに最小限必要な電流を供給できるように形成されてい
る。なお、ＰＭＯＳＦＥＴ１６のゲート幅及びゲート長
は、ＮＭＯＳトランジスタ２２よりも高い値または等し
い値の電流を供給できるように形成されている。
えるレジスタ回路がデータを保持するのに最小限必要な
電流を供給できる能力を有している。そのため、ＮＭＯ
ＳＦＥＴ２２のゲート幅及びゲート長は、レジスタ回路
ブロック１８が備えるレジスタ回路がデータを保持する
のに最小限必要な電流を供給できるように形成されてい
る。なお、ＰＭＯＳＦＥＴ１６のゲート幅及びゲート長
は、ＮＭＯＳトランジスタ２２よりも高い値または等し
い値の電流を供給できるように形成されている。
【００７８】半導体集積回路５６の動作時には、制御信
号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨｉを入力す
ることで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５
はオンし、ＰＭＯＳＦＥＴ１６はオフする。この時、オ
ンしているＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５
は、前記のように論理演算回路ブロック１７及びレジス
タ回路ブロック１８が動作するのに十分な電流を供給で
きるだけの能力を有しているので、論理演算回路ブロッ
ク１７及びレジスタ回路ブロック１８は正常に動作す
る。
号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨｉを入力す
ることで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５
はオンし、ＰＭＯＳＦＥＴ１６はオフする。この時、オ
ンしているＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５
は、前記のように論理演算回路ブロック１７及びレジス
タ回路ブロック１８が動作するのに十分な電流を供給で
きるだけの能力を有しているので、論理演算回路ブロッ
ク１７及びレジスタ回路ブロック１８は正常に動作す
る。
【００７９】一方、半導体集積回路５６の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＰＭＯＳＦＥＴ１６はオンする。この
時、ＮＭＯＳＦＥＴ２２は、前記のようにレジスタ回路
ブロック１８が備えるレジスタ回路がデータを保持して
おくのに最小限の電流しか供給する能力を持たない。ま
た、第２の内部電源供給配線Ｖ−ＶＤＤ２へは、ダイオ
ード接続されたＮＭＯＳトランジスタ２２による電圧降
下により、レジスタ回路がデータを保持可能電圧であっ
て、外部電源よりも低い電圧が供給される。よって、レ
ジスタ回路はデータを消失することなく保持する。さら
に、論理演算回路ブロック１７には、ＰＭＯＳＦＥＴ１
４がオフされることにより、非常に小さなリーク電流し
か流れないため、動作しない。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＰＭＯＳＦＥＴ１６はオンする。この
時、ＮＭＯＳＦＥＴ２２は、前記のようにレジスタ回路
ブロック１８が備えるレジスタ回路がデータを保持して
おくのに最小限の電流しか供給する能力を持たない。ま
た、第２の内部電源供給配線Ｖ−ＶＤＤ２へは、ダイオ
ード接続されたＮＭＯＳトランジスタ２２による電圧降
下により、レジスタ回路がデータを保持可能電圧であっ
て、外部電源よりも低い電圧が供給される。よって、レ
ジスタ回路はデータを消失することなく保持する。さら
に、論理演算回路ブロック１７には、ＰＭＯＳＦＥＴ１
４がオフされることにより、非常に小さなリーク電流し
か流れないため、動作しない。
【００８０】このように、半導体集積回路５６の待機時
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、待機時に必要な電流を
さらに削減することが可能となる。
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、待機時に必要な電流を
さらに削減することが可能となる。
【００８１】〔第７実施形態〕図７は、本発明の第７実
施形態に係る半導体集積回路の回路図である。なお、図
５と同一部分には同一符号を付して、詳細な説明を省略
する。
施形態に係る半導体集積回路の回路図である。なお、図
５と同一部分には同一符号を付して、詳細な説明を省略
する。
【００８２】図７に示したように、半導体集積回路５７
は、図５に示した半導体集積回路５５のＰＭＯＳＦＥＴ
１６の代わりに、ＮＭＯＳＦＥＴ２７を設けた構成であ
る。すなわち、ＮＭＯＳＦＥＴ２７は、ドレイン及びゲ
ートが外部電源供給配線ＶＤＤに接続され、ソースが第
２の内部電源供給配線Ｖ−ＶＤＤ２に接続されている。
よって、ＮＭＯＳＦＥＴ２７はダイオード接続となって
おり、外部電源供給配線ＶＤＤに供給された電圧は、Ｎ
ＭＯＳＦＥＴ２７で降下して、外部電源供給配線ＶＤＤ
に供給された電圧より低い電圧が第２の内部電源供給配
線Ｖ−ＶＤＤ２に印加される。
は、図５に示した半導体集積回路５５のＰＭＯＳＦＥＴ
１６の代わりに、ＮＭＯＳＦＥＴ２７を設けた構成であ
る。すなわち、ＮＭＯＳＦＥＴ２７は、ドレイン及びゲ
ートが外部電源供給配線ＶＤＤに接続され、ソースが第
２の内部電源供給配線Ｖ−ＶＤＤ２に接続されている。
よって、ＮＭＯＳＦＥＴ２７はダイオード接続となって
おり、外部電源供給配線ＶＤＤに供給された電圧は、Ｎ
ＭＯＳＦＥＴ２７で降下して、外部電源供給配線ＶＤＤ
に供給された電圧より低い電圧が第２の内部電源供給配
線Ｖ−ＶＤＤ２に印加される。
【００８３】ＮＭＯＳＦＥＴ２７は、レジスタ回路ブロ
ック１８が備えるレジスタ回路がデータを保持するのに
最小限必要な電流を供給できる能力を有している。その
ため、ＮＭＯＳＦＥＴ２７のゲート幅及びゲート長は、
レジスタ回路ブロック１８が備えるレジスタ回路がデー
タを保持するのに最小限必要な電流を供給できるように
形成されている。
ック１８が備えるレジスタ回路がデータを保持するのに
最小限必要な電流を供給できる能力を有している。その
ため、ＮＭＯＳＦＥＴ２７のゲート幅及びゲート長は、
レジスタ回路ブロック１８が備えるレジスタ回路がデー
タを保持するのに最小限必要な電流を供給できるように
形成されている。
【００８４】半導体集積回路５７の動作時には、制御信
号ＰＳとしてＬｏを入力することで、ＰＭＯＳＦＥＴ１
４及びＰＭＯＳＦＥＴ１５はオンする。この時、オンし
ているＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５は、
前記のように論理演算回路ブロック１７及びレジスタ回
路ブロック１８が動作するのに十分な電流を供給できる
だけの能力を有しているので、論理演算回路ブロック１
７及びレジスタ回路ブロック１８は正常に動作する。な
お、ＮＭＯＳＦＥＴ２７からも、レジスタ回路ブロック
１８に電源供給が行われる。
号ＰＳとしてＬｏを入力することで、ＰＭＯＳＦＥＴ１
４及びＰＭＯＳＦＥＴ１５はオンする。この時、オンし
ているＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥＴ１５は、
前記のように論理演算回路ブロック１７及びレジスタ回
路ブロック１８が動作するのに十分な電流を供給できる
だけの能力を有しているので、論理演算回路ブロック１
７及びレジスタ回路ブロック１８は正常に動作する。な
お、ＮＭＯＳＦＥＴ２７からも、レジスタ回路ブロック
１８に電源供給が行われる。
【００８５】一方、半導体集積回路５７の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＮＭＯＳＦＥＴ２７のみからレジスタ
回路ブロック１８に電源供給が行われる。この時、ＮＭ
ＯＳＦＥＴ２７は、前記のようにレジスタ回路ブロック
１８が備えるレジスタ回路がデータを保持しておくのに
最小限の電流しか供給する能力を持たない。また、第２
の内部電源供給配線Ｖ−ＶＤＤ２へは、ダイオード接続
されたＮＭＯＳＦＥＴ２７による電圧降下により、レジ
スタ回路がデータを保持可能な電圧であって、外部から
供給された電源よりも低い電圧が供給される。よって、
レジスタ回路はデータを消失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ１５はオフし、ＮＭＯＳＦＥＴ２７のみからレジスタ
回路ブロック１８に電源供給が行われる。この時、ＮＭ
ＯＳＦＥＴ２７は、前記のようにレジスタ回路ブロック
１８が備えるレジスタ回路がデータを保持しておくのに
最小限の電流しか供給する能力を持たない。また、第２
の内部電源供給配線Ｖ−ＶＤＤ２へは、ダイオード接続
されたＮＭＯＳＦＥＴ２７による電圧降下により、レジ
スタ回路がデータを保持可能な電圧であって、外部から
供給された電源よりも低い電圧が供給される。よって、
レジスタ回路はデータを消失することなく保持する。
【００８６】また、論理演算回路ブロック１７には、Ｐ
ＭＯＳＦＥＴ１４がオフされることにより、非常に小さ
なリーク電流しか流れないため、動作しない。
ＭＯＳＦＥＴ１４がオフされることにより、非常に小さ
なリーク電流しか流れないため、動作しない。
【００８７】このように、半導体集積回路５７の待機時
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、第６実施形態の半導体
集積回路よりも簡素な構成によって、待機時に必要な電
流を削減することが可能となる。
において、内部回路に印加する電源電圧を通常動作時よ
りも低い電圧であって、データ保持回路がデータ保持可
能な電圧に設定することにより、第６実施形態の半導体
集積回路よりも簡素な構成によって、待機時に必要な電
流を削減することが可能となる。
【００８８】〔第８実施形態〕図８は本発明の第８実施
形態に係る半導体集積回路の回路図である。なお、図５
と同一部分には同一符号を付して、詳細な説明を省略す
る。
形態に係る半導体集積回路の回路図である。なお、図５
と同一部分には同一符号を付して、詳細な説明を省略す
る。
【００８９】図８に示したように、半導体集積回路５８
は、外部電源供給配線として、第１の電流制御回路であ
るＰＭＯＳＦＥＴ１４に接続された第１の外部電源供給
配線である外部電源供給配線ＶＤＤと、別の第１の電流
制御回路であるＰＭＯＳＦＥＴ３１及び第２の電流制御
回路であるＰＭＯＳＦＥＴ３２に接続された第２の外部
電源供給配線である外部電源供給配線Ｌ−ＶＤＤと、を
備えた構成である。すなわち、図５に示した半導体集積
回路５１のＰＭＯＳＦＥＴ１５及びＰＭＯＳＦＥＴ１６
を削除し、追加した外部電源供給配線Ｌ−ＶＤＤ及び内
部電源供給配線Ｖ−ＶＤＤの間に、高閾値電圧（Ｖｔ
ｈ）であるＰＭＯＳＦＥＴ３１及びＰＭＯＳＦＥＴ３２
を設けた構成である。
は、外部電源供給配線として、第１の電流制御回路であ
るＰＭＯＳＦＥＴ１４に接続された第１の外部電源供給
配線である外部電源供給配線ＶＤＤと、別の第１の電流
制御回路であるＰＭＯＳＦＥＴ３１及び第２の電流制御
回路であるＰＭＯＳＦＥＴ３２に接続された第２の外部
電源供給配線である外部電源供給配線Ｌ−ＶＤＤと、を
備えた構成である。すなわち、図５に示した半導体集積
回路５１のＰＭＯＳＦＥＴ１５及びＰＭＯＳＦＥＴ１６
を削除し、追加した外部電源供給配線Ｌ−ＶＤＤ及び内
部電源供給配線Ｖ−ＶＤＤの間に、高閾値電圧（Ｖｔ
ｈ）であるＰＭＯＳＦＥＴ３１及びＰＭＯＳＦＥＴ３２
を設けた構成である。
【００９０】また、外部電源供給配線Ｌ−ＶＤＤには、
外部電源供給配線ＶＤＤより低い電圧であって、レジス
タ回路ブロック１８が備えるデータ保持回路であるレジ
スタ回路がデータを保持可能な電圧を供給する。
外部電源供給配線ＶＤＤより低い電圧であって、レジス
タ回路ブロック１８が備えるデータ保持回路であるレジ
スタ回路がデータを保持可能な電圧を供給する。
【００９１】ＰＭＯＳＦＥＴ３１は、制御信号ＰＳがＬ
ｏ（動作モード）の時にオンし、制御信号ＰＳがＨｉ
（待機モード）の時にオフする。ＰＭＯＳＦＥＴ３１
は、レジスタ回路ブロック１８が動作するのに十分な電
流を供給できる能力を有している。よって、ＰＭＯＳＦ
ＥＴ３１のゲート幅及びゲート長は、レジスタ回路ブロ
ック１８が動作するのに十分な電流を供給できるサイズ
に形成されている。
ｏ（動作モード）の時にオンし、制御信号ＰＳがＨｉ
（待機モード）の時にオフする。ＰＭＯＳＦＥＴ３１
は、レジスタ回路ブロック１８が動作するのに十分な電
流を供給できる能力を有している。よって、ＰＭＯＳＦ
ＥＴ３１のゲート幅及びゲート長は、レジスタ回路ブロ
ック１８が動作するのに十分な電流を供給できるサイズ
に形成されている。
【００９２】ＰＭＯＳＦＥＴ３２は、制御信号ＰＳＢが
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ３１は、レジスタ回路ブロック１８が備えるレジスタ
回路がデータを保持するのに最小限必要な電流を供給で
きる能力を有している。よって、ＰＭＯＳＦＥＴ３２の
ゲート幅及びゲート長は、レジスタ回路ブロック１８が
備えるレジスタ回路がデータを保持するのに最小限必要
な電流を供給できるように形成されている。
Ｌｏ（待機モード）の時にオンし、制御信号ＰＳＢがＨ
ｉ（動作モード）の時にオフする。また、ＰＭＯＳＦＥ
Ｔ３１は、レジスタ回路ブロック１８が備えるレジスタ
回路がデータを保持するのに最小限必要な電流を供給で
きる能力を有している。よって、ＰＭＯＳＦＥＴ３２の
ゲート幅及びゲート長は、レジスタ回路ブロック１８が
備えるレジスタ回路がデータを保持するのに最小限必要
な電流を供給できるように形成されている。
【００９３】ＰＭＯＳＦＥＴ１４、ＰＭＯＳＦＥＴ３１
及びＰＭＯＳＦＥＴ３２は、外部電源供給配線及び内部
電源供給配線の間を開閉する開閉手段（スイッチ）の役
目を果たす。すなわち、半導体集積回路５８の動作時に
は、制御信号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨ
ｉを入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳ
ＦＥＴ３１はオンし、ＰＭＯＳＦＥＴ３２はオフする。
この時、オンしているＰＭＯＳＦＥＴ１４は、前記のよ
うに論理演算回路ブロック１７が動作するのに十分な電
流を供給できるだけの能力を有しているので、論理演算
回路ブロック１７は正常に動作する。また、オンしてい
るＰＭＯＳＦＥＴ３１は、前記のようにレジスタ回路ブ
ロック１８が動作するのに十分な電流を供給できるだけ
の能力を有しているので、レジスタ回路ブロック１８は
正常に動作する。
及びＰＭＯＳＦＥＴ３２は、外部電源供給配線及び内部
電源供給配線の間を開閉する開閉手段（スイッチ）の役
目を果たす。すなわち、半導体集積回路５８の動作時に
は、制御信号ＰＳとしてＬｏ、制御信号ＰＳＢとしてＨ
ｉを入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳ
ＦＥＴ３１はオンし、ＰＭＯＳＦＥＴ３２はオフする。
この時、オンしているＰＭＯＳＦＥＴ１４は、前記のよ
うに論理演算回路ブロック１７が動作するのに十分な電
流を供給できるだけの能力を有しているので、論理演算
回路ブロック１７は正常に動作する。また、オンしてい
るＰＭＯＳＦＥＴ３１は、前記のようにレジスタ回路ブ
ロック１８が動作するのに十分な電流を供給できるだけ
の能力を有しているので、レジスタ回路ブロック１８は
正常に動作する。
【００９４】一方、半導体集積回路５８の待機時には、
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ３１はオフし、ＰＭＯＳＦＥＴ３２はオンする。この
時、オフされたＰＭＯＳＦＥＴ１４には非常に小さなリ
ーク電流しか流れないため、論理演算回路ブロック１７
は動作しない。また、オンしているＰＭＯＳＦＥＴ３２
は、前記のようにレジスタ回路ブロック１８が備えるレ
ジスタ回路がデータを保持しておくのに最小限の電流し
か供給する能力を持たない。よって、レジスタ回路はデ
ータを消失することなく保持する。
制御信号ＰＳとしてＨｉ、制御信号ＰＳＢとしてＬｏを
入力することで、ＰＭＯＳＦＥＴ１４及びＰＭＯＳＦＥ
Ｔ３１はオフし、ＰＭＯＳＦＥＴ３２はオンする。この
時、オフされたＰＭＯＳＦＥＴ１４には非常に小さなリ
ーク電流しか流れないため、論理演算回路ブロック１７
は動作しない。また、オンしているＰＭＯＳＦＥＴ３２
は、前記のようにレジスタ回路ブロック１８が備えるレ
ジスタ回路がデータを保持しておくのに最小限の電流し
か供給する能力を持たない。よって、レジスタ回路はデ
ータを消失することなく保持する。
【００９５】このように、半導体集積回路５８の動作時
と待機時とで電源制御手段に入力する信号を切り替える
とともに、待機時において、内部回路に印加する電源電
圧を通常動作時よりも低い電圧であって、データ保持回
路がデータ保持可能な電圧に設定することにより、必要
な電流をさらに削減することが可能となる。
と待機時とで電源制御手段に入力する信号を切り替える
とともに、待機時において、内部回路に印加する電源電
圧を通常動作時よりも低い電圧であって、データ保持回
路がデータ保持可能な電圧に設定することにより、必要
な電流をさらに削減することが可能となる。
【００９６】以上本発明の実施形態について述べてきた
が、本発明の実施形態に係る半導体集積回路は図示した
ＰＭＯＳＦＥＴに限らず、ＣＭＯＳ構成など他の方式に
おいても同様に適応することが可能である。すなわち、
本発明は、一般的なＭＯＳプロセス技術を用いる回路全
てにおいて、極低電圧で動作し、かつ低待機電流特性を
実現し得る回路技術を提供するものである。特に、定電
圧動作のための低閾値デバイス特性を持つＳＯＩデバイ
ス回路においても、上記の第１実施形態乃至第８実施形
態は適用可能である。すなわち、ＳＯＩ基板上に第１実
施形態乃至第８実施形態のいずれかの構成を形成するこ
とが可能である。
が、本発明の実施形態に係る半導体集積回路は図示した
ＰＭＯＳＦＥＴに限らず、ＣＭＯＳ構成など他の方式に
おいても同様に適応することが可能である。すなわち、
本発明は、一般的なＭＯＳプロセス技術を用いる回路全
てにおいて、極低電圧で動作し、かつ低待機電流特性を
実現し得る回路技術を提供するものである。特に、定電
圧動作のための低閾値デバイス特性を持つＳＯＩデバイ
ス回路においても、上記の第１実施形態乃至第８実施形
態は適用可能である。すなわち、ＳＯＩ基板上に第１実
施形態乃至第８実施形態のいずれかの構成を形成するこ
とが可能である。
【００９７】また、ボディ電位の制御が不要であるため
ＰＤ（部分空乏）型のＦＥＴに限らず、より低閾値を実
現できるＦＤ（完全空乏）型のデバイスにも適用でき、
定電圧動作、低リーク電流を実現させる回路技術として
非常に有益である。
ＰＤ（部分空乏）型のＦＥＴに限らず、より低閾値を実
現できるＦＤ（完全空乏）型のデバイスにも適用でき、
定電圧動作、低リーク電流を実現させる回路技術として
非常に有益である。
【００９８】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【００９９】(1) 半導体集積回路は、外部から電源供給
するための外部電源供給配線と、内部回路に電源供給す
るための内部電源供給配線と、の間に、内部回路の動作
時及び待機時に供給する電流及び電圧を制御する電源制
御手段を備えているので、内部回路の動作状態に応じて
供給する電流及び電圧を制御することで、消費電流や待
機電流を低減することができる。
するための外部電源供給配線と、内部回路に電源供給す
るための内部電源供給配線と、の間に、内部回路の動作
時及び待機時に供給する電流及び電圧を制御する電源制
御手段を備えているので、内部回路の動作状態に応じて
供給する電流及び電圧を制御することで、消費電流や待
機電流を低減することができる。
【０１００】(2) 半導体集積回路は、所定の電流を供給
することでデータを保持可能なデータ保持回路を内部回
路に備えているので、所定の電流を供給することでデー
タ保持可能であるとともに、電流の供給を停止すること
でデータの消去ができる。
することでデータを保持可能なデータ保持回路を内部回
路に備えているので、所定の電流を供給することでデー
タ保持可能であるとともに、電流の供給を停止すること
でデータの消去ができる。
【０１０１】(3) 内部回路の動作時に必要な電流を供給
する能力を有する第１の電流制御回路と、内部回路の待
機時に前記データ保持回路がデータ保持可能な電流を供
給する能力を有する第２の電流制御回路と、を半導体集
積回路の電源制御手段は備えているため、内部回路の動
作時には第１の電流制御回路から電流を供給すること
で、不具合などが発生することなく内部回路を動作させ
ることができ、また内部回路の待機時には第２の電流制
御回路から電流を供給することで、内部回路のデータ保
持回路がデータを消失することなく、データを保持する
ことができる。
する能力を有する第１の電流制御回路と、内部回路の待
機時に前記データ保持回路がデータ保持可能な電流を供
給する能力を有する第２の電流制御回路と、を半導体集
積回路の電源制御手段は備えているため、内部回路の動
作時には第１の電流制御回路から電流を供給すること
で、不具合などが発生することなく内部回路を動作させ
ることができ、また内部回路の待機時には第２の電流制
御回路から電流を供給することで、内部回路のデータ保
持回路がデータを消失することなく、データを保持する
ことができる。
【０１０２】(4) 第１の電流制御回路に接続された第１
の外部電源供給配線と、第２の電流制御回路に接続され
た第２の外部電源供給配線と、を外部電源供給配線は備
えているため、第１の外部電源供給配線に内部回路の動
作時に必要な電流を供給し、第２の外部電源供給配線に
内部回路の待機時に必要な電流を供給することで、半導
体集積回路の消費電力を低減させることができる。
の外部電源供給配線と、第２の電流制御回路に接続され
た第２の外部電源供給配線と、を外部電源供給配線は備
えているため、第１の外部電源供給配線に内部回路の動
作時に必要な電流を供給し、第２の外部電源供給配線に
内部回路の待機時に必要な電流を供給することで、半導
体集積回路の消費電力を低減させることができる。
【０１０３】(5) 第１の外部電源供給配線よりも低い電
圧で、内部回路の待機時にデータ保持回路がデータ保持
可能な電流である電源の供給が、半導体集積回路の第２
の外部電源供給配線に対して行われるので、内部回路の
データ保持回路は、データを消失することなくデータ保
持可能であるとともに、半導体集積回路の待機時の消費
電流をより低減できる。
圧で、内部回路の待機時にデータ保持回路がデータ保持
可能な電流である電源の供給が、半導体集積回路の第２
の外部電源供給配線に対して行われるので、内部回路の
データ保持回路は、データを消失することなくデータ保
持可能であるとともに、半導体集積回路の待機時の消費
電流をより低減できる。
【０１０４】(6) 半導体集積回路が備える第１の電流制
御回路の第１開閉手段は、外部電源供給配線及び内部電
源供給配線の間を開閉するとともに、閉とした際に、内
部回路の動作時に必要な電流を供給可能である。また、
半導体集積回路が備える第２の電流制御回路の第２開閉
手段は、外部電源供給配線及び内部電源供給配線の間を
開閉するとともに、閉とした際に、内部回路の待機時に
前記データ保持回路がデータ保持可能な電流を供給可能
である。そのため、半導体集積回路の動作時には、第１
開閉手段を閉、第２開閉手段を開能とし、半導体集積回
路の待機時には、第１開閉手段を開、第２開閉手段を閉
とすることで、半導体集積回路の消費電流を低減でき
る。
御回路の第１開閉手段は、外部電源供給配線及び内部電
源供給配線の間を開閉するとともに、閉とした際に、内
部回路の動作時に必要な電流を供給可能である。また、
半導体集積回路が備える第２の電流制御回路の第２開閉
手段は、外部電源供給配線及び内部電源供給配線の間を
開閉するとともに、閉とした際に、内部回路の待機時に
前記データ保持回路がデータ保持可能な電流を供給可能
である。そのため、半導体集積回路の動作時には、第１
開閉手段を閉、第２開閉手段を開能とし、半導体集積回
路の待機時には、第１開閉手段を開、第２開閉手段を閉
とすることで、半導体集積回路の消費電流を低減でき
る。
【０１０５】(7) 半導体集積回路の第１開閉手段は、内
部回路の動作時に必要な電流を供給可能なゲート長及び
ゲート幅であるＰチャンネル型ＦＥＴを備え、半導体集
積回路の第２開閉手段は、内部回路の待機時に前記デー
タ保持回路がデータ保持可能な電流を供給可能なゲート
長及びゲート幅であるＰチャンネル型ＦＥＴを備えてい
るので、半導体集積回路の製造時にＰチャンネル型ＦＥ
Ｔのゲート長及びゲート幅は容易に設定・変更可能であ
るため、所望の特性の半導体集積回路を得ることができ
る。
部回路の動作時に必要な電流を供給可能なゲート長及び
ゲート幅であるＰチャンネル型ＦＥＴを備え、半導体集
積回路の第２開閉手段は、内部回路の待機時に前記デー
タ保持回路がデータ保持可能な電流を供給可能なゲート
長及びゲート幅であるＰチャンネル型ＦＥＴを備えてい
るので、半導体集積回路の製造時にＰチャンネル型ＦＥ
Ｔのゲート長及びゲート幅は容易に設定・変更可能であ
るため、所望の特性の半導体集積回路を得ることができ
る。
【０１０６】(8) 第２の電流制御回路は、前記データ保
持回路がデータ保持可能で、外部電源供給配線に供給さ
れた電圧よりも低い電圧を前記内部電源供給配線に印加
するとともに、前記内部回路の待機時に前記データ保持
回路がデータ保持可能な電流を供給可能な電圧降下回路
を備えているため、半導体集積回路の待機時に、電圧降
下回路からデータ保持回路に電源供給することで、待機
時の消費電流を低減できる。
持回路がデータ保持可能で、外部電源供給配線に供給さ
れた電圧よりも低い電圧を前記内部電源供給配線に印加
するとともに、前記内部回路の待機時に前記データ保持
回路がデータ保持可能な電流を供給可能な電圧降下回路
を備えているため、半導体集積回路の待機時に、電圧降
下回路からデータ保持回路に電源供給することで、待機
時の消費電流を低減できる。
【０１０７】(9) 第２開閉手段及び内部電源供給配線の
間に設けたダイオード接続のＮチャンネル型ＦＥＴが半
導体集積回路の電圧降下回路であることにより、半導体
集積回路の製造時にＮチャンネル型ＦＥＴはゲート長及
びゲート幅を容易に設定・変更可能であるため、所望の
特性の半導体集積回路を得ることができるとともに、容
易に降下した電圧を得ることができる。
間に設けたダイオード接続のＮチャンネル型ＦＥＴが半
導体集積回路の電圧降下回路であることにより、半導体
集積回路の製造時にＮチャンネル型ＦＥＴはゲート長及
びゲート幅を容易に設定・変更可能であるため、所望の
特性の半導体集積回路を得ることができるとともに、容
易に降下した電圧を得ることができる。
【０１０８】(10)(1) 乃至(9) の半導体集積回路は、Ｓ
ＯＩ基板上に形成されているので、ボディ電位の制御が
不要であるためＰＤ（部分空乏）型のＦＥＴに限らず、
より低閾値を実現できるＦＤ（完全空乏）型のデバイス
にも適用できる。
ＯＩ基板上に形成されているので、ボディ電位の制御が
不要であるためＰＤ（部分空乏）型のＦＥＴに限らず、
より低閾値を実現できるＦＤ（完全空乏）型のデバイス
にも適用できる。
【図１】本発明の第１実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図２】本発明の第２実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図３】本発明の第３実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図４】本発明の第４実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図５】本発明の第５実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図６】本発明の第６実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図７】本発明の第７実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図８】本発明の第８実施形態に係る半導体集積回路の
回路図である。
回路図である。
【図９】半導体集積回路の従来技術の構成を示した回路
図である。
図である。
【図１０】インバータ論理回路の回路図である。
１−第１の電流制御回路（ＮＭＯＳＦＥＴ） ２−第２の電流制御回路（ＮＭＯＳＦＥＴ） ３−内部回路（論理回路） １７−論理演算回路ブロック １８−レジスタ回路ブロック ５１〜５８−半導体集積回路 ＶＤＤ，Ｌ−ＶＤＤ−外部電源供給配線 Ｖ−ＶＤＤ，Ｖ−ＶＤＤ１，Ｖ−ＶＤＤ２−内部電源供
給配線
給配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0948 Ｆターム(参考） 5F038 DF08 DF16 EZ20 5F064 BB07 CC12 FF08 FF36 FF46 5J055 AX12 AX14 AX42 AX44 AX64 BX02 CX07 CX23 DX14 DX43 DX54 DX73 EX07 EX37 EY21 EZ51 FX18 FX37 GX01 5J056 AA03 AA37 BB17 BB49 BB57 BB59 CC03 DD26 DD29 DD55 EE08 EE13 EE14 FF07 HH01 HH02
Claims (10)
- 【請求項１】 外部から電源供給するための外部電源供
給配線と、内部回路に電源供給するための内部電源供給
配線と、の間に、該内部回路の動作時及び待機時に供給
する電流及び電圧を制御する電源制御手段を備えたこと
を特徴とする半導体集積回路。 - 【請求項２】 前記内部回路は、所定の電流を供給する
ことでデータを保持可能なデータ保持回路を備えている
ことを特徴とする請求項ｌに記載の半導体集積回路。 - 【請求項３】 前記電源制御手段は、前記内部回路の動
作時に必要な電流を供給する能力を有する第１の電流制
御回路と、前記内部回路の待機時に前記データ保持回路
がデータ保持可能な電流を供給する能力を有する第２の
電流制御回路と、を備えたことを特徴とする請求項２に
記載の半導体集積回路。 - 【請求項４】 前記外部電源供給配線は、前記第１の電
流制御回路に接続された第１の外部電源供給配線と、前
記第２の電流制御回路に接続された第２の外部電源供給
配線と、を備えたことを特徴とする請求項３に記載の半
導体集積回路。 - 【請求項５】 前記第２の外部電源供給配線には、前記
第１の外部電源供給配線よりも低い電圧で、前記内部回
路の待機時に前記データ保持回路がデータ保持可能な電
流である電源供給が行われることを特徴とする請求項４
に記載の半導体集積回路。 - 【請求項６】 前記第１の電流制御回路は、前記外部電
源供給配線及び前記内部電源供給配線の間を開閉する第
１開閉手段を備え、 前記第２の電流制御回路は、前記外部電源供給配線及び
前記内部電源供給配線の間を開閉する第２開閉手段を備
え、 該第１開閉手段は、閉とした際に、前記内部回路の動作
時に必要な電流を供給可能であり、該第２開閉手段は、
閉とした際に、前記内部回路の待機時に前記データ保持
回路がデータ保持可能な電流を供給可能であることを特
徴とする請求項３に記載の半導体集積回路。 - 【請求項７】 前記第１開閉手段及び前記第２開閉手段
は、Ｐチャンネル型ＦＥＴを備え、 前記第１開閉手段のＰチャンネル型ＦＥＴは、前記内部
回路の動作時に必要な電流を供給可能なゲート長及びゲ
ート幅であり、 前記第２開閉手段のＰチャンネル型ＦＥＴは、前記内部
回路の待機時に前記データ保持回路がデータ保持可能な
電流を供給可能なゲート長及びゲート幅であることを特
徴とする請求項６に記載の半導体集積回路。 - 【請求項８】 前記第２の電流制御回路は、前記データ
保持回路がデータ保持可能で、外部電源供給配線に供給
された電圧よりも低い電圧を前記内部電源供給配線に印
加するとともに、前記内部回路の待機時に前記データ保
持回路がデータ保持可能な電流を供給可能な電圧降下回
路を備えたことを特徴とする請求項３乃至７のいずれか
に記載の半導体集積回路。 - 【請求項９】 前記電圧降下回路は、前記第２開閉手段
及び前記内部電源供給配線の間に設けたダイオード接続
のＮチャンネル型ＦＥＴであることを特徴とする請求項
８に記載の半導体集積回路。 - 【請求項１０】 ＳＯＩ基板上に形成したことを特徴と
する請求項１乃至９のいずれかに記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106439A JP2002305434A (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106439A JP2002305434A (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305434A true JP2002305434A (ja) | 2002-10-18 |
Family
ID=18958945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106439A Pending JP2002305434A (ja) | 2001-04-04 | 2001-04-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002305434A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228420A (ja) * | 2006-02-24 | 2007-09-06 | Renesas Technology Corp | 半導体装置 |
| JP2008503084A (ja) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路のための電源の適応制御 |
| JP2008053584A (ja) * | 2006-08-28 | 2008-03-06 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008072349A (ja) * | 2006-09-13 | 2008-03-27 | Elpida Memory Inc | 半導体装置 |
| JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術 |
| JP2009500959A (ja) * | 2005-07-08 | 2009-01-08 | ズィーモス テクノロジー，インコーポレイテッド | ソース・トランジスター構成及び制御方法 |
| US7639044B2 (en) | 2005-02-25 | 2009-12-29 | Panasonic Corporation | Semiconductor integrated circuit, semiconductor integrated circuit control method, and signal transmission circuit |
| JP2012239041A (ja) * | 2011-05-12 | 2012-12-06 | Winbond Electronics Corp | 半導体装置 |
| US8596430B2 (en) | 2010-06-17 | 2013-12-03 | Toyota Jidosha Kabushiki Kaisha | Electrical shock absorber |
| JP2015191679A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社ソシオネクスト | 半導体装置および半導体記憶装置 |
-
2001
- 2001-04-04 JP JP2001106439A patent/JP2002305434A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503084A (ja) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路のための電源の適応制御 |
| US7639044B2 (en) | 2005-02-25 | 2009-12-29 | Panasonic Corporation | Semiconductor integrated circuit, semiconductor integrated circuit control method, and signal transmission circuit |
| JP2009500959A (ja) * | 2005-07-08 | 2009-01-08 | ズィーモス テクノロジー，インコーポレイテッド | ソース・トランジスター構成及び制御方法 |
| JP2007228420A (ja) * | 2006-02-24 | 2007-09-06 | Renesas Technology Corp | 半導体装置 |
| JP2008053584A (ja) * | 2006-08-28 | 2008-03-06 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008072349A (ja) * | 2006-09-13 | 2008-03-27 | Elpida Memory Inc | 半導体装置 |
| US7532036B2 (en) | 2006-09-13 | 2009-05-12 | Elpida Memory, Inc. | Semiconductor device having a pseudo power supply wiring |
| JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術 |
| US8596430B2 (en) | 2010-06-17 | 2013-12-03 | Toyota Jidosha Kabushiki Kaisha | Electrical shock absorber |
| JP2012239041A (ja) * | 2011-05-12 | 2012-12-06 | Winbond Electronics Corp | 半導体装置 |
| US9112488B2 (en) | 2011-05-12 | 2015-08-18 | Winbond Electronics Corp. | Semiconductor memory device with a clock circuit for reducing power consumption in a standby state |
| JP2015191679A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社ソシオネクスト | 半導体装置および半導体記憶装置 |
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