KR100220899B1 - 개량된 cmos형 반도체장치 - Google Patents

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타다아끼 야마우치
가즈타미 아리모토
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다니구찌 이찌로우
미쓰비시덴키 가부시키가이샤
기타오카 다까시
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Abstract

반도체장치는 PMOS트랜지스터(101)와 NMOS트랜지스터(103)를 포함한다.
스텐바이상태에서, PMOS트랜지스터의 기판에는 Vcc레벨의 전위가 인가되고, NMOS트랜지스터의 기판에는 Vss레벨의 전위가 인가된다.
그러므로, P 및 NMOS트랜지스터의 소스-기판사이의 전압은 0V로 된다.
액티브상태에서, 빌트인포텐셜보다 낮은 소스-기판사이의 전압으로 되는 전위가 P 및 NMOS트랜지스터의 각 기판에 인가된다.
그러므로, 트랜지스터의 한계치전압은 스텐바이상태에서보다 액티브상태에서 더 낮게 되어, 소스-기판사이에는 리이크전류가 거의 흐르지 않는다.

Description

개량된 COMS형 반도체장치
제1(a) 및 1(b)도는 본 발명의 반도체장치에 의한 제1실시예의 CMOS 회로를 나타내는 회로도.
제1(c)도는 제1(a), 1(b) 도에 나타낸 CMOS회로에 있어서의 기판전위를 트랜지스터에 공급하는 기판전위공급기를 나타내는 볼록도.
제2(a), 2(b)도는 제1도의 CMOS 회로외 구조를 나타내는 단면도.
제3도는 p-n접합에 있어서의 전류I∼전압V 특성을 나타내는 그래프.
제4도는 본 발명의 반도체장치에 의한 제2 실시예의 CMOS 회로의 구조를 나타내는 다면도.
제5도는 본 발명의 반도체장치에 의한 제3실시예의 CMOS 회로의 구조를 나타내는 단면도.
제6도는 본 발명의 반도체장치에 의한 제4실시예의 CMOS 회로를 나타내는 회로도.
제7도는 제6도의 CMOS회로의 동작을 설명하기 위한 타이밍챠트.
제8-11도는 본 발명의 반도체장치에 의한 제5-8실시예의 CMOS 회로를 나타내는 회로도.
제12도는 제11도의 CMOS회로의 동작을 설명하기 위한 타이밍챠트.
제13도는 본 발명의 반도체장치에 의한 제9실시예의 CMOS 회로를 나타내는 회로도.
제14도는 제11도의 CMOS회로의 동작을 설명하기 위한 타이밍챠트.
제15도는 종래의 특개평 5-1081941에 기재된 저소비전력형반도체집적회로를 나타내는 블록도.
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 저전압으로 고속동작을 실현하는 반도체장치에 관한 것이다.
[종래의 기술]
근년, 소비전력의 저감이든지 소자의 미세화에 의한 소자내압의 저하를 위해, 전원전압의 저전압화가 필요로 되어있다.
그러나, 저전압에 있어서는 한계치전압을 무시할 수 없기 때문에, MOS 트랜지스터의 동작속도가 저하된다.
이 지연을 방지하기 위해 액티브상태에서의 한계치전압을 저하시킨다.
한계치전압을 저하시키면 스탠바이상태에서의 MOS 트랜지스터의 서브드레숄드 전류에 의한 리이크전류가 증가하는 문제점이 있다.
특개평 5-1081941에서는, 그것을 해소방법으로, 액티브상태에서는 저전원전압이라도 고속의 동작이 가능하고, 또한, 스탠바이상태에서는 러이크전류에 의한 소비전력이 적은 정보처리장치를 제공하는 것을 목적으로 한 저소비전력형반도체채집적회로가 나타나 있다.
제15도는 종래의 특개평 5-1081941에 기재된 저소비전력형반도체집적회로의 실시예를 나타낸다.
제15도에 있어서, 우선, 저전원전압에서 고속동작을 유지하기 위해서, MOS트랜지스터(MN, MP)한계치는 낮게 설절되어 있다.
한편, 상기 장치는 키보드입력이 일정시간이상없는 경우인지, 또는 최저소비전력의 상태가 일정시간이상 계속된 경우인지를 판정하여, 프로그램명령 또는 외부의 제어신호에 의해서 스탠바이모드에 들어 간다.
스탠바이모드에서는 클럭제어회로(3)에 의해 MPU(마이크로프로세서·유니트)(1)에 공급되는 클럭(Ckm)을 정지시키고, 동시에 동작모드변환신호(A)에 의해 기본바이어스회로(2-1, 2-2)를 작동시켜서, NMOS트랜지스터(MN)에는 부의 기판바이어스(VBn)를 인가하고, P채널 MOS트랜지스터(MP)에는 전원전압보다도 정의 기판바이어스(VBp)를 인가한다.
기판바이어스를 인가하는 것에 의해 MOS 트랜지스터한계치가 상승하고, 그에의해 리이크전류는 한계치상승분에 의해 지수함수로 감소한다.
즉, 기판바이어스를 인가하면, 서브드레숄드특성이 개선되어, 리이크전류가 감소한다.
소자의 수가 많은 마이크로프로세서일수록 리이크전류의 저감량은 크다.
따라서, 기판바이어스회로(2-1, 2-2)의 소비전력이상의 값이 된다.
이상의 작용에 의해, 저전압에서 고속동작이 가능하고, 스탠바이모드시는 소비전력이 적은 정보처리장치가 동작할 수 있다.
그렇지만, 제15도에 나타낸 종래의 저소비전력형반도체집적회로는 아래와 같은 문제점이 있다.
스탠바이상태에 있어서, PMOS트랜지스터(MP)에는 정의 기판바이어스(VBp)가, NMOS트랜지스터(MN)에는 부의 기판바이어스(VBn)가 인가되기 때문에, 소스-기판사이에 역바이어서가 걸려서, 공핍층의 넓이가 넓어진다.
비록 스탠바이상태에서의 한계치전압은 상승하지만, 이 저소비전력형반도체 집적회로가 미세화됨에 따라서 단채널효과가 현저히 나타난다.
스탠바이상태에서의 NMOS 트랜지스터의 서브드레숄드전류에 근거한 리이크전류와, 나아가서는 소비전력이 충분히 저감되지 않는 문제점이 있었다.
[발명의 요약]
본 발명의 목적은 스탠바이상태에서, 한계치전압이 높고, 또한, 단채널효과에 의한 리이크전류에 의해 소비전력의 저감이 가능하며, 액티브상태에서는, 한계치전압이 보다 낮게, 저전원전압으로 고속동장이 가능한 반도체장치를 제공하는 것이다.
본 발명의 제1관점에 따른 반도체장치는 스탠바이상태와 액티브상태를 갖는 P채널 MOS트랜지스터와, 스탠바이상태와 액티브상태를 갖는 N채널 MOS트랜지스터와, P채널 MOS트랜지스터가 스탠바이상태일 때, P채널 MOS트랜지스터의 기판에 P채널 MOS트랜지스터의 소스전극의 전위를 기준로 하여 0또는 정의 전위를 공급하는 제1의 전위공급회로와, P채널 MOS트랜지스터외 기판에 P채널 MOS트랜지스터의 소스전극의 전위를 기준으로 하여 절대치가 빌트인포텐셜이하의 부의 전위를 공급하는 제2의 전위공급회로와, N채널 MOS트랜지스터가 스탠바이상태일 때, N채널 MOS트랜지스터의 기판에 N채널 MOS트랜지스터의 소스전극의 전위를 기준으로 하여 0또는 부의 전위를 공급하는 제공하기 위한 제3의 전위공급회로와, N채널 MOS트랜지스터의 기판에 N채널 MOS트랜지스터의 소스전극의 전위를 기준로 하여 절대치가 빌트인포텐셜이하의 정의 전위를 공급하는 제4의 전위공급회로를 포함한다.
상기의 반도체장치에 있어서, P채널 MOS트랜지스터 및 N채널 MOS트랜지스터는 각각 스탠바이상태시에는 한계치전압이 높게 되어, 서브드레숄드전류에 근거한 리이크전류가 감소한다.
또한, 소스-기판사이에 순방향바이어스가 걸리기 때문에, 공핍층의 넓이가 작게 된다.
따라서, 이 반도체장치가 미세화되는 것에 의해 단채널효과가 현저히 나타나더라도 리이크전류는 증가하지 않는다.
소스-기판사이에는 빌트인포텐셜보다 낮은 절대치의 바이어스가 걸리기 때문에, 소스-판사이에는 얼마 안되는 전류만 흐른다.
동작에 거의 영향을 주는 않기 때문에, 한계치전압이 스탠바이상태에서보다 낮게된다.
본 발명의 다른 관점에 따른 반도체장치는 입력신호에 응답하여 온/오프가 되는 P채널 MOS트랜지스터와, 입력신호에 응답하여 온/오프가 되는 N채널 MOS트랜지스터와, P채널 MOS트랜지스터가 오프로 되면, P채널 MOS트랜지스터의 기판에 P채널 MOS트랜지스터의 소스전극의 전위를 기준로 하여 0또는 정의 전위를 공급하는 제1의 전위공급회로와, P채널 MOS트랜지스터가 온으로 되면, P채널 MOS트랜지스터의 기판에 P채널 MOS트랜지스터와 소스 전극의 전위를 기준로 하여 부의 전위를 공급하는 제2의 전위공급수단과, N채널 MOS트랜지스터가 온으로 되면, N채널 MOS트랜지스터외 기판에 N채널 MOS트랜지스터의 소스전극의 전위를 기준로 하여 0또는 부의 전위를 공급하는 제3의 전위공급수단과, N채널 MOS트랜지스터가 온으로 되면, N채널 MOS트랜지스터의 기판에 N채널 MOS트랜지스터의 소스전극의 전위를 기준로 하여 정의 전위를 공급하는 제4의 전위공급회로를 포함한다.
또 다른 관점의 상기 반도체장치에 있어서, P채널 MOS트랜지스터 및 N채널 MOS트랜지스터가 오프로 되면, 한계치전압이 높게 되어, 서브드레숄드전류에 근거한 리이크전류가 감소한다.
또한, 소스-기판사이에 순방향바이어스가 걸리기 때문에, 공핍층의 넓이가 작게 된다.
따라서, 이 반도체장치가 미세화되는 것에 의해 단채널효과가 현저히 나타나더라도 리이크전류는 증가하지 않는다.
ON상태에서는 한계치전압이 OFF상태에서보다 낮게 된다.
본 발명의 상기와 다른 목적, 특징, 관점 및 이점은 첨부도면에 의거하여 본 발명의 이하 상세한 설명으로부터 더 분명해진다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
[실시예 1]
제1(a) 및 1(b)도는 본 발명의 제1의 실시예의 P형기판상에 형성된 CMOS회로(100)를 나타낸다.
제1(a)도는 스탠바이상태를 나타내고, 제1B도는 액티브상태를 나타낸다.
제1도를 참조하여, CMOS회로(100)는 인버터회로이고, P채널 MOS트랜지스터(이하, PMOS라고 칭하는)(101)와, N채널 MOS트랜지스터(이하, NMOS라고 칭하는)(103)를 포함한다.
PMOS(101)의 소스는 Vcc전원에 접속되어 있다.
NMOS(103)의 드레인을 Vss에 접속되어 있다.
PMOS(101)의 게이트와 NMOS(103)의 게이트는 제어신호가 입력되는 입력노드에 의해 접속된다.
PMOS(101)의 드레인과 NMOS(103)의 소스는 입력된 제어신호를 바탕으로 생성되는 신호가 출력되는 출력노드로 접속된다.
제1(c)도를 참조하여, 실시예 1의 반도체장치는 기판전위공급기(supplier)(111-114)를 더 포함한다.
기판전위공급기(111)는 액티브제어신호/ACT에 응답하여, PMOS(101)의 기판에 Vcc레벨의 전위를 공급한다.
기판전위공급기(112)는 액티브제어신호/ACT에 응답하여, PMOS(101)의 기판에 Veq1레벨의 전위를 공급한다.
기판전위공급기(1113)는 액트브제어신호/ACT에 응답하여, NMOS(103)의 기판에 Vss레벨의 신호를 공급한다.
기판전위공급기(114)는 액티브제어신호/ACT에 응답하여, NMOS(103)의 기판에 Veq2레벨의 신호를 공급한다.
액티브제어신호ACT가 L레벨(논리 로우)및 H레벨(논리 하이)인 경우, PMOS(101)및 NMOS(103)는 스탠바이상태와 액티브상태로 된다고 가정한다.
제1(a)도에 나타내여진 스탠바이상태에 있어서, PMOS(101)의 기판에는 전압(Vcc)이 공급되고, NMOS(103)의 기판에는 Vcc레벨이 공급되고, NMOS(103)외 기판에는 Vss 레벨이 공급된다.
그러므로, PMOS(101), NMOS(103) 각각의 백바이어스(Vbs)는 0V이다.
제1(b)도에 나타내여진 액티브상태에 있어서, PMOS(101)의 기판에는 Veq1레벨이 공급되어 있고, NMOS(103)의 기판에는 Veq2레벨이 공급되어 있다.
PMOS(101)의 백바이어스(Vbs(PMOS))는 Vbs(PMOS)=Vcc-Veq1<Φ Build(빌트인포텐셜)이고, NMOS(103)의 백바이어스(Vbs(NMOS))는 Vbs(NMOS)= Veq2-Vss<Φ Build이다.
제2(a)및 2(b)도는 CMOS회로(100)의 스탠바이상태및 액티브상태를 나타낸다.
제2(a), 2(b)도를 참조하여 CMOS회로(100)의 구조를 상세히 설명한다.
CMOS회로(100)는 P채널기판(P-Sub)(203)과, 트리플웰구조에 있어서의 하부 N웰(204)과, N웰(205)와, P웰(206, 207)과, PMOS(101)의 소스전극(208), 드레인전극(209) 및 게이트전극(212)과, NMOS(103)의 소스전극(211), 드레인전극(210) 및 게이트전극(213)파, n+영역(215)과, p+영역(217)을 포함한다.
P형기판(203)상에, N웰(205)과 P웰(207)과 하부 N웰(204)이 나란히 형성된다.
하부 N웰(204)상에는 P웰이 형성되어 있다.
N웰(205)상에, 소스전극(208)과 드레인전극(209)과 n+영역(215)이 형성된다.
소스전극(208)과 드레인전극(209) 사이의 영역상에 게이트전극(212)이 형성되어 있다.
P웰(206)상에, 드레인전극(210)과 소스전극(211)과 p+영역(217)이 형성된다.
더우기, 드레인전극(210)과 소스전극(211)사이의 영역상에 게이트전극(213)이 형성되어 있다.
소스전극(208)과 n+영역(215)는 Vcc전원에 접속되어 있다.
소스전극(211)자 드레인전극(210)은 접지전위(Vss)에 점속되어 있다.
게이트전극(212)자 게이트전극(213)은 제어신호가 입력되는 입력노드에 의해 접속된다.
드레인전극(209)과 드레인전극(210)은 입력된 제어신호를 바탕으로 생성된 신호가 출력되는 출력노드에 의해 접속되어 있다.
여기서, P-Sub(203)의 전위는 Vss 레벨 또는 Vss보다 낮은 Vbb레벨이 공급되어 있다.
하부 N웰(204)은 Vcc레벨 또는 Vcc보다 높은 Vpp레벨이 공급되어 있다.
P웰(207)은 하부 N웰(204)과 N웰(205)을 분리한다.
P웰(207)에는 Vss레벨 또는 Vbb 레벨의 전위가 공급되어 있다.
스탠바이상태에서, PMOS(101)의 기판인 N웰(205)은 Vss레벨이 공급되고,
NMOS(103)의 기판인 P웰(206)은 Vss레벨이 공급된다.
액티브상태에서, N웰(205)과 P웰(206)의 전위는, 각각 Veq1레벨과 Veq2레벨이 공급된다.
여기서, Veq1<Vcc, Vss<Veq의 관계가 있다.
스탠바이상태에서는 PMOS(101) 및 NMOS(103)의 각각의 소스전극의 전위를 기준으로 한 기판의 전위(백바이어스)(Vbs)는 0V이다.
액티브상태에서는 PMOS(101) 및 NMOS(103)의 백바이어스(Vbs)가 Vbs(PMOS)=Veq1-Vcc<0V 및 Vbs(NMOS)=Veq2-Vss<0V로 되어있다.
NMOS(103)에서는 백바이어스(Vbs(NMOS))가 부레벨로 작아지는 만큼, PMOS(101)에서는 백바이어스(Vbs(PMOS))가 정레벨로 커지는 만큼, 각 트랜지스터한계치전압이 커진다는 것이 알려져 있다.
이것을 백바이어스효과라고 부른다.
이 백바이어스효과에 의해서, PMOS(101)와 NMOS(103)의 한계치전압가 액티브상태에서는 스탠바이상태에서 보다 작게 되기 때문에, 스탠바이상태에서의 MOS트랜지스터의 서브드레숄드전류로 이루어지는 리이크전류를 저레벨로 유지한 채로 액티브상태에 있어서의 MOS트랜지스터의 전류구동능력을 크게 할 수 있어, 고속동작이 가능해진다.
제2(b)도의 액티브상태에서 나타낸 것같이, 소스전극(208)과 N웰(205) 및 소스전극(211)과 P웰(206)의 p-n접합에는 각각 순바이어스(Vcc-Veq1)레벨 및 Veq2레벨이 인가되어 있다.
제3도를 참조하여, p-n 접합에 순바이어스를 인가하더라도, 물리정수인 빌트인포텐셜(Φ Build)이하이면, p-n 접합에 흐르는 전류가 지극히 작다는 것을 안다.
빌트인포텐셜ΦBuild의 값은 통상 0.7∼0.8V정도이다.
소스전극(208)과 N웰(205)및 소스전극(211)과 P웰(206)의 p-n 접합에 이러한 순바이어스(-Vbs)를 빌트인포턴셜이하가 되도록 설정하면 , 이 p-n 접합을 개재한 기판으로의 리이크전류는 지극히 작아 무시할 수 있다.
따라서, PMOS(101) 및 NMOS(103)은 각각 스탠바이상태일 때는 백바이어스 효과에 의해 한계치전압이 높게 되어, 서브드레숄드전류로 이루어지는 리이크전류가 감소한다.
또한, 소스-기판사이에 순바이어스가 걸리기 때문에, 공핍층의 넓이는 작게 된다.
그러므로, 미세화에 따라 단채널효이 나타나더라도 리이크전류는 증가하지 않는다.
그리고, 액티브상태에서, 소스-기판사이에는 빌트인포텐셜보다 작은 절대치의 바이어스가 걸리기 때문에, 기판-소스사이에는 얼마 안되는 전류밖에 흐르지 않는다.
동작에 거의 영향을 주지 않는 한계치전압은 스탠바이상태에서와 비료하여 보다 낮게 된다.
그 결과, 저전원전압으로 고속동작이 가능해진다.
[실시예 2]
이상말한 예는, CMOS회로(100)를 P형기판상체 형성한 예이지만, N형기관의 경우라도 같은 CMOS회로(100')를 형성할 수 있다.
제4도를 참조하여, CMOS 회로(100')는 N형기판(403)과, 트리플웰구조에 있어서의 하부 P웰(404)과, P웰(406)과, N웰(405, 407)과, PMOS(100')의 소스전극(408)과 드레인전극(409)과 게이트전극(412)과, NMOS(103)의 소스전극(411)과 드레인전극(410)과 게이트전극(413)과 n+영역(415)과, p+영역(417)을 포함한다.
N형기판(203)상에, P웰(404)과 N웰(407)과 P웰(406)이 나란히 형성되어 있다.
하부 P웰(404)상에, N웰(405)이 형성되어 있다.
N웰(405)상에, 소스전극(408)과 드레인전극(409)과 n+영역(415)이 형성되어 있다.
소스전극(408)과 드레인전극(409)사이의 영역상에 게이트전극(412)이 형성되어 있다.
P웰(406)상에, 드레인전극(410)과 소스전극(411)과 p+영역(417)이 형성되어 있다.
드레인전극(410)과 소스전극(411)사이의 영역상에 게이트전극(413)이 형성되어 있다.
소스전극(408)과 n+영역(415)은 Vcc전원에 접속되어 있다.
소스전극(411)과 p+영역(417)은 접지전위(Vss)에 접속되어 있다.
게이트전극(412)과 게이트전극(413)은 제어신호가 입력되는 입력노드에 의해 접속되어 있다.
드레인전극(409)과 드레인전극(410)은 입력된 제어신호를 바탕으로 생성된 신호가 출력되는 출력노드에 의해 접속되어 있다.
PMOS(101')의 기판 N웰(405)에는, 스탠바이상태에서는 Vcc레벨, 액티브 상태에서는 Veq1레벨이 인가된다.
NMOS(103')의 기판 P웰(406)에는 스탠바이상태에서는 Vss레벨, 액티브 상태에서는 Veq2레벨이 인가된다.
기타, N형기판(403)및 N웰(407)에는 Vcc레벨 또는 Vcc보다 높은 Vpp 레벨이 인가된다. 하부 P웰(404)에는 Vss 레벨 또는 Vss보다 낮은 Vbb 레벨이 인가된다.
[실시예 3]
이상말한 트리플웰구조의 CMOS 회로이외에도, SOI(Silicon on Insulator) 기판상의 트랜지스터에 의해서도 본 발명의 반도체장치의 CMOS 회로를 형성할 수 있다.
제5도는 본 발명의 반도체장치에 의한 제3실시예의 SOI 기판상에 형성된 CMOS 회로(100")의 단면구조를 나타낸다.
제5도를 참조하여, CMOS 회로(100")는 기판(503)과, SiO2(504)와, PMOS(101")의 소스전극(508)과 드레인전극(509)과 N형의 활성영역(505)과 게이트(512)와, NMOS(103")의 소스전극(511)과 드레인전극(510)과 P형의 활성영역(506)과 게이트전극(513)과 게이트산화막(538,539)과, N+영역(215)과, P+영역(217)을 포함한다.
기판(503)상에는 SiO2(504)가 형성되어 있다.
SiO2(504)상에는 소스전극(508)과 드레인전극(509)이 N형활성영역(505)을 끼워 형성되고, 소스전극(511)과 드레인전극(510)이 P형활성영역(506)을 끼워 형성된다.
N형활성영역(505)상에 게이트산화막(538) 및 그 위에 게이트전극(512)이 형성되어 있다.
P형활성영역(506)상에 게이트산화막(539) 및 그 위에 게이트전극(513)이 형성되어 있다. 소스전극(508)파 n+영역(215)은 Vcc전원에 접속되어 있다.
소스전팍(511)과 p+영역(217)은 접지전위(Vss)에 접속되어 있다.
게이트전극(512)과 게이트전극(513)은 제어신호가 입력되는 입력노드에 의해 접속되어 있다.
드레인전극(509)과 드레인전극(510)은 입력된 제어신호를 바탕으로 생성된 신호가 출력되는 출력노드에 의해 접속되어 있다.
여기서, N형활성영역(505) 및 P형활성영역(506)의 전위를 바꾸면, 전술의 백바이어스효과에 의해서 트랜지스터 한계치전압이 변화된다.
제2(a), 2(b), 4도에 나타낸 것같은 트리플웰구조의 CMOS회로의 경우와 같이, 스탠바이상태에서는 N형활성영역(505), P형활성영역(506)의 전위를 각각 Vcc레벨, Vss레벨로 하고, 액티브상태에서는 Veq1레벨, Veq2레벨로 한다.
단지, Vss<Veq1, Veq2<Vcc의 관계가 성립한다.
이때, PMOS(100"), NMOS(103")와 함께 스탠바이상태에서의 소스-기판사이의 백바이어스(Vbs)는 0V가 된다.
액티브상태에서의 백바이어스(Vbs)는 Vbs(PMOS)=Veq1-Vcc, Vbs(NMOS)=Veq2-Vss가 되어, 백바이어스효과에 의해 트랜지스터한계치전압이 작게 된다.
이것에 의해, 스탠바이상태에서의 리이크전류를 작게 유지한 채로 액티브상태에서의 MOS의 전류구동능력을 크게 할 수 있어, 고속동작을 실현하는 것이 가능해진다.
여기서, 제5도에 나타낸 SOI 구조에서는, 제2(a), 2(b), 4도의 트리플웰구조와 같은 기판 또는 주위를 둘러싸고 있는 하부 P웰과의 접합부분은 없다.
N형활성영역(505) 및 P형활성영역(506)의 p-n 접합부분은 각각의 508, 509 및 511,510의 소스 및 드레인과의 접합부분이다.
따라서, 역바이어스를 변동시킬 때의 충방전류는 SOI 구조에서외 트리플웰구조의 경우 보다도 작게 된다.
여기서, SOI는 부분공핍화트랜지스터이다.
따라서, 백바이어스(Vbs)를 인가하는 것으로 한계치전압(Vth)을 제어할 수 있다.
[실시예 4]
제1실시예에 있어서, 액티브상태에서의 트랜지스터의 소스와 기판과의 p-n 접합부분에 빌트인포텐셜이하의 순바이어스가 되는 백바이어스(Vbs)를 걸면, 고속동작을 실현할 수 있다고 말하였다.
제2도의 트리플웰구조에 있어서, N웰(205)의 기생용량을 C1, P웰(206)의 기생용량을 C2로 하면, 충방전되는 전하량은 C1(Vcc - Veq1)+C2(Veq2)이다.
이와 같이, 역바이어스를 변화시키는 영역이 넓게 되면, 기생용량(C1, C2)이 증대하여, 충방전전류가 커져 버린다.
제4실시예에서는, 제1실시예에서의 충방전전류의 증가를 억제하기 위한 구성에 관해서 말한다.
제6도는 본 발명의 반도체장치에 의한 제4실시예의 CMOS회로(600)를 나타낸다.
제6도를 참조하여, CMOS 회로(000)는 인버터회로(100a, 100b)와, NMOS(641, 642)와, CMOS(640)와, N웰라인(643)과, P웰라인(644)을 포함한다.
인버터회로(100a, 100b)는 제1도의 인버터회로(100)와 같은 회로이다.
인버터회로(100a)에 포함되어 있는 PMOS(101a)의 기판과 인버터회로(100b)에 포함되어 있는 PMOS(101b)의 기판은 N웰라인(643)으로 접속된다.
인버터회로(100a)에 포함되고 있는 NMOS(103a)의 기판과 인버터회로(100b)에 포함되고 있는 NMOS(103b)의 기판은 P웰라인(644)에 의해 접속되어 있다.
NMOS(642)의 소스전극은 N웰라인(643)에 접속되고, 그것의 드레인전극은 PDNPF라인(644)에 접속되고, 그것의 게이트전극은 제어신호(WEQ)가 입력되는 입력노드에 접속되어 있다.
PMOS(640)의 소스전극은 Vcc전원에 접속되고, 그것의 드레인전극은 N웰라인(643)에 접속되고, 그것의 게이트전극은 제어신호(WEQ)가 입력되는 입력노드에 접속되어 있다. NMOS(641)의 소스전극은 접지전위(Vss)에 접속되고, 그것의 드레인전극은 P웰라인(644)에 접속되고, 그것의 게이트전극은 제어신호(WEQ)의 반전신호인 신호/WEQ가 입력되는 입력노드에 접속되어 있다.
여기서, 제4도의 PMOS(101a, 101b)와 NMOS(103a, 103b)가 제2도에 나타내었던 것같은 구조인 경우, N웰라인(643)은 PMOS(101a)와 PMOS(101b)의 각각의 N웰(205)끼리를 전기적으로 접속하는 도전성이 있는 배선 또는 정공(p)이 주입된 확산층이다.
NMOS(642) 및 PMOS(640)의 게이트에는 액티브상태에서 H레벨로, 스탠바이상태에서 L레벨로 되는 제어신호(WEQ)가 입력된다.
NMOS(641)의 게이트에는 그 반전신호/WEQ가 입력된다.
제7도는 제6도의 CMOS회로(600)의 동작을 설명하기 위한 타이밍챠트이고, (a)는 제어신호(WEQ)에의 변화를 나타내고, (b)는 N웰라인(643) 및 P웰라인(44)의 전위의 변화를 나타낸다.
제7도를 참조하여, 시간(t0)에서 시간(t1)까지는 액티브상태이다.
시간(t0)전의 스탠바이상태동안은 제어신호(WEQ)가 L레벨이다.
이때, PMOS(640)와 NMOS(641)가 온하여, N웰라인(643)의 전위가 Vcc레벨로, P 웰라인(644)의 전위가 Vss레벨로 된다.
시간(t0)에 제어신호(WEQ)가 H레벨로 되어, 액티브상태가 되면, PMOS(640)와 NMOS(641)는 오프되고, NMOS(642)는 온된다.
그러므로, NMOS(642)를 개재하면, N웰라인(643)과 P웰라인(644)의 전위는 제7(b)도에 나타낸 것같이 동일의 전위(Veq1)레벨이 된다.
스탠바이상태에서는, PMOS(101a, 101b)의 백바이어스(Vbs)(PMOS)는 Vbs(PMOS)=Veq-Vcc로 된다.
NMOS(101a, 103b)의 백바이어스(Vbs)(NMOS)는 Vbs(NNOS)=Veq-Vss가 된다.
따라서, 백바이어스효과에 의해 PMOS(101a, 101b) 및 NMOS(103a, 103b)의 한계치전압가 스탠바이상태에서보다 액티브상태에서 더 작게 된다.
스탠바이상태에서의 리이크전류를 누른 채로, 액티브상태에서는 고속동작을 실현할 수 있다.
여기서, Vbs를 변화시킬 때의 충방전되는 전하량은 C1(Vcc-Veq)이다.
N웰(205)을 Veq 레벨에서 Vcc 레벨로 충전할 때의 전하는 P웰(206)을 Vss 레벨에서 Veq 레벨로 할 때에 이용될 수 있다.
제1실시예에서는 Veql레벨 및 Veq2레벨의 전위를 다른 전원회로에 의해서 발생할 필요가 있지만, 제4실시예의 Veq 레벨의 전위는 N웰라인(643)과 P웰라인(644)과의 접속에 의한 이퀄라이즈에 의해서 생성된다.
그러므로, Veq 레벨의 전위를 발생하기 위한 전원회로는 불필요하다.
이것은 이 전원회로에 의해 소비되는 전류가 없다는 것을 의미한다.
따라서, 제1실시예의 경우보다도 더 저소비전력화를 실현할 수 있다.
제1실시예에서 이미 설명하했던 것같이, 제2-4실시예에서의 액티브상태에서는 PMOS(101a, 101b) 및 NMOS(103a, 103b)의 각각의 소스전극의 p-n 접합부에 순바이어스가 가해진다.
Vcc=1V, Veq=0.5V의 저전압으로 하면, 상기 PMOS의 p-n 접합부의 순바이어스(Vc c-Veq)와 NMOS의 p-n 접합부의 순바이어스(Veq)가 0.5V의 레벨로 되어, p-n 접합의 빌트인포텐셜 Φ Build의 값 0.7-0.9V보다 작게 된다.
그러므로, p-n접합부외 순바이어스전류는 지극히 작아 무시할 수 있다.
제6도에 있어서는, PMOS(101a, 101b) 및 NMOS(103a, 103b)로 구성된 복수개의 인버터회로의 경우를 나타내었지만, 본 발명은 NAND 또는 NOR 게이트등외 CMOS 회로에 적용될 수 있다.
또한, 본 발명은 MOS 트랜지스터 1개당 N 웰(205), P 웰(206)이 독립하여 존재하는 실시예에 제한되지 않고, 복수개의 NMOS 트랜지스터가 동일의 N 웰(205), P 웰(206)상에 존재하는 경우에도 적용될 수 있다.
제4실시예의 CMOS(600)을 제2(a), 2(b), 4도에 나타낸 것 같은 벌크반도체기판 뿐만 아니라 제5도에 나타낸 것같은 SOI기판에 형성해도 좋다.
[실시예 5]
제4실시예에 있어서, 액티브상태에서의 PMOS 및 NMOS외 기판의 전위인 Veq 레벨의 전위를 이퀄라이즈하는 것에 의해 생성하였다.
제6도에 있어서, N 웰라인(643)이든지P 웰라인(644)에 접속되어 있는 각 N 웰, P 웰의 기생용량이 다르면, Veq 레벨은 Vcc/2으로부터 갈라져 나오게 된다.
예를틀면, N 웰라인(643)에 접속되는 N 웰(205)의 기생용량(Cl)이 P 웰라인(644)에 접속되는 P웰(206)의 기생용량(C2)의 2배이다고 가정하면, Veq 레벨 Vcc/3이 된다.
여기서, 액티브상태에서의 PMOS의 소스-기판사이에의 역바이어스는 Vbs(PMOS)= Vcc/3-Vcc = -2Vcc/3, NMOS의 소스-기판사이의 역바이어스는 Vbs(NMOS)=Vcc/3-Vss=Vcc/3이 된다.
따라서, PMOS 및 NMOS의 백바이어스(Vbs(PMOS) 및 Vbs(NMOS))가 언밸런스로 된다.
이 경우에, PMOS의 쪽이 NMOS보다 스탠바이상태와 액티브상태에서의 한계치전압의 변등이 더 커진다.
PMOS 및 NMOS의 백바이어스(Vbs(PMOS) 및 Vbs(NMOS))의 변화분을 동일하게 하기위해서는, 이퀄라이즈레벨(Veq)을 Vcc/2로 할 필요가 있다.
제8도는 본 발명의 반도체장치에 의한 제5실시예의 CMOS 회로(800)를 나타낸다.
제8도를 참조하여, CMOS 회로(800)는 제6도의 CMOS 회로(600)의 인버터회로(100a 또는 100b)외 부분과 교체시킬 수 있다.
CMOS(800)는 제1도와 칼은 인버터회로(100)와, 더미(dummy)의 NMOS(850)를 포함한다.
제8도에 있어서, 인버터회로(100)내부의 접속관계는 제1도에 설명한 대로이다.
더미의 NMOS(850)의 소스는 접지전위(Vss)에 접속되고, 그것의 드레인전극은 인버터회로(100)의 출력노드에 접속되고, 그것의 게이트전극은 Vcc 전원에 접속되고, 상기 기판은 P웰라인(644)에 접속된다.
인버터회로(100)에 포함되어 있는 PMOS(101)외 기판은 N 웰라인(643)에 접속되어 있다.
NMOS(103)의 기판은 P웰라인(644)에 접속되어 있다.
PMOS(101)의 N 웰(205)의 기생용량(Cl)이 NMOS(103)의 P 웰(206)의 기생용량(C2)보다 큰 경우, 제8도와 같이 더미의 NMOS(850)의 소스전극을 인버터(100)외 출력노드에 접속하고, 그것의 드레인전극을 접지전위(Vss)에 접속하고, 그것의 게이트전극을 Vcc전원에 접속하고, 상기 기판을 P 웰라인(644)에 접속함으로써, N웰(205)에 접속되어 있는 N웰(643)과 P웰(206)에 접속되어 있는 P웰라인(644)의 기생용량을 같게 할 수 있다.
N 웰(205)의 기생용량(Cl)쪽이 P 웰(206)의 기생용량(C2)보다 작은 경우는, 더미의 PMOS의 소스전극을 Vcc전원에 접속하고, 그것의 드레인전극을 인버터회로(100)의 출력노드에 접속하고, 그것의 게이트전극을 접지전위(Vss)에 접속하고, 기판을 N 웰라인(643)에 접속함으로써, N 웰라인(643)의 기생용량과 P웰라인(644)과 기생용량을 같게 할 수 있다.
실시예 5의 CMOS(800)을 제2(a), 2(b), 4도에 나타낸 것같은 벌크반도체기판 뿐만 아니라 제6도에 나타낸 것같은 SOI기판에 형성해도 좋다.
[실시예 6]
제9도는 본 발명의 반도체장치에 의한 제6실시예의 CMOS 회로(900)를 나타내는 도면이다.
제9도를 참조하여, CMOS 회로(900)는 제6도의 CMOS 회로(600)의 인버터회로(l00a 또는 100b)외 부분으로 교체시킬 수 있다.
CMOS회로(900)는 제1도와 같은 인버터회로(100)와, 커패시턴스(951, 952)를 포함한다.
인버터회로(100)내부의 접속관계는 제1도에 나타낸 대로이다.
PMGS(101)의 기판은 N 웰라인(643)에 접속되어 있다.
NMOS(103)의 기판은 P 웰라인(644)에 접속되어 있다.
커패시턴스(951)는 한쪽의 전극이 Vcc전원에 접속되어 있고, 다른쪽의 전극이 N 웰라인(643)에 접속되어 있다.
커패시턴스(952)는 한쪽의 전극이 접지전위(Vss)에 접속되고, 다른쪽의 전극이 P 웰라인(644)에 접속되어 있다.
MOS 트렌지스터든지 배선으로 구성된 커패시턴스(951, 952)를 제9도와 같이 접속함으로써 N 웰라인(643)의 기생용량과 P 웰라인(644)의 기생용량을 같게 할 수 있다.
제9도와 같이 N 웰라인(643)과 P 웰라인(644)에 각각 접속한 경우에 기생용량의 조정은 용이하지만, 어느것인가 한쪽의 라인에만 커패시턴스를 접속해도 좋다.
제8도 및 제9도에 나타낸 것 같이, 더미의 MOS 트랜지스터든지 커패시턴스를 접속하는것 이외에도, Veq 레벨을 Vcc/2전원으로부터 별도 공급함으로써 N 웰라인(643)의 기생용량과 P 웰라인(644)의 기생용량을 같게 할 수 있다.
또는, 이들을 조합해서 사용하여, 기생용량을 같게 해도 좋다.
실시예 6의 CMOS(900)을 제2A, 2B, 4도에 나타낸 것같은 벌크반도체기판 뿐만아니라 제5도에 나타낸 것같은 SOI기판에 형성해도 좋다.
[실시예 7]
제10도는 본 발명의 반포체장치에 의한 제7실시예의 제8, 9도와 다른 CMOS회로(1000)를 나타내는 도면이다.
제10도를 참조하여, CMOS 회로(1000)는 제6도에 나타낸 CMOS 회로(600)와, NMOS(1043, 1044)를 포함한다.
NMOS(1043, 1044)는 각각의 소스전극끼리 및 게이트전극끼리가 접속되어 있다.
접속된 소스전극은 Vcc/2전원에도 접속되어 있다.
접속된 게이트전극은 CMOS 회로(600)에 포함되어 있는 NMOS(642)의 게이트전극과 제어신호(WEQ)의 입력노드에도 접속되어 있다.
CMOS 회로(600)에 포함되어 있는 N 웰라인(643)에는 NMOS(1043)의 드레인전극이 접속되어 있다.
CMOS 회로(600)에 포함되어 있는 P 웰라인(644)에는 NMOS(1044)의 드레인전극이 접속되어 있다.
액티브상태에서 H레벨의 제어신호(WEQ)가 NMOS(642, 1043, 및 1044)의 게이트전극에 입력되면, 이들 NMOS(642, 1043, 1044)는 온된다.
그 결과 NMOS(1043,1044)의 소스전국에 접속된 Vcc/2전원으로부터 N 웰라인(643) 및 P 웰라인으로 Vcc/2벌이 공급된다.
따라서, N 웰라인(643)과 P 웰라인(644)과의 기생용량이 다른 경우라도, 이퀄라이즈레벨(Veq)이 Vcc/2로부터 갈라져 나온 부분은 이 Vcc/2전원에 의해서 보정되어, 이퀄라이즈레벨 Veq=Vcc/2로 된다.
이것에 의해, 제1, 2실시예와 같은 효과에 덧붙여, CMOS 회로에서 NMOS와 PMOS의 동작속도가 사실상 같게 되어, 안정한 속도로 동작한다.
제7실시예의 CMOS(1000)을 제2(a), 2(b), 4도에 나타낸 것같은 벌크반도체기판뿐만 아니라 제5도에 나타낸 것같은 SOI기판에도 형성해도 된다.
[실시예 8]
제11도는 본 발명의 반도체장치에 의한 실시예 8의 CMOS 회로(1200)를 나타내는 도면이다.
제11도를 참조하여, CMOS 회로(1200)는, 회로(1210, 1211)와, PMOS(2005, 2007)와, NMOS(2006, 2008, 2009, 2010, 2011)를 포함한다.
회로로(1210)는 복수의 인버터회로(100a)와, 인버터회로(100a)에 포함되어 있는 PMOS의 N 웰을 접속하는 N 웰라인(2000)과, NMOS(103a)의 P 웰을 접속하는 P 웰라인(2001)을 포함한다.
회로(1211)는 복수의 인버터회로(100b)와, 인버터회로(100b)에 포함되어 있는 PMOS(101b)의 N 웰을 접속하는 N 웰라인(2002)과, NMOS(103b)외 P 웰을 접속하는 P 웰라인(2003)을 포함한다.
여기서, 인버터(100a, 100b)는 제6도의 인버터와 같은 것이다.
PMOS(2005)의 소스전극은 전원전위(Vcc)가 주어지고, 그의 드레인전극은 N 웰라인(2000)에 접속되어 있다.
NMOS(2006)의 소스전극은 접지전위(Vss)가 주어지고, 그것의 드레인전극은 P 웰라인(2001)에 접속되어 있다.
PMOS(2007)의 소스전극은 전원전위(Vcc)가 주어지고, 그것의 드레인전극은 N 웰라인(2002)에 접속되어 있다.
NMOS(2008)의 소스전극은 Vss가 주어지고, 그것의 드레인전극은 P 웰라인(2003)에 접속되어 있다.
NMOS(2006, 2008)의 게이트전극에는 프리챠지시호(PRE)가 입력된다.
PMOS(2005, 2007)의 게이트전극에는 프리챠지신호의 반전신호/PRE가 입력된다.
NMOS(2009)의 소스전극은 P 웰라인(2001)에 접속되고, 그것의 드레인전극은 N 웰라인(2000)에 점속되어 있다.
NMOS(2010)외 소스-드레인전극의 한쪽은 N 웰라인(2000)에 접속되고, 다른쪽은 N 웰라인(2001)에 접속되어 있다.
NMOS(2011)의 소스-드레인전극의 한쪽은 P 웰라인(2001)에 접속되고, 다른쪽은 P웰라인(2003)에 접속되어 있다.
NMOS(2009)의 게이트전극에는 이퀄라이즈신호(WEQ1)가 입력되고, NMOS(2010, 2011)의 게이트전극에는 이퀄라이즈신호(WEQ2)가 입력된다.
제12도는 제11도의 CMOS 회로(1200)의 동작을 설명하기 위한 타이밍챠트이고, (a)는 스탠바이상태 및 액티브상태에서의 프리챠지신호(PRE)와 이퀄라이즈제어신호(WEQ1, WEQ2)와외 입력을 나타내는 도면이고, (b)는 회로(1210)에 있어서의 N 웰라인(2000) 및 P 웰라인(2001)의 전위의 변화를 나타내는 도면이고, (c)는 회로(1211)에 있어서의 N 웰라인(2002) 및 P 웰라인(2003)의 전위의 변화를 나타내는 도면이다.
이하, 제12도를 참조하여 제11도의 CMOS 회로(1200)의 동작을 설명한다.
회로(1210, 1211)가 동작하지 않고 있는 스탠바이상태에서는, 이퀄라이즈신호(WEQ1및 이퀄라이즈신호(WEQ2)가 동시에 L레벨로 된다.
프리챠지신호(PRE)는 H 레벨에 있어서, PMOS(2005, 2007)와 NMOS(2006, 2008)가 온하여, 각각 N 웰라인(2000, 2002)을 전원전위(Vcc), P 웰라인(2001, 2003)을 접지전위(Vss)에 프리챠지한다.
액티브상태가 되면, 시간(t0)에서 프리챠지신호가 L레벨로 되어, 각 N 웰라인, P 웰라인을 프리챠지하고 있는 PMOS(2005, 2007)와 NMOS(2006, 2008)가 오프한다.
시간(tl)에서는 이퀄라이즈신호(WEQ1)가 H 레벨로 되어, 회로(1210)외 P 웰라인(2000)과 N 웰라인(2001)이 이퀄라이즈되어, 그것들의 전위가 1/2Vcc가 된다.
시간(t2)에서는 이퀄라이즈신호(WEQl)가 L레벨로 되어, NMOS(2009)가 오프한다.
시간(t3)에서는 이퀄라이즈신호(WEQ2)가 H 레벨로 되어, NMOS(2010, 2011)가 온한다.
회로(1211)의 P 웰라인(2002), N 웰라인(2003)은 각각 전원전위(Vcc), 접지전위(Vss)에 프리챠지되어 있기 때문에, P 웰라안(2000, 2002)의 전위가 NMOS(2010)에 의해서 3/4Vcc가 되고, N 웰라인(2001), 2003의 전위가 NMOS(2011)메 의해서 1/4Vcc가 된다.
이와 같이, 스탠바이상태에서는 회로(1210)에 포함되어 있는 인버터(100a)내의 PMOS(101a), NMOS(103a) 및 회로(1211)에 포함되어 있는 인버터(100b)내의 PMOS(101b), NMOS(103b)는 백바이어스 Vbs=0V0로 설정되고, 액티브상태에서는 백바이어스Vbs(NMOS)=1/4Vcc, Vbs(PMOS)=3/4Vcc-Vcc=-1/4Vcc가 된다.
따라서, 백바이어스효과에 의해, 액티브상태에서는 스탠바이상태에서보다 회로내의 NMOS 및 PMOS 한계치전압가 작게 되어, 고속동작하는 것이 가능하다.
액트브상태에 있어서, 백바이어스 Vbs(NMOS) = 1/4Vcc, 백바이어스 Vbs(PMOS) = -1/4Vcc이기 때문에, NMOS, PMOS 각각의 소스와 웰(기판)사이에 순방향바이어스의 1/4Vcc가 가해진다.
1/4Vcc이 빌트인포텐셜Φbuild이하이면, p-n 접합부에서의 순방향바이어스에 의해 흐르는 전류가 무시할 수 있을 정도로 작다.
또한, 1/4Vcc≤Φbuild의 관계보다, Vcc≤4Φbuild로 된다.
따라서, 빌트인포텐셜 Φbuild의 4배까지의 크기의 전원전압(Vcc)을 인가할 수 있다.
실시예 4의 제6도의 예로서는, Vcc2Φbuild이기 때문에, 본 실시예에서는 제4실시예의 경우보다도 더 높은 전원전압(Vcc)을 적용할 수 있다.
이상의 예는 N 웰라인(2000, 2002), P 웰라인(2001, 2003)의 각각의 기생용량이 같은 경우의 예이다.
상기 각 N 웰라인, P 웰라인에 있어서, 기생용량이 다른 경우, 예를들면 제5, 6실시예의 제8, 9도에 나타낸 것같이, 더미의 트랜지스터 또는 용량성의 소자를 부가함으로써 각 웰의 용량을 용이하게 조정할 수 있다.
이상외 예는 제1, 2실시예의 제2, 4도에 나타낸 트리플웰 뿐만 아니라, 제3실시예의 제5도에 나타낸 SOI에도 적용할 수 있다.
[실시예 9]
제13도는 본 발명의 반도체장치에 의한 실시예 9의 CMOS 회로(1100)를 나타내는 도면이다.
제13도를 참조하여, CMOS 회로(1100)는, 인버터회로(1101, 1103, 1105, 1107, 1109)와, PMOSS(1180, 1181)와, NMOS(1170, 1171, 1182, 1183)와, N 웰라인(1172, 1173)과, P 웰라인(1174, 1175)과, 커패시턴스(951a, 951b, 952a, 952b)를 포함한다.
인버터회로(1101)는 PMOS(1101p)과 NMOS(1101n)을 포함한다.
유사하게, 인버터회로(903)는 PMOS(1103p)과 NMOS(1103n)을 포함하고, 인버터회로(1105)는 PMOS(1105p)과 NMOS(1105n)을 포함하고, 인버터회로(1107)는 PMOS(1107p)와 NMOS(1107n)을 포함하고, 인버터회로(1109)는 PMOS(1109p)와 NMOS(1109n)를 포함한다.
인버터회로(1101)띄 출력노드가 인버터회로(1103)의 입력노드에 접속되어 있다.
인버터회로(1103)의 출력노드가 인버터회로(1105)의 입력노드에 접속되어 있다.
인버터회로(1105)의 출력노드는 인버터회로(1107)의 입려노드에 접속되어 있다.
인버터회로(1107)의 출력노드는 인버터회로(1109)의 입력노드에 접속되어 있다.
인버터회로(1101, 1103, 1105, 1107 및 1109)의 접속관계는 제1도의 인버터회로(CMOS 회로(100))와 같다.
인버터회로(1101)의 PMOS(1101p)의 기판과 인버터회로(1105)의 PMOS(1105p)의 기판과 인버터회로(1109)의 PMOS(1109p)의 기판은 N 웰라인(1173)에 접속되어 있다.
인버터회로(1103)의 PMOS(1103p)의 기판과 기판회로(1107)의 PMOS(1107p)의 기판은 N 웰라인(1172)에 접속되어 있다.
인버터회로(1101)의 NMOS(1101n)의 기판과 인버터회로(1106)의 NMOS(1105n)의 기판과 인버터회로(1109)의 NMOS(1109n)의 기판은 P 웰라인(1174)에 접속되어 있다.
인버터회로(1103)의 NMOS(1103n)의 기판과 인버터회로(1107)의 NMOS(1107n)의 기판은 P 웰라인(1175)에 접속되어 있다.
PMOS(1180)의 소스전극은 Vcc 전원에 접속되고, 드레인전극은 N 웰라인(1173)에 접속되고, 게이트전극은 이퀄라이즈제어신호(ACT1)의 입력노드에 접속되어 있다.
PMOS(1181)의 소스전극은 Vcc 전원에 접속되고, 드레인전극은 N 웰라인(1172)에 접속되고, 게이트전극은 이퀄라이즈제어신호(ACT2)의 입력노드에 접속되어 있다.
NMOS(1182)의 소스전극은 접지전위(Vss)에 접속되어 있고, 드레인전극은 P 웰라인(1175)에 접속되고 게이트전극은 이퀄라이즈제어신호(ACT2)의 입력노드에 접속되어 있다.
NMOS(1183)의 소스전극은 접지전위(Vss)에 접속되고, 드레인전극은 P 웰라인(1174)에 접속되어 있고, 게이트전극은 이퀄라이즈제어신호(ACT1)의 입력노드에 접속되어 있다.
NMOS(1170)의 소스전극은 P 웰라인(1175)에 접속되어 있고, 드레인전극은 N 웰라인(1173)에 접속되어 있고, 게이트전극은 이퀄라이즈제어신호(ACT1)의 입력노드에 접속되어 있다.
NMOS(1171)의 소스전극은 P 웰라인(1174)에 접속되어 있고, 드레인전극은 N 웰라인(1172)에 접속되고, 게이트전극은 이퀄라이즈제어신호(ACT2)의 입력노드에 접속되어 있다.
NMOS(1101n, 1103n, 1105n, 1107n, 1109n)과 PMOS(1101p, 1103p, 1105P, 1107P, 1109P)가 제2, 4도에 나타내여진 트리플웰구조로 형성되어 있는 경우, N 웰라인(1172, 1173)은 각 PMOS에 포함되어 있는 N 웰(205), P 웰라인(1174, 1175)은 각 NMOS에 포함되어 있는 P 웰(206)을 접속하고 있는 도전층이다.
제5도에 나타내여진 SOI구조로 형성되어 있는 겨우, N 웰라인(1172, 1173)은 N 형활성영역(505)을, N 웰라인(1174, 1175)은 P 형활성영역(506)을 접속하고 있는 도전층이다.
제14도는 제11도의 CMOS회로(1100)의 동작을 설명하기 위한 타이밍챠트이고, (a)는 이퀄라이즈제어신호(ACT1, ACT2)의 모드를, (b)은 N 웰라인(1173) 및 P 웰라인(1175)의 전위의 변화를, (c)은 N 웰라인(1172) 및 P 웰라인(1174)의 전위의 변화를, (d)은 인버터(1)쪽의 입력신호의 모드를 나타내는 타이밍챠트이다.
제14도의 타이밍챠트를 참조하여, 제13도의 CMOS 회로(1100)의 동작을 설명한다.
우선, 인버터회로(1101)에의 입력신호가 H로 스탠바이상태인 경우를 생각한다.
NMOS(1171)는 온하여, N 웰라인(1172)과 P 웰라인(1174)은 이퀄라이즈레벨(Veq)이 된다. 또한 NMOS(1175)은 오프하고, NMOS(1171)는 온하고 있기 때문에, N 웰라인(1173)이 Vcc레벨, P 웰(1175)이 Vss(=0V)레벨이 된다.
따라서, 인버터회로(1101)에서의 H레벨의 입력신호에 응답하여, 온하고 있는 PMOS(1103p, 1107p)의 N 웰(205)과 NMOS(1101n, 1105n, 1109n)의 P 웰(206)이 Veq 레벨로, 오프하고 있는 PMOS(1101p, 1105p, 1109p)의 N 웰(205)이 Vcc 레벨로, 오프하고 있는 NMOS(1103n, 1107n)의 P 웰(206)이 Vss 레벨로 된다.
그 결과, 오프하고 있는 MOS 트랜지스터한계치전압 온하고 있는 MOS 트래지스터한계치전압보다 커진다.
그러므로, 오프하고있는 MOS 트렌지스터를 개재한 Vcc-Vss사이의 리이크전류를 억제할 수 있다.
이상은 이퀄라이즈제어신호(ACT1)가 L로, 이퀄라이즈제어신호(ACT2)가 H로 되는 시간(t0)전의 동작이다.
시간(t1)에서는 인버터회로(1101)로의 입력이 H에서 L로 천이할 때에 고속출력을 실현하기 때문에, 시간(tl)전의 시간(t0)에서는 이퀄라이즈제어신호(ACT1)를 L레벨에서 H레벨로, 이퀄라이즈제어신호(ACT2)를 H레벨에서 L레벨로 한다.
여기서, NMOS(1170)는 온하고, 그에의해 N 웰라인(1173)과 P 웰라인(1175)이 이퀄라이즈되어, Veq 레벨로 된다.
또한, NMOS(11710)가 오프하고, 그에의해 N 웰라인(1172)이 Veq레벨로부터, P 웰라인(1174)이 Vcc 레벨로부터 함께 Vss(=0V)레벨이 된다.
따라서, 웰이 P 웰라인(1173)또는 P 웰라인(1175)에 접속되어 있는 측의 MOS 트랜지스터의 한계치전압은 작게 되어, 웰이 N 웰라인(1172)또는 P 웰라인(1174)에 접속되어 있는 측의 NMOS 트랜지스터의 한계치전압은 커진다.
시간(t1)에서는 인버터회로(1101)쪽으로 입력이 H레벨에서 L레벨로 천이하면, 오프에서 온으로 천이하는 NMOS 트랜지스터의 한계치전압이 작게 되기 메문에, NMOS 트랜지스터가 온하여, 고속출력을 실현할 수 있다.
한편, 온에서 오프로 천이하는 MOS 트랜지스터의 한계치전압이 커지기 때문에, 출력이 확정되고난 후외 리이크전류는 억제될 수 있다.
유사하게, 시간(t3)에서 인버터회로(1101)의 입력이 L에서 H로 천이될 때는, 전술의 이점을 달성할 수 있다.
천이전의 시간(t2)에서 이퀄라이즈제어신호(ACT1)를 L레벨로, 이퀄라이즈제어신호(ACT2)를 H레벨로 함으로써, NMOS(1170)를 오프하여, N 웰라인(1173)은 Vcc레벨, P 웰라인(1175)은 Vss 레벨로 되고, NMOS(1171)에 의해 온한 N 웰라인(1172)과 P 웰라인(1174)은 이퀄라이즈되어, Veq 레벨로 된다.
또한, N 웰라인(1172, 1173) 및 P 웰라인(1174, 1175)에 공급되는 전위(Vcc, Vss)를 유효하게 이용하여, NMOS트랜지스터의 한계치전압를 변화시킬 수 있기 때문에, 소비전력을 저감하는 것도 가능해진다.
제13도의 CMOS 회로(1100)에 있어서는, N 웰라인(1172, 1173) 및 P 웰라인(1174, 1175)에 접속되어 있는 각 웰의 기생용량의 크기가 다른 경우, 제3 및 제6실시예에 나타낸 것같이, 더미트랜지스터 또는 커패시턴스(951a, 951b, 952a, 952b)를 사용하여, N 웰라인 및 P 웰라인의 기생용량을 조정할 수 있다.
또는, Veq 레벨의 전위를 Vcc/ 2전원으로부터 별도 공급하기 위해 다음의 실시예에서 처럼, NMOS(1043, 1044)을 제공할 수 있다.
이퀄라이즈레벨(Veq)를 Veq = Vcc/2로 하고, PMOS와 NMOS에 관해서 백바이어스(Vbs)의 변화분을 동일하게 함으로써, 한계치전압의 변동을 사실상 같게 되도륵 조정할 수 있다.
그 결과, PMOS와 NMOS의 동작속도가 거의 같게 되어, 회로전체로서, 안정 한 속도로 동작하는 것이 가능해진다.
제13도의 인버터회로의 수는 단지 일례이고, 5개로 한정되는 것이 아니다.
실시예 9의 CMOS(1100)을 제2(a), 2(b), 4도에 나타낸 것같은 벌크반도체기판뿐만 아니라 제5도에 나타낸 것같은 SOI기판에도 형성해도 좋다.
본 발명은 상세히 설명되었지만, 상기 설명은 모든 관점에 예시적인 것이지 한정적인 것은 아니다.
다양한 변경 및 변화는 본 발명의 범위를 벗어나지 않고 고안될 수 있다.

Claims (18)

  1. 스탠바이상태와 액티브상태를 갖는 P 채널 MOS 트랜지스터트(101)와, 스탠바이상태와 액티브상태를 갖는 N 채널 트랜지스터(103)와, 상기 P 채널 MOS 트랜지스터가 스탠바이상태인 경우, 상기 P 채널 MOS 트랜지스터의 기판에 상기 P 채널 MOS 트랜지스터의 소스전극의 전위이상의 제1의 전의(Vcc)를 공급하는 제1의 전위공급수단(111)과, 상기 P 채널 MOS 트랜지스터가 액티브상태인 경우, 상기 P 채널 MOS 트랜지스터의 기판에 상기 P 채널 MOS 트랜지스터의 소스 전극의 정위보다 낮고, 상기 P 채널 MOS 트랜지스터의 기판-소스사이의 전압이 절대치가 비트인포텐셜보다 적은 제2의 전위(Veq1)를 공급하는 제2의 전위공급수단(112)과, 상기 N 채널 MOS 트랜지스터가 스탠바이상태인 경우, 상기 N 채널 MOS 트랜지스터의 가판에 상기 N 채널 MOS 트랜지스터의 소스전극의 전위이하의 제3의 전위(Vss)를 공급하는 제3의 전위공급수단(113)과, 상기 N 채널 트랜지스터가 액티브상태인 경우, 상기 N 채널 MOS 트랜지스터의 기판에 상기 N 채널 MOS 트랜지스터의 소스 전극의 전위보다 높고, 상기 N 채널 MOS트랜지스터의 기판-소스사의 전압의 절대치가 빌트인포텐셜보다 작은 제4의 전위(Veq2)를 공급하는 제4의 전위공급수단(114)을 포함하는 반도체장치.
  2. 스탠바이상태와 액티브상태를 가는 P 채널 MOS트랜지스터(101a)와, 스탠바이상태와 액티브상태를 갖는 N 채널 MOS트랜지스터(103a)와, 상기 P 채널 MOS 트랜지스터가 스탠바이상태인 경우, 상기 P 채널 MOS트랜지스터의 기판에 상기 P 채널 트랜지스터의 소스전극의 전위이상의 제1의 전위(Vcc)를 공급하는 제1의 전위공급수단(640)과, 상기 N 채널 MOS트랜지스터가 스탠바이상태인 경우, 상기 N 채널 MOS 트랜지스터의 기판에 상기 N 채널 MOS 트랜지스터의 소스 전극의 전위이하의 제2의 전위(Vss)를 공급하는 제2의 전위공급수단(641)과, 상기 P 채널 MOS 트랜지스터 및 상기 N 채널 MOS 트랜지스터가 액티브상태의 경우, 상기 P 채널 MOS 트랜지스터의 기판과 상기 N 채널 MOS 트랜지스터의 기판을 단락하는 단락수단(642)을 포함하는 반도체장치.
  3. 제2항에 있어서, 상기 단락수단이 상기 P 채널 MOS 트랜지스터의 기판과 상기 N 채널 MOS 트랜지스터의 기판을 단락할 때, 제1의 전위와 제2의 전위와의 중간의 전위를 공급하는 중간전위공급수단을 더 포함하는 반도체장치.
  4. 제2항에 있어서, 상기 P 채널 MOS 트랜지스터의 기판의 기생용량과 상기 N 채널 MOS 트랜지스터의 기판의 기생용량이 같게 되도록 조정하는 기생용량조정수단(850, 951, 952)을 더 포함하는 반도체장치.
  5. 제4항에 있어서, 상기 기생용량조정수단은 상기 P 챈널 MOS 트랜지스터와 상기 N 채널 MOS 트랜지스터중의 하나의 기판에 접속된 커패시터(951, 952)를 구비한 반도체장치.
  6. 제4항에 있어서, 상기 기생용량조정수단은 항상 불활성상태이고, 상기 P 채널 MOS 트랜지스터와 상기 N 채널 MOS 트랜지스터중의 하나에 병렬로 접속된 더미트랜지스터(850)를 구비한 반도체장치.
  7. 스탠바이상태와 액티브상태를 갖는 P 채널 MOS 트랜지스터(101a)와, 스탠바이상태와 액티브상태를 갖는 N 채널 MOS 트랜지스터(103a)와, 상기 P 채널 MOS 트랜지스터가 스탠바이상태인 경우, 상기 P 채널 MOS 트랜지스터의 기판에 상기 P 채널 MOS 트랜지스터의 소스 전극의 전위이상의 제1의 전위(Vcc)를 공급하는 제1의 전위공급수단(640)과, 상기 N 채널 MOS 트랜지스터가 스탠바이상태인 경우, 상기 N 채널 MOS 트랜지스터의 기판에 상기 N 채널 MOS 트랜지스터의 소스전극의 전위이하의 제2의 전위(Vss)를 공급하는 제2의 전위공급수단(641)과, 상기 P 채널 MOS 트랜지스터의 상기 N 채널 MOS 트랜지스터가 액티브상태인 경우, 상기 P 채널 MOS 트랜지스터의 기판과 상기 N 채널 MOS 트랜지스터의 기판에 상기 제1의 전위와 상기 제2의 전위와의 중간의 전위를 공급하는 중간전위공급수단(1043, 1044)을 포함하는 반도체장치.
  8. 제1의 P형 웰(2001)과, 상기 제1의 P형 웰상에 형성된 제1의 N 채널 MOS트랜지스터(103a)와 제1의 N형 웰(2000)와, 상기 제1의 N형 웰상에 형성된 제1의 P 채널 MOS트랜지스터(101a)와, 제2의 P형 웰(2003)과, 상기 제2의 P형 웰상에 형성된 제2의 N 채널 MOS트랜지스터(103b)와, 제2의 N형 웰(2002)과, 상기 제2의 N형 웰상에 형성된 제2의 P형 트랜지스터(103a)와 상기 스탠바이상태에서, 상기 제1 및 제2의 P형 웰을 접지전위의 레벨로, 상기 제1 및 제2의 N형 웰을 전원전위의 레벨로 프리챠지하는 프리챠지수단(2005-2008)과, 상기 액티브상태에서, 상기 제1 및 제2의 P형 웰과 상기 제1 및 제2의 N형 웰를 단락하는 제1의 단락수단(2010, 2011)과, 상기 프리챠지수단에 의해 프리챠지한 후, 상기 제1의 단락수단에 의해 단락하기 전의 상기 제1의 P형 웰과 상기 제1의 N형 웰을 단락하는 제2의 단락수단(2009)를 구비하는 스탠바이상태와 액티브상태를 가지는 반도체장치.
  9. 입력신호에 응답하여 온/오프가 되는 P 채널 MOS 트랜지스터(1101p)와, 입력신호에 응답하여 온/오프가 되는 N 채널 MOS 트랜지스터(1101n)와, 상기 P 채널 MOS 트랜지스터 오프인 경우, 상기 P 채널 MOS 트지랜스터의 기관에 상기 P 채널 MOS 트랜지스터외 소스전극의 전위 이상이 제1의 전위(Vcc)를 공급한는 제1의 전위공급수단(1180)과, 상기 P 채널 MOS 트랜지스터가 온인 경우, 상기 P 채널 MOS 트랜지스터의 기판에 상기 P 채널 MOS 트랜지스터의 소스전극의 전위보다 낮은 제2의 전위(Vcc/2)를 공급하는 제2의 전위공급수단(1043, 1044, 1170)과, 상기 N 채널 MOS 트랜지스터가 오프인 경우, 상기 N 채널 MOS 트랜지스터의 기판에 상기 N 채널 MOS 트랜지스터의 소스전극의 전위이하의 제3의 전위(Vss)를 공급하는 제3의 전위공급수단(1183)과, 상기 N 채널 MOS 트랜지스터가 온인 경우, 상기 N 채널 MOS 트랜지스터의 기판에 상기 N 채널 MOS 트랜지스터의 소스전극의 전위보다 큰 제4의 전위(Vcc/2)를 공급하는 제4의 전위공급수단(1043, 1044, 1171)을 포함하는 반도체장치.
  10. 입력신호에 응답하여 온/오프가 되는 제1의 P 채널 MOS 트랜지스터(1101)와, 입력신호에 응답하여 온/오프가 되는 제2의 P 채널 MOS 트랜지스터(1103p)와, 입력신호에 응답하여 온/오프가 되는 제1의 N 채널 MOS 트랜지스터(1101n)와, 입력신호에 응답하여 온/오프가 되는 제2의 N 채널 MOS 트랜지스터(1103n)와, 상기 제1의 P 채널 MOS 트랜지스터가 오프인 경우, 상기 제1의 P 채널 MOS 트랜지스터의 기판에 상기 제1의 P 채널 MOS 트랜지스터의 소스전극의 전위이상의 제1의 전위(Vcc)를 공급하는 제1의 전위공급수단(1180)과, 상기 제2의 P 채널 MOS 트랜지스터가 오프인 경우, 상기 제2의 P 채널 MOS 트랜지스터의 기판에 상기 제2의 P 채널 MOS 트랜지스터의 소스전극의 전위이상의 제2의 전위(Vcc)를 공급하는 제2의 전위공급수단(1181)과, 상기 제1의 N 채널 MOS 트랜지스터가 오프인 경우, 상기 제1의 N 채널 MOS 트랜지스터의 기판에 상기 제1의 N 채널 MOS 트랜지스터의 소스전극의 전위이하의 제3의 전위(Vss)를 공급하는 제3의 전위공급수단(1183)과, 상기 제2의 N 채널 MOS 트랜지스터가 오프인 경우, 상기 제2의 N 채널 MOS 트랜지스터의 기판에 상기 제2의 N 채널 MOS 트랜지스터의 소스전극의 전위이하의 제4의 전위를 공급하는 제4의 전위공급수단(1182)과, 상기 제2의 P 채널 MOS 트랜지스터와 상기 제1의 N 채널 MOS 트랜지스터가 온인 경우, 상기 제2의 P 채널 MOS 트랜지스터의 기판과 상기 제1의 N 채널 MOS 트랜지스터의 기판을 단락하는 제1의 단락 수단(1171)과, 상기 제1의 P 채널 MOS 트랜지스터와 상기 제2의 N 채널 MOS 트랜지스터가 온인 경우, 상기 제1의 P 채널 MOS 트랜지스터의 기판과 상기 제2의 N 채널 MOS 트랜지스터의 기판을 단락하는 제2의 단락수단(1170)을 포함하는 반도체장치.
  11. 제10항에 있어서, 상기 제1의 단락수단에 의해 단락할 때에, 상기 제2의 P 채널 MOS 트랜지스터의 기판과 상기 제1의 N 채널 MOS 트랜지스터의 기판에 상기 제2의 전위와 상기 제3의 전위와의 사이의 중간의 전위를 공급하는 제1의 중간전위공급수단(1043, 1044)과, 상기 제9의 단락수단에 의해 단락할 때에, 상기 제1의 전위와 상기 제4의 전위사이의 중간의 전위를 공급하는 제2의 중간전위공급수단(1043, 1044)를 더 구비한 반도체장치.
  12. 제10항에 있어서, 상기 제1의 P 채널 MOS 트렌지스터의 기판의 기생용량과 상기 제2의 N 채널 MOS 트랜지스터의 기판의 기생용량이 같게 되도륵 조절하는 제1의 기생용량조절수단(915a, 952a)과, 상기 제2의 P 채널 MOS 트랜지스터의 기판의 기생용량과 상기 제1의 N 채널 MOS트랜지스터의 기판의 기생용량이 같게 되도록 조절하는 제2의 기생용량조절수단(951b, 952b)을 더 구비하는 반도체장치.
  13. 제1항에 있어서, 상기 P 및 N 채널 MOS 트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체장치.
  14. 제2항에 있어서, 상기 P 및 N채널 MOS 트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체장치.
  15. 제7항에 있어서, 상기 P 및 N 채널 MOS 트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체 장치.
  16. 제8항에 있어서, 상기 제1의 P 및 N 채널 MOS 트랜지스터와 상기 제2의 P 및 N 채널 MOS 트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체 장치.
  17. 제9항에 있어서, 상기 P 및 N 채널 MOS트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체장치.
  18. 제10항에 있어서, 상기 제1의 P 및 N 채널 MOS 트랜지스터와 상기 제2의 P 및 N 채널 MOS 트랜지스터가 형성되어 있는 SOI기판(503, 504)을 더 구비하는 반도체 장치.
KR1019960021902A 1995-06-16 1996-06-17 개량된 cmos형 반도체장치 KR100220899B1 (ko)

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