JP3187019B2 - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は複数のＮチャネル型
ＭＯＳＦＥＴと複数のＰチャネル型ＭＯＳＦＥＴとを集
積して構成される半導体集積回路に関し、特に、複数の
各チャネル型ＭＯＳＦＥＴそれぞれにおいて、少なくと
もしきい値電圧が異なるＭＯＳＦＥＴが含まれる半導体
集積回路及びその試験方法に関する。
ＭＯＳＦＥＴと複数のＰチャネル型ＭＯＳＦＥＴとを集
積して構成される半導体集積回路に関し、特に、複数の
各チャネル型ＭＯＳＦＥＴそれぞれにおいて、少なくと
もしきい値電圧が異なるＭＯＳＦＥＴが含まれる半導体
集積回路及びその試験方法に関する。
【０００２】
【従来の技術】近年、ＰＨＳ（パーソナル・ハンディホ
ン・システム）やＰＤＡ（携帯情報端末）等に代表され
る携帯情報機器が普及している。この携帯情報機器の構
成部品の１つとして半導体集積回路（以下、ＩＣと称す
る）がある。このようなＩＣにおいては、処理速度性能
を低下することなく、消費電力を低減することが強く要
求されている。
ン・システム）やＰＤＡ（携帯情報端末）等に代表され
る携帯情報機器が普及している。この携帯情報機器の構
成部品の１つとして半導体集積回路（以下、ＩＣと称す
る）がある。このようなＩＣにおいては、処理速度性能
を低下することなく、消費電力を低減することが強く要
求されている。
【０００３】ＣＭＯＳ技術を使用したＩＣは、バイポー
ラ技術やＥＤＭＯＳ技術を使用したＩＣに比べて、低消
費電力であることが知られている。しかしながら、近年
においては、ＩＣにおける動作周波数の高周波数化に伴
って、ＣＭＯＳ技術を使用したＩＣにおいてもその消費
電力の大きさが問題となってきている。
ラ技術やＥＤＭＯＳ技術を使用したＩＣに比べて、低消
費電力であることが知られている。しかしながら、近年
においては、ＩＣにおける動作周波数の高周波数化に伴
って、ＣＭＯＳ技術を使用したＩＣにおいてもその消費
電力の大きさが問題となってきている。
【０００４】ＣＭＯＳ技術を用いたＩＣにおけるＣＭＯ
Ｓ論理ゲート回路の消費電力は、一般に次式で近似され
ている。 Ｐ∝Ｋ・Ｃ・Ｖｄｄ2・ｆ＋Ｉleak・Ｖｄｄ ・・・・（１） ここで、（１）式において、Ｋはスイッチング確率、Ｃ
はＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電
源電圧、ｆは動作周波数、Ｉleakはサブスレッショルド
リーク電流である。サブスレッショルドリーク電流につ
いては後述する。なお、（１）式中の”・”は乗算子で
あり、後述の式においても同様である。
Ｓ論理ゲート回路の消費電力は、一般に次式で近似され
ている。 Ｐ∝Ｋ・Ｃ・Ｖｄｄ2・ｆ＋Ｉleak・Ｖｄｄ ・・・・（１） ここで、（１）式において、Ｋはスイッチング確率、Ｃ
はＣＭＯＳ論理ゲート回路の出力負荷容量、Ｖｄｄは電
源電圧、ｆは動作周波数、Ｉleakはサブスレッショルド
リーク電流である。サブスレッショルドリーク電流につ
いては後述する。なお、（１）式中の”・”は乗算子で
あり、後述の式においても同様である。
【０００５】ＩＣが動作モード時（例えば、所定の周波
数のクロック信号がＣＭＯＳ論理ゲート回路に供給され
て、ＣＭＯＳ論理ゲート回路が動作状態の時）は、
（１）式の第１項が支配的となり、消費電力は電源電圧
Ｖｄｄの２乗に比例する。また、ＩＣが待機モード時
（クロック信号のＣＭＯＳ論理ゲート回路への供給が禁
止されて、ＣＭＯＳ論理ゲート回路の動作が停止した状
態の時）は、動作周波数ｆがゼロとなるため、（１）式
の第２項が支配的となる。（１）式から分かるように、
電源電圧Ｖｄｄを低下することにより、特に、動作モー
ド時の消費電力を大幅に低減できる。このため、携帯情
報機器に使用されるＩＣに対しては、低電源電圧にて動
作することの要求が高まっている。
数のクロック信号がＣＭＯＳ論理ゲート回路に供給され
て、ＣＭＯＳ論理ゲート回路が動作状態の時）は、
（１）式の第１項が支配的となり、消費電力は電源電圧
Ｖｄｄの２乗に比例する。また、ＩＣが待機モード時
（クロック信号のＣＭＯＳ論理ゲート回路への供給が禁
止されて、ＣＭＯＳ論理ゲート回路の動作が停止した状
態の時）は、動作周波数ｆがゼロとなるため、（１）式
の第２項が支配的となる。（１）式から分かるように、
電源電圧Ｖｄｄを低下することにより、特に、動作モー
ド時の消費電力を大幅に低減できる。このため、携帯情
報機器に使用されるＩＣに対しては、低電源電圧にて動
作することの要求が高まっている。
【０００６】上述のように、電源電圧Ｖｄｄを低下させ
ることで、ＩＣにおける消費電力が低減できる。しかし
ながら、電源電圧Ｖｄｄを低下させると、ＩＣを構成す
るＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは増
大することとなる。ＣＭＯＳ論理ゲート回路のゲート遅
延時間ｔｐｄは、一般に次式で近似される。 ｔｐｄ＝Ｃ・Ｖｄｄ／（ＶｄｄーＶｔ）α ・・・・（２ ） ここで、（２）式において、ＣはＣＭＯＳ論理ゲート回
路の出力負荷容量、Ｖｄｄは電源電圧、Ｖｔはスイッチ
ングするＭＯＳＦＥＴのしきい値電圧、αはデバイス世
代に応じて決まる係数で１≦α≦２である。
ることで、ＩＣにおける消費電力が低減できる。しかし
ながら、電源電圧Ｖｄｄを低下させると、ＩＣを構成す
るＣＭＯＳ論理ゲート回路のゲート遅延時間ｔｐｄは増
大することとなる。ＣＭＯＳ論理ゲート回路のゲート遅
延時間ｔｐｄは、一般に次式で近似される。 ｔｐｄ＝Ｃ・Ｖｄｄ／（ＶｄｄーＶｔ）α ・・・・（２ ） ここで、（２）式において、ＣはＣＭＯＳ論理ゲート回
路の出力負荷容量、Ｖｄｄは電源電圧、Ｖｔはスイッチ
ングするＭＯＳＦＥＴのしきい値電圧、αはデバイス世
代に応じて決まる係数で１≦α≦２である。
【０００７】（２）式から明らかなように、電源電圧Ｖ
ｄｄを低下すると、ゲート遅延時間ｔｐｄが徐々に増加
することが分かる。特に、電源電圧ＶｄｄがＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔ近くまで低下したとすると、
（２）式の右辺の分母が小さい数値となるため、ゲート
遅延時間ｔｐｄが著しく増加することが分かる。このこ
とから、ゲート遅延時間ｔｐｄを増加することなく電源
電圧をＶｄｄを低くするためには、電源電圧Ｖｄｄの低
下に合わせてＭＯＳＦＥＴのしきい値電圧Ｖｔを低下す
る必要がある。
ｄｄを低下すると、ゲート遅延時間ｔｐｄが徐々に増加
することが分かる。特に、電源電圧ＶｄｄがＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔ近くまで低下したとすると、
（２）式の右辺の分母が小さい数値となるため、ゲート
遅延時間ｔｐｄが著しく増加することが分かる。このこ
とから、ゲート遅延時間ｔｐｄを増加することなく電源
電圧をＶｄｄを低くするためには、電源電圧Ｖｄｄの低
下に合わせてＭＯＳＦＥＴのしきい値電圧Ｖｔを低下す
る必要がある。
【０００８】一方、ＣＭＯＳ論理ゲート回路の待機モー
ド時の消費電力（以下、スタンバイ消費電力と称する）
は、（１）式の第２項に示されるように、ＭＯＳＦＥＴ
のゲートーソース間電圧が０Ｖの状態でのリーク電流
（一般に、サブスレッショルドリーク電流と称される）
Ｉleakによってほぼ決定される。サブスレッショルドリ
ーク電流Ｉleakは一般に次式で近似される。 Ｉleak∝ｅｘｐ（ーＶｔ（Ｓ／Ｉｎ１０）） ・・・・（３） ここで、（３）式において、ＶｔはＭＯＳＦＥＴのしき
い値電圧、Ｓはサブスレッショルド係数と呼ばれるＭＯ
ＳＦＥＴの特性を示す数値の一つであり、具体的には、
ＭＯＳＦＥＴのゲートーソース間電圧がしきい値電圧Ｖ
ｔ以下の領域での電流ー電圧特性を表す値である。一般
に、サブミクロンオーダーのＭＯＳＦＥＴにおいては、
８０〜９０ｍＶ／ｄｅｃａｄｅ程度の数値となる。
ド時の消費電力（以下、スタンバイ消費電力と称する）
は、（１）式の第２項に示されるように、ＭＯＳＦＥＴ
のゲートーソース間電圧が０Ｖの状態でのリーク電流
（一般に、サブスレッショルドリーク電流と称される）
Ｉleakによってほぼ決定される。サブスレッショルドリ
ーク電流Ｉleakは一般に次式で近似される。 Ｉleak∝ｅｘｐ（ーＶｔ（Ｓ／Ｉｎ１０）） ・・・・（３） ここで、（３）式において、ＶｔはＭＯＳＦＥＴのしき
い値電圧、Ｓはサブスレッショルド係数と呼ばれるＭＯ
ＳＦＥＴの特性を示す数値の一つであり、具体的には、
ＭＯＳＦＥＴのゲートーソース間電圧がしきい値電圧Ｖ
ｔ以下の領域での電流ー電圧特性を表す値である。一般
に、サブミクロンオーダーのＭＯＳＦＥＴにおいては、
８０〜９０ｍＶ／ｄｅｃａｄｅ程度の数値となる。
【０００９】（３）式から明らかなように、しきい値電
圧Ｖｔを低く設定すると、サブスレッショルドリーク電
流Ｉleakが指数的に増加することを示している。例え
ば、ＣＭＯＳ論理ゲート回路を有するＩＣを構成するＭ
ＯＳＦＥＴのしきい値電圧を０．３Ｖ下げた場合、その
ＩＣの待機モード時のサブスレッショルドリーク電流Ｉ
le akは３桁から４桁も増加してしまうこととなる。
圧Ｖｔを低く設定すると、サブスレッショルドリーク電
流Ｉleakが指数的に増加することを示している。例え
ば、ＣＭＯＳ論理ゲート回路を有するＩＣを構成するＭ
ＯＳＦＥＴのしきい値電圧を０．３Ｖ下げた場合、その
ＩＣの待機モード時のサブスレッショルドリーク電流Ｉ
le akは３桁から４桁も増加してしまうこととなる。
【００１０】以上のように、しきい値電圧Ｖｔを変化さ
せた場合のサブスレッショルドリーク電流Ｉleakとゲー
ト遅延時間ｔｐｄとはトレードオフの関係にある。一般
的には、ＣＭＯＳ論理ゲート回路を有するＩＣにおいて
は、製品仕様などで許容されるスタンバイ消費電力を満
足しつつ、必要なゲート遅延時間ｔｐｄが得られるよう
に、しきい値Ｖｔが設定されている。しかしながら、近
年の電源電圧Ｖｄｄの低電圧化要求に対しては、満足で
きるサブスレッショルドリーク電流Ｉleakとゲート遅延
時間ｔｐｄとを両立させることが極めて困難になってき
ている。
せた場合のサブスレッショルドリーク電流Ｉleakとゲー
ト遅延時間ｔｐｄとはトレードオフの関係にある。一般
的には、ＣＭＯＳ論理ゲート回路を有するＩＣにおいて
は、製品仕様などで許容されるスタンバイ消費電力を満
足しつつ、必要なゲート遅延時間ｔｐｄが得られるよう
に、しきい値Ｖｔが設定されている。しかしながら、近
年の電源電圧Ｖｄｄの低電圧化要求に対しては、満足で
きるサブスレッショルドリーク電流Ｉleakとゲート遅延
時間ｔｐｄとを両立させることが極めて困難になってき
ている。
【００１１】ＣＭＯＳ技術において、動作速度特性（例
えば、ゲート遅延時間ｔｐｄ）を低下させることなくス
タンバイ消費電力を低減できる技術として、次の文献に
開示されるものがある。 文献名：”1-V Power Supply High-Speed Digital Circ
uit Technology withMultithreshold-Voltage CMOS.”I
EEE Journal of Solid-State Circuits 30[8], pp。847-
854, 1995
えば、ゲート遅延時間ｔｐｄ）を低下させることなくス
タンバイ消費電力を低減できる技術として、次の文献に
開示されるものがある。 文献名：”1-V Power Supply High-Speed Digital Circ
uit Technology withMultithreshold-Voltage CMOS.”I
EEE Journal of Solid-State Circuits 30[8], pp。847-
854, 1995
【００１２】上記文献に開示の技術はMulti-Threshold
Voltage ＣＭＯＳ（以下、ＭＴＣＭＯＳと称する）技術
と呼ばれている。上記文献に開示のＭＴＣＭＯＳ技術に
ついて、以下に簡単に説明する。
Voltage ＣＭＯＳ（以下、ＭＴＣＭＯＳと称する）技術
と呼ばれている。上記文献に開示のＭＴＣＭＯＳ技術に
ついて、以下に簡単に説明する。
【００１３】ＭＴＣＭＯＳ技術を使用したＩＣにおいて
は、論理ゲート回路には高電位側疑似電源電圧線と低電
位側疑似電源電圧線とから電源電圧が供給されるもので
ある。論理ゲート回路は、低いしきい値電圧を有するＰ
チャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴ
にて構成されている。高電位側疑似電源電圧線は、論理
ゲート回路を構成するＰチャネル型ＭＯＳＦＥＴのしき
い値電圧より高いしきい値電圧を有するＰチャネル型Ｍ
ＯＳＦＥＴからなるスイッチを介して高電位側電源電圧
が供給される。低電位側疑似電源電圧線は、論理ゲート
回路を構成するＮチャネル型ＭＯＳＦＥＴのしきい値電
圧より高いしきい値電圧を有するＮチャネル型ＭＯＳＦ
ＥＴからなるスイッチを介して低電位側電源電圧が供給
される。
は、論理ゲート回路には高電位側疑似電源電圧線と低電
位側疑似電源電圧線とから電源電圧が供給されるもので
ある。論理ゲート回路は、低いしきい値電圧を有するＰ
チャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴ
にて構成されている。高電位側疑似電源電圧線は、論理
ゲート回路を構成するＰチャネル型ＭＯＳＦＥＴのしき
い値電圧より高いしきい値電圧を有するＰチャネル型Ｍ
ＯＳＦＥＴからなるスイッチを介して高電位側電源電圧
が供給される。低電位側疑似電源電圧線は、論理ゲート
回路を構成するＮチャネル型ＭＯＳＦＥＴのしきい値電
圧より高いしきい値電圧を有するＮチャネル型ＭＯＳＦ
ＥＴからなるスイッチを介して低電位側電源電圧が供給
される。
【００１４】このＩＣを構成するＮチャネル型ＭＯＳＦ
ＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるスイッチ
を、ドレイン、ソース、ゲート、サブストレートの端子
を有する４端子素子として見た時、これらＮチャネル型
ＭＯＳＦＥＴのサブストレート端子はＰウェル層、もし
くはＰ型半導体基板（Ｐ型半導体基板を使用した場合）
を介して低電位側電源電圧が供給される。また、このＩ
Ｃを構成するＰチャネル型ＭＯＳＦＥＴ及びＰチャネル
型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソー
ス、ゲート、サブストレートの端子を有する４端子素子
として見た時、これらＰチャネル型ＭＯＳＦＥＴのサブ
ストレート端子はＮウェル層、もしくはＮ型半導体基板
（Ｎ型半導体基板を使用した場合）を介して高電位側電
源電圧が供給される。
ＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるスイッチ
を、ドレイン、ソース、ゲート、サブストレートの端子
を有する４端子素子として見た時、これらＮチャネル型
ＭＯＳＦＥＴのサブストレート端子はＰウェル層、もし
くはＰ型半導体基板（Ｐ型半導体基板を使用した場合）
を介して低電位側電源電圧が供給される。また、このＩ
Ｃを構成するＰチャネル型ＭＯＳＦＥＴ及びＰチャネル
型ＭＯＳＦＥＴからなるスイッチを、ドレイン、ソー
ス、ゲート、サブストレートの端子を有する４端子素子
として見た時、これらＰチャネル型ＭＯＳＦＥＴのサブ
ストレート端子はＮウェル層、もしくはＮ型半導体基板
（Ｎ型半導体基板を使用した場合）を介して高電位側電
源電圧が供給される。
【００１５】このように構成されたＭＴＣＭＯＳ技術を
使用したＩＣは、動作モード時には、上述したスイッチ
としてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型Ｍ
ＯＳＦＥＴとを導通状態とする。このため、高電位側疑
似電源電圧線は、スイッチとしてのＰチャネル型ＭＯＳ
ＦＥＴを介して供給される高電位側電源電圧により、高
電位側電源電圧とほぼ同等の電位となる。同様に、低電
位側疑似電源電圧線は、スイッチとしてのＮチャネル型
ＭＯＳＦＥＴを介して供給される低電位側電源電圧によ
り、低電位側電源電圧とほぼ同等の電位となる。このた
め、論理ゲート回路にはそれぞれ高電位側電源電圧及び
低電位側電源電圧が供給されるため、論理ゲート回路は
所望の論理動作が可能となる。
使用したＩＣは、動作モード時には、上述したスイッチ
としてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型Ｍ
ＯＳＦＥＴとを導通状態とする。このため、高電位側疑
似電源電圧線は、スイッチとしてのＰチャネル型ＭＯＳ
ＦＥＴを介して供給される高電位側電源電圧により、高
電位側電源電圧とほぼ同等の電位となる。同様に、低電
位側疑似電源電圧線は、スイッチとしてのＮチャネル型
ＭＯＳＦＥＴを介して供給される低電位側電源電圧によ
り、低電位側電源電圧とほぼ同等の電位となる。このた
め、論理ゲート回路にはそれぞれ高電位側電源電圧及び
低電位側電源電圧が供給されるため、論理ゲート回路は
所望の論理動作が可能となる。
【００１６】ここで、論理ゲート回路を構成するＮチャ
ネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのし
きい値電圧は低くしているため、高いしきい値電圧のＮ
チャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ
を使用した場合に比べて、ゲート遅延時間ｔｐｄを増加
することなく、電源電圧Ｖｄｄを低くして動作すること
が可能となる。すなわち、論理ゲート回路に高いしきい
値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型Ｍ
ＯＳＦＥＴを使用した場合と同等の速度性能を維持した
まま、動作モード時の消費電力の低減が可能となる。
ネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのし
きい値電圧は低くしているため、高いしきい値電圧のＮ
チャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ
を使用した場合に比べて、ゲート遅延時間ｔｐｄを増加
することなく、電源電圧Ｖｄｄを低くして動作すること
が可能となる。すなわち、論理ゲート回路に高いしきい
値電圧のＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型Ｍ
ＯＳＦＥＴを使用した場合と同等の速度性能を維持した
まま、動作モード時の消費電力の低減が可能となる。
【００１７】また、待機モード時には、上述したスイッ
チとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型
ＭＯＳＦＥＴとを非導通状態とする。このため、高電位
側疑似電源電圧から低電位側電源電圧に流れるサブスレ
ッショルドリーク電流Ｉleakは、上述したスイッチを構
成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯ
ＳＦＥＴの非導通状態でのサブスレッショルド電流特性
で決まることとなる。上述したように、スイッチを構成
するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳ
ＦＥＴはしきい値電圧を高くしているので、サブスレッ
ショルドリーク電流Ｉleakを小さい値とすることができ
る。つまり、論理ゲート回路を低いしきい値電圧のＭＯ
ＳＦＥＴで構成しているにも係らず、サブスレッショル
ドリーク電流Ｉleakは論理ゲート回路を高いしきい値電
圧のＭＯＳＦＥＴで構成した場合と同等にすることがで
きる。
チとしてのＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型
ＭＯＳＦＥＴとを非導通状態とする。このため、高電位
側疑似電源電圧から低電位側電源電圧に流れるサブスレ
ッショルドリーク電流Ｉleakは、上述したスイッチを構
成するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯ
ＳＦＥＴの非導通状態でのサブスレッショルド電流特性
で決まることとなる。上述したように、スイッチを構成
するＮチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳ
ＦＥＴはしきい値電圧を高くしているので、サブスレッ
ショルドリーク電流Ｉleakを小さい値とすることができ
る。つまり、論理ゲート回路を低いしきい値電圧のＭＯ
ＳＦＥＴで構成しているにも係らず、サブスレッショル
ドリーク電流Ｉleakは論理ゲート回路を高いしきい値電
圧のＭＯＳＦＥＴで構成した場合と同等にすることがで
きる。
【００１８】以上のように、ＭＴＣＭＯＳ技術を使用し
たＩＣにおいては、電源電圧Ｖｄｄを低下させて動作モ
ード時の消費電力を低減し、論理ゲート回路のゲート遅
延時間ｔｐｄを増加することなく遅延性能を保つこと、
及び待機モード時のサブスレッショルドリーク電流によ
るスタンバイ消費電力を低減することが可能となる。
たＩＣにおいては、電源電圧Ｖｄｄを低下させて動作モ
ード時の消費電力を低減し、論理ゲート回路のゲート遅
延時間ｔｐｄを増加することなく遅延性能を保つこと、
及び待機モード時のサブスレッショルドリーク電流によ
るスタンバイ消費電力を低減することが可能となる。
【００１９】
【発明が解決しようとする課題】上述のように、ＭＴＣ
ＭＯＳ技術を使用したＩＣは、優れた特性が得られるも
のの、そのテスト時においては懸念される問題がある。
これは、特に、大規模論理ＩＣの不良検出率を向上する
ために、近年における製品の量産出荷テスト時に導入さ
れているＩＤＤＱテストが適用できないことである。
ＭＯＳ技術を使用したＩＣは、優れた特性が得られるも
のの、そのテスト時においては懸念される問題がある。
これは、特に、大規模論理ＩＣの不良検出率を向上する
ために、近年における製品の量産出荷テスト時に導入さ
れているＩＤＤＱテストが適用できないことである。
【００２０】ＩＤＤＱテストとは、高いしきい値電圧の
ＭＯＳＦＥＴを使用して構成された論理ゲート回路にお
いて、良品においては、論理ゲート回路を構成するＭＯ
ＳＦＥＴがスイッチング動作をしていない状態では、電
源電流（高電位側電源電圧から低電位側電源電圧へ流れ
る電流）ＩＤＤは、各ＭＯＳＦＥＴのサブスレッショル
ドリーク電流で決まる非常に小さいリーク電流（例え
ば、ＩＣ全体で数ｎＡ〜数十μＡ）しか流れない、とい
う特徴を利用したものである。
ＭＯＳＦＥＴを使用して構成された論理ゲート回路にお
いて、良品においては、論理ゲート回路を構成するＭＯ
ＳＦＥＴがスイッチング動作をしていない状態では、電
源電流（高電位側電源電圧から低電位側電源電圧へ流れ
る電流）ＩＤＤは、各ＭＯＳＦＥＴのサブスレッショル
ドリーク電流で決まる非常に小さいリーク電流（例え
ば、ＩＣ全体で数ｎＡ〜数十μＡ）しか流れない、とい
う特徴を利用したものである。
【００２１】すなわち、ＩＣ内部の各論理ゲート回路の
出力電圧を高電圧レベルあるいは低電圧レベルに設定し
た何パターンかでの安定状態で電源電流ＩＤＤの電流値
を測定する。測定した電源電流ＩＤＤの電流値が、予め
予測されるリーク電流の電流値よりも十分に大きな値で
あった場合は、そのＩＣ内部で何らかの異常（配線間の
ショートや配線の断線等）が発生していると判断でき
る。つまり、待機モード時の電源電流ＩＤＤを測定する
ことで、そのＩＣ内部の物理的な不良を検出できるもの
である。
出力電圧を高電圧レベルあるいは低電圧レベルに設定し
た何パターンかでの安定状態で電源電流ＩＤＤの電流値
を測定する。測定した電源電流ＩＤＤの電流値が、予め
予測されるリーク電流の電流値よりも十分に大きな値で
あった場合は、そのＩＣ内部で何らかの異常（配線間の
ショートや配線の断線等）が発生していると判断でき
る。つまり、待機モード時の電源電流ＩＤＤを測定する
ことで、そのＩＣ内部の物理的な不良を検出できるもの
である。
【００２２】一般的な０．２５μｍクラスで１０万ゲー
トを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネ
ル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしき
い値をそれぞれ０．５Ｖ及びー０．５Ｖに設定した場合
のサブスレッショルド電流による電源電流ＩＤＤは１０
０ｎＡ〜１０μＡ程度である。一方、ＩＣ内部に異常、
例えば、配線間のショートがあった場合に流れるショー
ト電流は１００μＡ〜１０ｍＡ程度と桁違いに大きくな
る。このショート電流は電源電流ＩＤＤに重畳されるた
め、電源電流ＩＤＤの電流値を測定することにより、Ｉ
Ｃ内部で異常が発生しているか否かを容易に検出でき
る。
トを集積したＣＭＯＳ技術によるＩＣにおいてＮチャネ
ル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴのしき
い値をそれぞれ０．５Ｖ及びー０．５Ｖに設定した場合
のサブスレッショルド電流による電源電流ＩＤＤは１０
０ｎＡ〜１０μＡ程度である。一方、ＩＣ内部に異常、
例えば、配線間のショートがあった場合に流れるショー
ト電流は１００μＡ〜１０ｍＡ程度と桁違いに大きくな
る。このショート電流は電源電流ＩＤＤに重畳されるた
め、電源電流ＩＤＤの電流値を測定することにより、Ｉ
Ｃ内部で異常が発生しているか否かを容易に検出でき
る。
【００２３】ＩＣ内部の不良検出において、従来のよう
な論理テストパターン列の入力に対するＩＣの論理出力
値を論理期待値と照合する論理機能試験やファンクショ
ン試験に比べて、ＩＤＤＱ試験は不良検出率が高く、テ
スト時間の短縮やテストコストの低減が可能である。特
に、ＩＣ製造プロセスの微細化に伴うＩＣにおける論理
ゲート回路の集積規模の著しい増大を考慮すると、ＩＤ
ＤＱ試験を用いる効果は絶大である。
な論理テストパターン列の入力に対するＩＣの論理出力
値を論理期待値と照合する論理機能試験やファンクショ
ン試験に比べて、ＩＤＤＱ試験は不良検出率が高く、テ
スト時間の短縮やテストコストの低減が可能である。特
に、ＩＣ製造プロセスの微細化に伴うＩＣにおける論理
ゲート回路の集積規模の著しい増大を考慮すると、ＩＤ
ＤＱ試験を用いる効果は絶大である。
【００２４】ここで、上述したＩＤＤＱ試験をＭＴＣＭ
ＯＳ技術を使用したＩＣに適用することができない理由
を説明する。
ＯＳ技術を使用したＩＣに適用することができない理由
を説明する。
【００２５】動作モード時には、スイッチとしてのＰチ
ャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴと
を導通状態として、高電位側疑似電源電圧線及び低電位
側疑似電源電圧線にそれぞれ高電位側電源電圧及び低電
位側電源電圧を供給する。このため、ＩＣ内部の論理ゲ
ート回路は論理動作可能な状態となるので、各論理ゲー
ト回路の出力電圧を高電圧レベルあるいは低電圧レベル
に設定することは可能となる。しかしながら、ＭＴＣＭ
ＯＳ技術を使用したＩＣの論理ゲート回路は、低いしき
い値電圧を有するＭＯＳＦＥＴを用いて構成しているた
め、各ＭＯＳＦＥＴにおけるサブスレッショルドリーク
電流が大きくなってしまう。このため、論理動作をして
いない状態においても、ＩＣ全体での電源電流ＩＤＤは
かなり大きくなってしまうこととなる。
ャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴと
を導通状態として、高電位側疑似電源電圧線及び低電位
側疑似電源電圧線にそれぞれ高電位側電源電圧及び低電
位側電源電圧を供給する。このため、ＩＣ内部の論理ゲ
ート回路は論理動作可能な状態となるので、各論理ゲー
ト回路の出力電圧を高電圧レベルあるいは低電圧レベル
に設定することは可能となる。しかしながら、ＭＴＣＭ
ＯＳ技術を使用したＩＣの論理ゲート回路は、低いしき
い値電圧を有するＭＯＳＦＥＴを用いて構成しているた
め、各ＭＯＳＦＥＴにおけるサブスレッショルドリーク
電流が大きくなってしまう。このため、論理動作をして
いない状態においても、ＩＣ全体での電源電流ＩＤＤは
かなり大きくなってしまうこととなる。
【００２６】例えば、一般的な０．２５μｍクラスで１
０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいて
Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥ
Ｔのしきい値をそれぞれ０．２Ｖ及びー０．２Ｖに設定
した場合のサブスレッショルド電流による電源電流ＩＤ
Ｄは１００μＡ〜１０ｍＡ程度となる。このため、仮に
一部の論理ゲート回路に配線間のショート等の不良があ
り、これによるショートリーク電流が１００μＡ〜１０
ｍＡ程度であって、このショート電流が電源電流ＩＤＤ
に重畳されていたとしても、サブスレッショルドリーク
電流による電源電流にショート電流が隠れてしまう。こ
のため、電源電流ＩＤＤを測定することで不良検出する
ことが、極めて困難あるいは不可能となってしまう。
０万ゲートを集積したＣＭＯＳ技術によるＩＣにおいて
Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥ
Ｔのしきい値をそれぞれ０．２Ｖ及びー０．２Ｖに設定
した場合のサブスレッショルド電流による電源電流ＩＤ
Ｄは１００μＡ〜１０ｍＡ程度となる。このため、仮に
一部の論理ゲート回路に配線間のショート等の不良があ
り、これによるショートリーク電流が１００μＡ〜１０
ｍＡ程度であって、このショート電流が電源電流ＩＤＤ
に重畳されていたとしても、サブスレッショルドリーク
電流による電源電流にショート電流が隠れてしまう。こ
のため、電源電流ＩＤＤを測定することで不良検出する
ことが、極めて困難あるいは不可能となってしまう。
【００２７】また、待機モード時においては、スイッチ
としてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型Ｍ
ＯＳＦＥＴとを非導通状態としてしまう。このため、Ｉ
Ｃ内部の論理ゲート回路には高電位側電源電圧及び低電
位側電源電圧が供給されないため、論理ゲート回路に不
良があったとしても、電源電流ＩＤＤからは検出するこ
とができない。
としてのＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型Ｍ
ＯＳＦＥＴとを非導通状態としてしまう。このため、Ｉ
Ｃ内部の論理ゲート回路には高電位側電源電圧及び低電
位側電源電圧が供給されないため、論理ゲート回路に不
良があったとしても、電源電流ＩＤＤからは検出するこ
とができない。
【００２８】以上のように、ＭＴＣＭＯＳ技術を使用し
たＩＣに対しては、動作モード時は、サブスレッショル
ドリーク電流に基づく電源電流ＩＤＤが、一般的な高い
しきい値電圧を有するＭＯＳＦＥＴを使用して構成され
た論理ゲート回路を有するＩＣと比較すると大きくな
り、論理ゲート回路の不良を検出することが困難、ある
いは不可能となってしまう。また、待機モード時は、電
源電流ＩＤＤから論理ゲート回路の不良を検出できな
い。
たＩＣに対しては、動作モード時は、サブスレッショル
ドリーク電流に基づく電源電流ＩＤＤが、一般的な高い
しきい値電圧を有するＭＯＳＦＥＴを使用して構成され
た論理ゲート回路を有するＩＣと比較すると大きくな
り、論理ゲート回路の不良を検出することが困難、ある
いは不可能となってしまう。また、待機モード時は、電
源電流ＩＤＤから論理ゲート回路の不良を検出できな
い。
【００２９】このように、ＭＴＣＭＯＳ技術を使用した
ＩＣ、特に論理ゲート回路の集積規模の大きいＩＣに対
しては、ＩＤＤＱ試験が適用できない。この結果、製品
の量産出荷テスト時の不良検出率が低くなったり、不良
検出率を上げるために、膨大な量のファンクション試験
を追加する必要が生じ、テスト時間の増加やテストコス
トの増加が生ずることとなる。
ＩＣ、特に論理ゲート回路の集積規模の大きいＩＣに対
しては、ＩＤＤＱ試験が適用できない。この結果、製品
の量産出荷テスト時の不良検出率が低くなったり、不良
検出率を上げるために、膨大な量のファンクション試験
を追加する必要が生じ、テスト時間の増加やテストコス
トの増加が生ずることとなる。
【００３０】本発明は、上記課題に鑑みて、不良検出率
を向上することが可能な半導体集積回路を提供すること
を目的とする。
を向上することが可能な半導体集積回路を提供すること
を目的とする。
【００３１】また、本発明は、半導体集積回路のチップ
サイズの増加を極力低減して、上記目的を実現可能な半
導体集積回路を提供することを目的とする。
サイズの増加を極力低減して、上記目的を実現可能な半
導体集積回路を提供することを目的とする。
【００３２】また、本発明は、テスト時間やテストコス
トを増加することなく、不良検出率を向上できる半導体
集積回路の試験方法を提供することを目的とする。
トを増加することなく、不良検出率を向上できる半導体
集積回路の試験方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体集積回路は、複数の第１導電型ＭＯ
Ｓトランジスタ及び複数の第２導電型ＭＯＳトランジス
タとを集積して構成される半導体集積回路において、第
１の電源電圧が供給される第１の電源線と、ゲート電
極、第１及び第２の電極を有し、第１の電極が第１の電
源線に接続された、第１のしきい値電圧を有する第１導
電型の第１のＭＯＳトランジスタと、第１のＭＯＳトラ
ンジスタの第２の電極に接続された第１の疑似電源線
と、第１のしきい値より低い第２のしきい値電圧を有す
る少なくとも１つの第１導電型の第２のＭＯＳトランジ
スタを含んで構成され、第１の疑似電源線から一方の電
源電圧が供給される内部論理回路と、第２のＭＯＳトラ
ンジスタのサブストレート端子に任意の電圧を供給する
ための第１の端子と、を有するものである。
め、本発明の半導体集積回路は、複数の第１導電型ＭＯ
Ｓトランジスタ及び複数の第２導電型ＭＯＳトランジス
タとを集積して構成される半導体集積回路において、第
１の電源電圧が供給される第１の電源線と、ゲート電
極、第１及び第２の電極を有し、第１の電極が第１の電
源線に接続された、第１のしきい値電圧を有する第１導
電型の第１のＭＯＳトランジスタと、第１のＭＯＳトラ
ンジスタの第２の電極に接続された第１の疑似電源線
と、第１のしきい値より低い第２のしきい値電圧を有す
る少なくとも１つの第１導電型の第２のＭＯＳトランジ
スタを含んで構成され、第１の疑似電源線から一方の電
源電圧が供給される内部論理回路と、第２のＭＯＳトラ
ンジスタのサブストレート端子に任意の電圧を供給する
ための第１の端子と、を有するものである。
【００３４】また、本発明の半導体集積回路は、第１の
電源電圧とは異なる第２の電源電圧が供給される第２の
電源線と、ゲート電極、第１及び第２の電極を有し、第
１の電極が第２の電源線に接続された、第３のしきい値
電圧を有する第２導電型の第３のＭＯＳトランジスタ
と、第３のＭＯＳトランジスタの第２の電極に接続さ
れ、内部論理回路の他方の電源電圧を供給する第２の疑
似電源線と、を有し、内部論理回路は、第３のしきい値
より低い第４のしきい値電圧を有する少なくとも１つの
第２導電型の第４のＭＯＳトランジスタを含んで構成さ
れ、半導体集積回路は、第４のＭＯＳトランジスタのサ
ブストレート端子に任意の電圧を供給するための第２の
端子を有するようにしてもよい。
電源電圧とは異なる第２の電源電圧が供給される第２の
電源線と、ゲート電極、第１及び第２の電極を有し、第
１の電極が第２の電源線に接続された、第３のしきい値
電圧を有する第２導電型の第３のＭＯＳトランジスタ
と、第３のＭＯＳトランジスタの第２の電極に接続さ
れ、内部論理回路の他方の電源電圧を供給する第２の疑
似電源線と、を有し、内部論理回路は、第３のしきい値
より低い第４のしきい値電圧を有する少なくとも１つの
第２導電型の第４のＭＯＳトランジスタを含んで構成さ
れ、半導体集積回路は、第４のＭＯＳトランジスタのサ
ブストレート端子に任意の電圧を供給するための第２の
端子を有するようにしてもよい。
【００３５】また、本発明の半導体集積回路は、第１の
ＭＯＳトランジスタや第３のＭＯＳトランジスタのサブ
ストレート端子にそれぞれ第１の電源電圧や第２の電源
電圧を供給するようにしても、それぞれ第１の電源線や
第２の電源線に接続するようにしてもよい。
ＭＯＳトランジスタや第３のＭＯＳトランジスタのサブ
ストレート端子にそれぞれ第１の電源電圧や第２の電源
電圧を供給するようにしても、それぞれ第１の電源線や
第２の電源線に接続するようにしてもよい。
【００３６】また、本発明の半導体集積回路は、第１の
電源線や第２の電源線にそれぞれ接続された第３の端子
や第４の端子を有し、第１の端子と前記第３の端子とを
ワイヤボンディング接続したり、第２の端子と前記第４
の端子とをワイヤボンディング接続したりしてもよい。
電源線や第２の電源線にそれぞれ接続された第３の端子
や第４の端子を有し、第１の端子と前記第３の端子とを
ワイヤボンディング接続したり、第２の端子と前記第４
の端子とをワイヤボンディング接続したりしてもよい。
【００３７】また、本発明の半導体集積回路は、第１の
端子や第２の端子から入力されるテスト信号に応じて、
第１のＭＯＳトランジスタや第３のＭＯＳトランジスタ
のサブストレート端子に所定の電圧を供給する電圧供給
回路を有するようにしてもよい。
端子や第２の端子から入力されるテスト信号に応じて、
第１のＭＯＳトランジスタや第３のＭＯＳトランジスタ
のサブストレート端子に所定の電圧を供給する電圧供給
回路を有するようにしてもよい。
【００３８】また、本発明の半導体集積回路において
は、第１及び第２のＭＯＳトランジスタは、半導体基板
に形成された第２導電型の第１のウェル層内に形成さ
れ、第１の端子は第１のウェル層に接続されているよう
にしてもよいし、あるいは、第１のＭＯＳトランジスタ
は、第２導電型の半導体基板に形成された第２導電型の
第１のウェル層内に形成され、第２のＭＯＳトランジス
タは、半導体基板に形成された第１導電型の第２のウェ
ル層内の第２導電型の第３のウェル層に形成され、第１
の端子は第３のウェル層に接続されているようにしても
よい。
は、第１及び第２のＭＯＳトランジスタは、半導体基板
に形成された第２導電型の第１のウェル層内に形成さ
れ、第１の端子は第１のウェル層に接続されているよう
にしてもよいし、あるいは、第１のＭＯＳトランジスタ
は、第２導電型の半導体基板に形成された第２導電型の
第１のウェル層内に形成され、第２のＭＯＳトランジス
タは、半導体基板に形成された第１導電型の第２のウェ
ル層内の第２導電型の第３のウェル層に形成され、第１
の端子は第３のウェル層に接続されているようにしても
よい。
【００３９】また、本発明の半導体集積回路の試験方法
は、第１の電源線に第１の電源電圧を供給し、第１のＭ
ＯＳトランジスタを導通状態として、第１の端子を用い
て、第３のＭＯＳトランジスタのしきい値電圧を高くす
る電圧を、第２のＭＯＳトランジスタのサブストレート
端子に供給した後に、内部論理回路に流れる電流値を測
定するようにしたものである。
は、第１の電源線に第１の電源電圧を供給し、第１のＭ
ＯＳトランジスタを導通状態として、第１の端子を用い
て、第３のＭＯＳトランジスタのしきい値電圧を高くす
る電圧を、第２のＭＯＳトランジスタのサブストレート
端子に供給した後に、内部論理回路に流れる電流値を測
定するようにしたものである。
【００４０】また、本発明の半導体集積回路の試験方法
は、第１の電源線に第１の電源電圧を供給し、第２の電
源線に第２の電源電圧を供給し、第１及び第３のＭＯＳ
トランジスタを導通状態として、第１の端子を用いて、
第２のＭＯＳトランジスタのしきい値電圧を高くする電
圧を、第２のＭＯＳトランジスタのサブストレート端子
に供給し、第２の端子を用いて、第４のＭＯＳトランジ
スタのしきい値電圧を高くする電圧を、第４のＭＯＳト
ランジスタのサブストレート端子に供給した後に、内部
論理回路に流れる電流値を測定するようにしてもよい。
は、第１の電源線に第１の電源電圧を供給し、第２の電
源線に第２の電源電圧を供給し、第１及び第３のＭＯＳ
トランジスタを導通状態として、第１の端子を用いて、
第２のＭＯＳトランジスタのしきい値電圧を高くする電
圧を、第２のＭＯＳトランジスタのサブストレート端子
に供給し、第２の端子を用いて、第４のＭＯＳトランジ
スタのしきい値電圧を高くする電圧を、第４のＭＯＳト
ランジスタのサブストレート端子に供給した後に、内部
論理回路に流れる電流値を測定するようにしてもよい。
【００４１】
【発明の実施の形態】本発明の半導体集積回路及びその
試験方法について、図面を用いて以下に説明する。図１
は、本発明の第１の実施の形態における半導体集積回路
の要部を示す回路図である。図１は、Ｐチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＭＯＳと称する）、Ｎチャネル型Ｍ
ＯＳＦＥＴ（以下、ＮＭＯＳと称する）それぞれにおい
て、しきい値電圧が異なる２種類のＭＯＳＦＥＴを使用
したＭＴＣＭＯＳ技術を適用したＩＣである。以下の説
明において、特に説明がない限り、ＭＯＳＦＥＴのしき
い値電圧ＶｔはそのＭＯＳＦＥＴのサブストレートーソ
ース間電圧Ｖｂｓが０Ｖのときの値とする。また、各実
施の形態におけるＩＣは、シリコン基板上に形成されて
いるものとする。
試験方法について、図面を用いて以下に説明する。図１
は、本発明の第１の実施の形態における半導体集積回路
の要部を示す回路図である。図１は、Ｐチャネル型ＭＯ
ＳＦＥＴ（以下、ＰＭＯＳと称する）、Ｎチャネル型Ｍ
ＯＳＦＥＴ（以下、ＮＭＯＳと称する）それぞれにおい
て、しきい値電圧が異なる２種類のＭＯＳＦＥＴを使用
したＭＴＣＭＯＳ技術を適用したＩＣである。以下の説
明において、特に説明がない限り、ＭＯＳＦＥＴのしき
い値電圧ＶｔはそのＭＯＳＦＥＴのサブストレートーソ
ース間電圧Ｖｂｓが０Ｖのときの値とする。また、各実
施の形態におけるＩＣは、シリコン基板上に形成されて
いるものとする。
【００４２】図１におけるＩＣは、高電位側電源電圧が
供給された高電位側電源線（以下、ＶＤＤ線と称する）
１０１、低電位側電源電圧が供給された低電位側電源線
（以下、ＶＳＳ線と称する）１０２、高電位側疑似電源
線（以下、ＶＤＤＶ線と称する）１０３、低電位側疑似
電源線（以下、ＶＳＳＶ線と称する）１０４を有してい
る。また、図１に示されるように、ＶＤＤ線１０１に一
方の電極が接続され、ＶＤＤＶ線１０３に他方の電極が
接続されたＰＭＯＳ１１１と、ＶＳＳ線１０２に一方の
電極が接続され、ＶＳＳＶ線１０４に他方の電極が接続
されたＮＭＯＳ１２１を有している。
供給された高電位側電源線（以下、ＶＤＤ線と称する）
１０１、低電位側電源電圧が供給された低電位側電源線
（以下、ＶＳＳ線と称する）１０２、高電位側疑似電源
線（以下、ＶＤＤＶ線と称する）１０３、低電位側疑似
電源線（以下、ＶＳＳＶ線と称する）１０４を有してい
る。また、図１に示されるように、ＶＤＤ線１０１に一
方の電極が接続され、ＶＤＤＶ線１０３に他方の電極が
接続されたＰＭＯＳ１１１と、ＶＳＳ線１０２に一方の
電極が接続され、ＶＳＳＶ線１０４に他方の電極が接続
されたＮＭＯＳ１２１を有している。
【００４３】ここで、ＰＭＯＳ１１１とＮＭＯＳ１２１
は、高いしきい値電圧を有するものである。ＰＭＯＳ１
１１のしきい値電圧Ｖｔは、例えば、ー０．５Ｖであ
り、ＮＭＯＳ１２１のしきい値電圧Ｖｔは、例えば、
０．５Ｖである。
は、高いしきい値電圧を有するものである。ＰＭＯＳ１
１１のしきい値電圧Ｖｔは、例えば、ー０．５Ｖであ
り、ＮＭＯＳ１２１のしきい値電圧Ｖｔは、例えば、
０．５Ｖである。
【００４４】また、ＰＭＯＳ１１１のゲート電極には制
御信号ＳＬが入力され、ＮＭＯＳ１２１のゲート電極に
は制御信号ＳＬの電圧レベルと相補的な電圧レベルを有
する反転論理信号ＳＬが入力されている。つまり、制御
信号ＳＬの電圧レベルが高い（少なくともしきい値電圧
Ｖｔを越える電圧レベル）時には、ＰＭＯＳ１１１及び
ＮＭＯＳ１２１が導通状態となる。このため、ＶＤＤ線
１０１とＶＤＤＶ線１０３が電気的に接続状態となり、
ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的に接続状態
となる。制御信号ＳＬの電圧レベルが低い（少なくとも
しきい値電圧Ｖｔを越えない電圧レベル）時には、ＰＭ
ＯＳ１１１及びＮＭＯＳ１２１が非導通状態となる。こ
のため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的な
接続状態が断たれた状態となり、ＶＳＳ線１０２とＶＳ
ＳＶ線１０４が電気的な接続状態が断たれた状態とな
る。つまり、ＰＭＯＳ１１１は高電位側のスイッチとし
て働き、ＮＭＯＳ１２１は低電位側のスイッチとして働
く。
御信号ＳＬが入力され、ＮＭＯＳ１２１のゲート電極に
は制御信号ＳＬの電圧レベルと相補的な電圧レベルを有
する反転論理信号ＳＬが入力されている。つまり、制御
信号ＳＬの電圧レベルが高い（少なくともしきい値電圧
Ｖｔを越える電圧レベル）時には、ＰＭＯＳ１１１及び
ＮＭＯＳ１２１が導通状態となる。このため、ＶＤＤ線
１０１とＶＤＤＶ線１０３が電気的に接続状態となり、
ＶＳＳ線１０２とＶＳＳＶ線１０４が電気的に接続状態
となる。制御信号ＳＬの電圧レベルが低い（少なくとも
しきい値電圧Ｖｔを越えない電圧レベル）時には、ＰＭ
ＯＳ１１１及びＮＭＯＳ１２１が非導通状態となる。こ
のため、ＶＤＤ線１０１とＶＤＤＶ線１０３が電気的な
接続状態が断たれた状態となり、ＶＳＳ線１０２とＶＳ
ＳＶ線１０４が電気的な接続状態が断たれた状態とな
る。つまり、ＰＭＯＳ１１１は高電位側のスイッチとし
て働き、ＮＭＯＳ１２１は低電位側のスイッチとして働
く。
【００４５】図１においては、ＶＤＤＶ線１０３とＶＳ
ＳＶ線１０４それぞれに接続されたＣＭＯＳ論理ゲート
回路（以下、論理ゲート回路と称する）１０５が示され
ている。論理ゲート回路１０５にはＶＤＤＶ線１０３か
ら高電位側電源電圧が供給され、ＶＳＳＶ線１０４から
低電位側電源電圧が供給される。
ＳＶ線１０４それぞれに接続されたＣＭＯＳ論理ゲート
回路（以下、論理ゲート回路と称する）１０５が示され
ている。論理ゲート回路１０５にはＶＤＤＶ線１０３か
ら高電位側電源電圧が供給され、ＶＳＳＶ線１０４から
低電位側電源電圧が供給される。
【００４６】図１の論理ゲート回路１０５は、低しきい
値電圧を有するＰＭＯＳ１３１〜１３３と、低いしきい
値電圧を有するＮＭＯＳ１４１〜１４３により構成され
ているものを示している。図１においては、例えば、Ｐ
ＭＯＳ１３１、１３２が並列接続され、ＮＭＯＳ１４
１、１４２が縦列接続され、ＰＭＯＳ１３１と１３２そ
れぞれの一方の電極がＮＭＯＳ１４１の一方の電極に接
続された回路と、ＰＭＯＳ１３３とＮＭＯＳ１４３を縦
列接続した回路とが示されている。なお、ＰＭＯＳ１３
１、１３２、１３３それぞれの他方の電極はＶＤＤＶ線
１０３に接続され、ＮＭＯＳ１４２、１４３それぞれの
一方の電極はＶＳＳＶ線１０４に接続されている。
値電圧を有するＰＭＯＳ１３１〜１３３と、低いしきい
値電圧を有するＮＭＯＳ１４１〜１４３により構成され
ているものを示している。図１においては、例えば、Ｐ
ＭＯＳ１３１、１３２が並列接続され、ＮＭＯＳ１４
１、１４２が縦列接続され、ＰＭＯＳ１３１と１３２そ
れぞれの一方の電極がＮＭＯＳ１４１の一方の電極に接
続された回路と、ＰＭＯＳ１３３とＮＭＯＳ１４３を縦
列接続した回路とが示されている。なお、ＰＭＯＳ１３
１、１３２、１３３それぞれの他方の電極はＶＤＤＶ線
１０３に接続され、ＮＭＯＳ１４２、１４３それぞれの
一方の電極はＶＳＳＶ線１０４に接続されている。
【００４７】論理ゲート回路１０５を構成するＰＭＯＳ
やＮＭＯＳのゲート電極に対する入力信号の配線を省略
しているが、これらのゲート電極には、例えば、他の論
理ゲート回路の出力信号配線や外部入力端子からの信号
配線が接続される。例えば、ＰＭＯＳ１３１のゲート電
極とＮＭＯＳ１４１のゲート電極に同じ入力信号を入力
し、ＰＭＯＳ１３２のゲート電極とＮＭＯＳ１４２のゲ
ート電極に同じ入力信号を入力すれば、ＰＭＯＳ１３
１、１３２、ＮＭＯＳ１４１、１４２によりＮＡＮＤゲ
ートとして動作可能となる。また、ＰＭＯＳ１３３とＮ
ＭＯＳ１４３はインバータとして動作可能である。
やＮＭＯＳのゲート電極に対する入力信号の配線を省略
しているが、これらのゲート電極には、例えば、他の論
理ゲート回路の出力信号配線や外部入力端子からの信号
配線が接続される。例えば、ＰＭＯＳ１３１のゲート電
極とＮＭＯＳ１４１のゲート電極に同じ入力信号を入力
し、ＰＭＯＳ１３２のゲート電極とＮＭＯＳ１４２のゲ
ート電極に同じ入力信号を入力すれば、ＰＭＯＳ１３
１、１３２、ＮＭＯＳ１４１、１４２によりＮＡＮＤゲ
ートとして動作可能となる。また、ＰＭＯＳ１３３とＮ
ＭＯＳ１４３はインバータとして動作可能である。
【００４８】なお、論理ゲート回路１０５はこの回路構
成に限定されることなく、様々な変更が可能である。ま
た、実際のＩＣにおいては、論理ゲート回路１０５内に
は、他にも多数の論理ゲート回路が配置されているが、
ここでは、図及び説明の簡略化のため、ＰＭＯＳ１３１
〜１３３とＮＭＯＳ１４１〜１４３の６素子のみ示して
いる。
成に限定されることなく、様々な変更が可能である。ま
た、実際のＩＣにおいては、論理ゲート回路１０５内に
は、他にも多数の論理ゲート回路が配置されているが、
ここでは、図及び説明の簡略化のため、ＰＭＯＳ１３１
〜１３３とＮＭＯＳ１４１〜１４３の６素子のみ示して
いる。
【００４９】ここで、上述したように、ＰＭＯＳ１３１
〜１３３とＮＭＯＳ１４１〜１４３は、低いしきい値電
圧を有するものである。ＰＭＯＳ１３１〜１３３のしき
い値電圧Ｖｔは、例えば、ー０．２Ｖであり、ＮＭＯＳ
１４１〜１４３のしきい値電圧Ｖｔは、例えば、０．２
Ｖである。なお、ＰＭＯＳにおいては、ＰＭＯＳ１１１
のしきい値電圧Ｖｔをー０．５Ｖとしているので、単純
にその数値だけ比較すると、ＰＭＯＳ１３１〜１３３の
しきい値電圧Ｖｔの方が高いように見えるが、しきい値
電圧が意味する、ＰＭＯＳが導通状態となり得る境界値
の幅としては、その数値の絶対値として見ると、ＰＭＯ
Ｓ１３１〜１３３のしきい値電圧Ｖｔの方が低いことが
分かる。
〜１３３とＮＭＯＳ１４１〜１４３は、低いしきい値電
圧を有するものである。ＰＭＯＳ１３１〜１３３のしき
い値電圧Ｖｔは、例えば、ー０．２Ｖであり、ＮＭＯＳ
１４１〜１４３のしきい値電圧Ｖｔは、例えば、０．２
Ｖである。なお、ＰＭＯＳにおいては、ＰＭＯＳ１１１
のしきい値電圧Ｖｔをー０．５Ｖとしているので、単純
にその数値だけ比較すると、ＰＭＯＳ１３１〜１３３の
しきい値電圧Ｖｔの方が高いように見えるが、しきい値
電圧が意味する、ＰＭＯＳが導通状態となり得る境界値
の幅としては、その数値の絶対値として見ると、ＰＭＯ
Ｓ１３１〜１３３のしきい値電圧Ｖｔの方が低いことが
分かる。
【００５０】図１における容量１５１と１５２は、それ
ぞれＶＤＤＶ線１０３とＶＳＳＶ線１０４が他の電圧端
子や配線や基板との間に持つ静電容量を図示化したもの
である。この容量１５１及び１５２には、それぞれＶＤ
ＤＶ線１０３及びＶＳＳＶ線１０４に寄生的に付加され
る静電容量や、それぞれＶＤＤＶ線１０３及びＶＳＳＶ
線１０４の電圧値を、動作モード時において安定化させ
るために故意に接続した容量素子の容量等が含まれてい
る。
ぞれＶＤＤＶ線１０３とＶＳＳＶ線１０４が他の電圧端
子や配線や基板との間に持つ静電容量を図示化したもの
である。この容量１５１及び１５２には、それぞれＶＤ
ＤＶ線１０３及びＶＳＳＶ線１０４に寄生的に付加され
る静電容量や、それぞれＶＤＤＶ線１０３及びＶＳＳＶ
線１０４の電圧値を、動作モード時において安定化させ
るために故意に接続した容量素子の容量等が含まれてい
る。
【００５１】ここで、高電位側スイッチであるＰＭＯＳ
１１１及びＰＭＯＳ１３１〜１３３それぞれを、ドレイ
ン、ゲート、ソース、サブストレートの各端子を持つ４
端子素子として見た時、これらのＰＭＯＳのサブストレ
ート端子は、半導体基板に形成されたＮ型ウェル層ある
いはＮ型半導体基板（Ｎ型半導体基板を使用したＩＣの
場合）を介して、高電位側サブストレート電源線（以
下、ＶＤＤＳ線と称する）１０６に接続されている。Ｖ
ＤＤＳ線１０６は、半導体基板上においては、ＶＤＤ線
１０１及びＶＤＤＶ線１０３とは独立した電源線であ
る。
１１１及びＰＭＯＳ１３１〜１３３それぞれを、ドレイ
ン、ゲート、ソース、サブストレートの各端子を持つ４
端子素子として見た時、これらのＰＭＯＳのサブストレ
ート端子は、半導体基板に形成されたＮ型ウェル層ある
いはＮ型半導体基板（Ｎ型半導体基板を使用したＩＣの
場合）を介して、高電位側サブストレート電源線（以
下、ＶＤＤＳ線と称する）１０６に接続されている。Ｖ
ＤＤＳ線１０６は、半導体基板上においては、ＶＤＤ線
１０１及びＶＤＤＶ線１０３とは独立した電源線であ
る。
【００５２】同様に、低電位側スイッチであるＮＭＯＳ
１２１及びＮＭＯＳ１４１〜１４３それぞれを、ドレイ
ン、ゲート、ソース、サブストレートの各端子を持つ４
端子素子として見た時、これらのＮＭＯＳのサブストレ
ート端子は、半導体基板に形成されたＰ型ウェル層ある
いはＰ型半導体基板（Ｐ型半導体基板を使用したＩＣの
場合）を介して、低電位側サブストレート電源線（以
下、ＶＳＳＳ線と称する）１０７に接続されている。Ｖ
ＳＳＳ線１０７は、半導体基板上においては、ＶＳＳ線
１０２及びＶＳＳＶ線１０４とは独立した電源線であ
る。
１２１及びＮＭＯＳ１４１〜１４３それぞれを、ドレイ
ン、ゲート、ソース、サブストレートの各端子を持つ４
端子素子として見た時、これらのＮＭＯＳのサブストレ
ート端子は、半導体基板に形成されたＰ型ウェル層ある
いはＰ型半導体基板（Ｐ型半導体基板を使用したＩＣの
場合）を介して、低電位側サブストレート電源線（以
下、ＶＳＳＳ線と称する）１０７に接続されている。Ｖ
ＳＳＳ線１０７は、半導体基板上においては、ＶＳＳ線
１０２及びＶＳＳＶ線１０４とは独立した電源線であ
る。
【００５３】図１に示されるパッド１６１は、高電位側
電源電圧ＶＤＤをＩＣ外部から供給するために半導体基
板上に設けられた端子であり、パッド１６２は、低電位
側電源電圧ＶＳＳをＩＣ外部から供給するために半導体
基板上に設けられた端子である。パッド１６１はＶＤＤ
線１０１に接続されており、パッド１６２はＶＳＳ線１
０２に接続されている。これらのパッド１６１、１６２
は一般に電源パッドと称されている。
電源電圧ＶＤＤをＩＣ外部から供給するために半導体基
板上に設けられた端子であり、パッド１６２は、低電位
側電源電圧ＶＳＳをＩＣ外部から供給するために半導体
基板上に設けられた端子である。パッド１６１はＶＤＤ
線１０１に接続されており、パッド１６２はＶＳＳ線１
０２に接続されている。これらのパッド１６１、１６２
は一般に電源パッドと称されている。
【００５４】図１に示されるパッド１６３は、ＶＤＤＳ
線１０６を介してＰＭＯＳ１１１、１３１〜１３３の各
サブストレート端子にサブストレート電圧を供給するた
めの端子であり、パッド１６４は、ＶＳＳＳ線１０７を
介してＮＭＯＳ１２１、１４１〜１４３の各サブストレ
ート端子にサブストレート電圧を供給するための端子で
ある。パッド１６３、１６４はともに半導体基板上に設
けられている。
線１０６を介してＰＭＯＳ１１１、１３１〜１３３の各
サブストレート端子にサブストレート電圧を供給するた
めの端子であり、パッド１６４は、ＶＳＳＳ線１０７を
介してＮＭＯＳ１２１、１４１〜１４３の各サブストレ
ート端子にサブストレート電圧を供給するための端子で
ある。パッド１６３、１６４はともに半導体基板上に設
けられている。
【００５５】このように、図１に示すＩＣにおいては、
ＩＣを構成するＰＭＯＳのサブストレート端子をＶＤＤ
線１０１と切り離し、このサブストレート端子に供給す
る電圧を、パッド１６３を用いて、例えば、外部から供
給可能としている。同様に、ＩＣを構成するＮＭＯＳの
サブストレート端子をＶＳＳ線１０２と切り離し、この
サブストレート端子に供給する電圧を、パッド１６４を
用いて、例えば、外部から供給可能としている。次に、
図１におけるＩＣの動作について以下に説明する。
ＩＣを構成するＰＭＯＳのサブストレート端子をＶＤＤ
線１０１と切り離し、このサブストレート端子に供給す
る電圧を、パッド１６３を用いて、例えば、外部から供
給可能としている。同様に、ＩＣを構成するＮＭＯＳの
サブストレート端子をＶＳＳ線１０２と切り離し、この
サブストレート端子に供給する電圧を、パッド１６４を
用いて、例えば、外部から供給可能としている。次に、
図１におけるＩＣの動作について以下に説明する。
【００５６】製品の量産出荷試験時の論理機能試験ある
いはファンクション試験の際、及び出荷試験後の実使用
時には、パッド１６３には、パッド１６１と同様に高電
位側電源電圧ＶＤＤを与え、パッド１６４には、パッド
１６２と同様に低電位側電源電圧ＶＳＳを与える。これ
により、図１のＩＣは、ＭＴＣＭＯＳ技術を使用した通
常のＩＣとして論理動作することができる。
いはファンクション試験の際、及び出荷試験後の実使用
時には、パッド１６３には、パッド１６１と同様に高電
位側電源電圧ＶＤＤを与え、パッド１６４には、パッド
１６２と同様に低電位側電源電圧ＶＳＳを与える。これ
により、図１のＩＣは、ＭＴＣＭＯＳ技術を使用した通
常のＩＣとして論理動作することができる。
【００５７】つまり、動作モード時には、制御信号ＳＬ
の電圧レベルを低電位側電源電圧ＶＳＳレベルとするこ
とにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに
導通状態となる。この時、ＰＭＯＳ１１１及びＮＭＯＳ
１２１は導通状態において内部にオン抵抗を有するた
め、論理ゲート回路１０５が消費する電源電流による内
部電圧降下を生じる。ここで、ＰＭＯＳ１１１及びＮＭ
ＯＳ１２１はこれらのオン抵抗を無視できる程度に小さ
くなるようゲート幅を大きく設計しておく。このため、
ＶＤＤＶ線１０３はＶＤＤ線１０１とほぼ同電位にする
ことができ、ＶＳＳＶ線１０４はＶＳＳ線１０２とほぼ
同電位にすることができる。この結果、論理ゲート回路
１０５にはＶＤＤＶ線１０３及びＶＳＳＶ線１０４から
それぞれ高電位側電源電圧ＶＤＤ相当の電圧及び低電位
側電源電圧ＶＳＳ相当の電圧が供給される。
の電圧レベルを低電位側電源電圧ＶＳＳレベルとするこ
とにより、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに
導通状態となる。この時、ＰＭＯＳ１１１及びＮＭＯＳ
１２１は導通状態において内部にオン抵抗を有するた
め、論理ゲート回路１０５が消費する電源電流による内
部電圧降下を生じる。ここで、ＰＭＯＳ１１１及びＮＭ
ＯＳ１２１はこれらのオン抵抗を無視できる程度に小さ
くなるようゲート幅を大きく設計しておく。このため、
ＶＤＤＶ線１０３はＶＤＤ線１０１とほぼ同電位にする
ことができ、ＶＳＳＶ線１０４はＶＳＳ線１０２とほぼ
同電位にすることができる。この結果、論理ゲート回路
１０５にはＶＤＤＶ線１０３及びＶＳＳＶ線１０４から
それぞれ高電位側電源電圧ＶＤＤ相当の電圧及び低電位
側電源電圧ＶＳＳ相当の電圧が供給される。
【００５８】また、論理ゲート回路１０５を構成するＰ
ＭＯＳ１３１〜１３３のサブストレート端子には高電位
側電源電圧ＶＤＤが供給され、ＮＭＯＳ１４１〜１４３
のサブストレート端子には低電位側電源電圧ＶＳＳが供
給されているため、論理ゲート回路１０５は論理動作が
可能となる。
ＭＯＳ１３１〜１３３のサブストレート端子には高電位
側電源電圧ＶＤＤが供給され、ＮＭＯＳ１４１〜１４３
のサブストレート端子には低電位側電源電圧ＶＳＳが供
給されているため、論理ゲート回路１０５は論理動作が
可能となる。
【００５９】ここで、論理ゲート回路１０５を構成する
ＰＭＯＳ１３１〜１３３及びＮＭＯＳ１４１〜１４３は
低いしきい値電圧Ｖｔを有するものとしているため、論
理ゲート回路を高いしきい値電圧を有するＰＭＯＳやＮ
ＭＯＳで構成した場合と比べて、ゲート遅延時間ｔｐｄ
を同等以上に保持したまま、電源電圧ＶＤＤを低くして
動作することができる。つまり、この状態での図１のＩ
Ｃの動作及び機能は従来のＭＴＣＭＯＳ技術を用いたＩ
Ｃに何ら劣ることはない。
ＰＭＯＳ１３１〜１３３及びＮＭＯＳ１４１〜１４３は
低いしきい値電圧Ｖｔを有するものとしているため、論
理ゲート回路を高いしきい値電圧を有するＰＭＯＳやＮ
ＭＯＳで構成した場合と比べて、ゲート遅延時間ｔｐｄ
を同等以上に保持したまま、電源電圧ＶＤＤを低くして
動作することができる。つまり、この状態での図１のＩ
Ｃの動作及び機能は従来のＭＴＣＭＯＳ技術を用いたＩ
Ｃに何ら劣ることはない。
【００６０】また、待機モード時には、制御信号ＳＬの
電圧レベルを高電位側電源電圧ＶＤＤレベルとすること
により、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに非
導通状態となる。このため、論理ゲート回路１０５に
は、高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳ
Ｓの供給が停止されるので、この時のサブスレッショル
ドリーク電流Ｉleakはスイッチを構成するＮＭＯＳ１１
１及びＰＭＯＳ１２１の非導通状態でのサブスレッショ
ルド電流特性で決まることとなる。上述したように、ス
イッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１は
しきい値電圧を高くしているので、論理ゲート回路１０
５を低いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構
成しているにも係らず、サブスレッショルドリーク電流
Ｉleakを小さい値とすることができる。つまり、この状
態での図１のＩＣの動作及び機能も従来のＭＴＣＭＯＳ
技術を用いたＩＣに何ら劣ることはない。
電圧レベルを高電位側電源電圧ＶＤＤレベルとすること
により、ＰＭＯＳ１１１及びＮＭＯＳ１２１はともに非
導通状態となる。このため、論理ゲート回路１０５に
は、高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳ
Ｓの供給が停止されるので、この時のサブスレッショル
ドリーク電流Ｉleakはスイッチを構成するＮＭＯＳ１１
１及びＰＭＯＳ１２１の非導通状態でのサブスレッショ
ルド電流特性で決まることとなる。上述したように、ス
イッチを構成するＮＭＯＳ１１１及びＰＭＯＳ１２１は
しきい値電圧を高くしているので、論理ゲート回路１０
５を低いしきい値電圧を有するＰＭＯＳやＮＭＯＳで構
成しているにも係らず、サブスレッショルドリーク電流
Ｉleakを小さい値とすることができる。つまり、この状
態での図１のＩＣの動作及び機能も従来のＭＴＣＭＯＳ
技術を用いたＩＣに何ら劣ることはない。
【００６１】次に、製品の量産出荷試験時において、図
１のＩＣに対するＩＤＤＱ試験を実施する場合の動作に
ついてを以下に説明する。
１のＩＣに対するＩＤＤＱ試験を実施する場合の動作に
ついてを以下に説明する。
【００６２】ＩＤＤＱ試験の実施時においては、パッド
１６３には高電位側電源電圧ＶＤＤよりも高い電圧、例
えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、
ＰＭＯＳ１１１、１３１〜１３３のサブストレート端子
には、ＶＤＤ＋１．０Ｖの電圧が印加されるため、各Ｐ
ＭＯＳのサブストレートーソース間電圧Ｖｂｓは、１．
０Ｖとなる。また、パッド１６４には低電位側電源電圧
ＶＳＳよりも低い電圧、例えば、ＶＳＳ−２．０Ｖの電
圧を印加する。このため、ＮＭＯＳ１２１、１４１〜１
４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電
圧が印加されるため、各ＮＭＯＳのサブストレートーソ
ース間電圧Ｖｂｓは、−２．０Ｖとなる。
１６３には高電位側電源電圧ＶＤＤよりも高い電圧、例
えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このため、
ＰＭＯＳ１１１、１３１〜１３３のサブストレート端子
には、ＶＤＤ＋１．０Ｖの電圧が印加されるため、各Ｐ
ＭＯＳのサブストレートーソース間電圧Ｖｂｓは、１．
０Ｖとなる。また、パッド１６４には低電位側電源電圧
ＶＳＳよりも低い電圧、例えば、ＶＳＳ−２．０Ｖの電
圧を印加する。このため、ＮＭＯＳ１２１、１４１〜１
４３のサブストレート端子には、ＶＳＳ−２．０Ｖの電
圧が印加されるため、各ＮＭＯＳのサブストレートーソ
ース間電圧Ｖｂｓは、−２．０Ｖとなる。
【００６３】ここで、上記のようなサブストレート電圧
が印加された場合のＰＭＯＳ及びＮＭＯＳの電気的特性
の変化についてを説明する、図２はサブミクロンクラス
のＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレ
ートーソース間電圧Ｖｂｓ依存の一般的特性を示す図で
ある。図２（ａ）はＰＭＯＳの例であり、図２（ｂ）は
ＮＭＯＳの例である。
が印加された場合のＰＭＯＳ及びＮＭＯＳの電気的特性
の変化についてを説明する、図２はサブミクロンクラス
のＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブストレ
ートーソース間電圧Ｖｂｓ依存の一般的特性を示す図で
ある。図２（ａ）はＰＭＯＳの例であり、図２（ｂ）は
ＮＭＯＳの例である。
【００６４】図２に示されるように、一般にＭＯＳＦＥ
Ｔのしきい値電圧Ｖｔは、サブストレートーソース間電
圧Ｖｂｓにより変化することが分かる。これは、基板バ
イアス効果として知られるＭＯＳＦＥＴの電気的特性で
ある。図２（ａ）に示すように、ＰＭＯＳの場合、Ｖｂ
ｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔがー０．５Ｖ
及びー０．２Ｖに設定されている２つのＰＭＯＳにおい
ては、サブストレート端子に与える電圧であるサブスト
レート電圧をＶＤＤ＋１．０ＶすなわちＶｂｓ＝１．０
Ｖとすることにより、しきい値電圧はそれぞれー０．８
Ｖ及びー０．５Ｖ程度のＶｔとなる。つまり、しきい値
電圧は、負の方向に大きくなる。
Ｔのしきい値電圧Ｖｔは、サブストレートーソース間電
圧Ｖｂｓにより変化することが分かる。これは、基板バ
イアス効果として知られるＭＯＳＦＥＴの電気的特性で
ある。図２（ａ）に示すように、ＰＭＯＳの場合、Ｖｂ
ｓ＝０Ｖの時、それぞれしきい値電圧Ｖｔがー０．５Ｖ
及びー０．２Ｖに設定されている２つのＰＭＯＳにおい
ては、サブストレート端子に与える電圧であるサブスト
レート電圧をＶＤＤ＋１．０ＶすなわちＶｂｓ＝１．０
Ｖとすることにより、しきい値電圧はそれぞれー０．８
Ｖ及びー０．５Ｖ程度のＶｔとなる。つまり、しきい値
電圧は、負の方向に大きくなる。
【００６５】同様に、図２（ｂ）に示すように、ＮＭＯ
Ｓの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖ
ｔが０．５Ｖ及び０．２Ｖに設定されている２つのＮＭ
ＯＳにおいては、サブストレート端子に与える電圧であ
るサブストレート電圧をＶＤＤ−２．０ＶすなわちＶｂ
ｓ＝−２．０Ｖとすることにより、しきい値電圧はそれ
ぞれ０．８Ｖ及び０．５Ｖ程度のＶｔとなる。つまり、
しきい値電圧は、正の方向に大きくなる。
Ｓの場合、Ｖｂｓ＝０Ｖの時、それぞれしきい値電圧Ｖ
ｔが０．５Ｖ及び０．２Ｖに設定されている２つのＮＭ
ＯＳにおいては、サブストレート端子に与える電圧であ
るサブストレート電圧をＶＤＤ−２．０ＶすなわちＶｂ
ｓ＝−２．０Ｖとすることにより、しきい値電圧はそれ
ぞれ０．８Ｖ及び０．５Ｖ程度のＶｔとなる。つまり、
しきい値電圧は、正の方向に大きくなる。
【００６６】このように、図１においては、論理ゲート
回路１０５を構成するＰＭＯＳ１３１〜１３３のしきい
値電圧Ｖｔをー０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）と
し、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを０．
２Ｖ（ただし、Ｖｂｓ＝０Ｖ）としたにも係らず、パッ
ド１６３及びパッド１６４からサブストレート電圧とし
て任意の電圧値を印加することにより、各ＭＯＳＦＥＴ
のしきい値電圧Ｖｔを変化させることができる。本実施
の形態の場合、パッド１６３にはＶＤＤ＋１．０Ｖを印
加し、パッド１６４にはＶＳＳー２．０Ｖを印加してい
るため、論理ゲート１０５を構成するＰＭＯＳ１３１〜
１３３のしきい値電圧Ｖｔを高いしきい値電圧と同程度
のー０．５Ｖに設定でき、ＮＭＯＳ１４１〜１４３のし
きい値電圧Ｖｔを高いしきい値電圧と同程度の０．５Ｖ
に設定できる。
回路１０５を構成するＰＭＯＳ１３１〜１３３のしきい
値電圧Ｖｔをー０．２Ｖ（ただし、Ｖｂｓ＝０Ｖ）と
し、ＮＭＯＳ１４１〜１４３のしきい値電圧Ｖｔを０．
２Ｖ（ただし、Ｖｂｓ＝０Ｖ）としたにも係らず、パッ
ド１６３及びパッド１６４からサブストレート電圧とし
て任意の電圧値を印加することにより、各ＭＯＳＦＥＴ
のしきい値電圧Ｖｔを変化させることができる。本実施
の形態の場合、パッド１６３にはＶＤＤ＋１．０Ｖを印
加し、パッド１６４にはＶＳＳー２．０Ｖを印加してい
るため、論理ゲート１０５を構成するＰＭＯＳ１３１〜
１３３のしきい値電圧Ｖｔを高いしきい値電圧と同程度
のー０．５Ｖに設定でき、ＮＭＯＳ１４１〜１４３のし
きい値電圧Ｖｔを高いしきい値電圧と同程度の０．５Ｖ
に設定できる。
【００６７】このように設定することにより、例えば、
０．２５μｍクラスで１０万ゲートを集積したＩＣを想
定すると、制御信号ＳＬの電圧レベルを低電位側電源電
圧ＶＳＳレベルとしてＰＭＯＳ１１１及びＮＭＯＳ１２
１をともに導通状態とした動作モード時においても、Ｉ
Ｃ全体でのサブスレッショルドリーク電流Ｉleakを１０
０ｎＡ〜１０μＡ程度に抑制することができる。このた
め、ＩＤＤＱ試験が可能となる。
０．２５μｍクラスで１０万ゲートを集積したＩＣを想
定すると、制御信号ＳＬの電圧レベルを低電位側電源電
圧ＶＳＳレベルとしてＰＭＯＳ１１１及びＮＭＯＳ１２
１をともに導通状態とした動作モード時においても、Ｉ
Ｃ全体でのサブスレッショルドリーク電流Ｉleakを１０
０ｎＡ〜１０μＡ程度に抑制することができる。このた
め、ＩＤＤＱ試験が可能となる。
【００６８】つまり、パッド１６３、１６４からの電圧
印加により、論理ゲート回路１０５のＭＯＳＦＥＴのし
きい値電圧を通常の状態より高くした状態で、ＩＣ内部
の各論理ゲート回路の出力電圧のレベルを高電圧レベル
あるいは低電圧レベルに設定した何パターンかでの安定
状態で、電源電流ＩＤＤの電流値を測定する。測定した
電源電流ＩＤＤの電流値が、予め予測されるリーク電流
値（例えば、１００ｎＡ〜１０μＡ）よりも十分に大き
な電流値として計測されることで、ＩＣ内部での異常の
発生が判断できる。このように、電源電流ＩＤＤを測定
することで、そのＩＣ内部での配線間のショート等によ
る異常がある場合には、１００μＡ〜１０ｍＡのショー
ト電流が電源電流ＩＤＤに重畳されるため、異常の判定
が容易に行える。
印加により、論理ゲート回路１０５のＭＯＳＦＥＴのし
きい値電圧を通常の状態より高くした状態で、ＩＣ内部
の各論理ゲート回路の出力電圧のレベルを高電圧レベル
あるいは低電圧レベルに設定した何パターンかでの安定
状態で、電源電流ＩＤＤの電流値を測定する。測定した
電源電流ＩＤＤの電流値が、予め予測されるリーク電流
値（例えば、１００ｎＡ〜１０μＡ）よりも十分に大き
な電流値として計測されることで、ＩＣ内部での異常の
発生が判断できる。このように、電源電流ＩＤＤを測定
することで、そのＩＣ内部での配線間のショート等によ
る異常がある場合には、１００μＡ〜１０ｍＡのショー
ト電流が電源電流ＩＤＤに重畳されるため、異常の判定
が容易に行える。
【００６９】以上のように、第１の実施の形態における
半導体集積回路においては、論理ゲート回路１０５を構
成する各ＰＭＯＳ及び各ＮＭＯＳに対するサブストレー
ト電圧を、パッド１６３及びパッド１６４から任意の電
圧を外部から印加可能としている。このため、製品の量
産出荷試験時のＩＤＤＱ試験の時に、サブストレート電
圧として、論理ゲート回路を構成する低いしきい値電圧
Ｖｔを有するＰＭＯＳ及びＮＭＯＳのしきい値電圧Ｖｔ
を高くするような電圧を印加することで、ＩＤＤＱ試験
におけるＩＣ内部での異常を容易に検出可能となり、製
品の量産出荷試験時における不良検出率を向上させるこ
とが可能となる。
半導体集積回路においては、論理ゲート回路１０５を構
成する各ＰＭＯＳ及び各ＮＭＯＳに対するサブストレー
ト電圧を、パッド１６３及びパッド１６４から任意の電
圧を外部から印加可能としている。このため、製品の量
産出荷試験時のＩＤＤＱ試験の時に、サブストレート電
圧として、論理ゲート回路を構成する低いしきい値電圧
Ｖｔを有するＰＭＯＳ及びＮＭＯＳのしきい値電圧Ｖｔ
を高くするような電圧を印加することで、ＩＤＤＱ試験
におけるＩＣ内部での異常を容易に検出可能となり、製
品の量産出荷試験時における不良検出率を向上させるこ
とが可能となる。
【００７０】また、本実施の形態によれば、不良検出率
を向上するために、膨大なファンクション試験を追加す
る必要もないので、テスト時間の増加やテストコストの
増加を大幅に低減することができる。さらに、本実施の
形態によれば、上記の効果を得るために、特に、ＶＤＤ
Ｓ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４
を設けている程度であり、ＩＣ全体としてのチップサイ
ズが増大することもない。これらのＶＤＤＳ線１０６、
ＶＳＳＳ線１０７、パッド１６３、１６４は通常の半導
体製造技術を用いれば構成可能のものであり、製造工程
が複雑化したり、増加することもほとんどない。
を向上するために、膨大なファンクション試験を追加す
る必要もないので、テスト時間の増加やテストコストの
増加を大幅に低減することができる。さらに、本実施の
形態によれば、上記の効果を得るために、特に、ＶＤＤ
Ｓ線１０６、ＶＳＳＳ線１０７、パッド１６３、１６４
を設けている程度であり、ＩＣ全体としてのチップサイ
ズが増大することもない。これらのＶＤＤＳ線１０６、
ＶＳＳＳ線１０７、パッド１６３、１６４は通常の半導
体製造技術を用いれば構成可能のものであり、製造工程
が複雑化したり、増加することもほとんどない。
【００７１】次に、第２の実施の形態についてを図面を
用いて説明する。図３は第２の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図３にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図３の構成の説明においては、図１
と異なる部分についてのみ説明する。
用いて説明する。図３は第２の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図３にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図３の構成の説明においては、図１
と異なる部分についてのみ説明する。
【００７２】図３においては、高電位側スイッチである
ＰＭＯＳ１１１のサブストレート端子をＶＤＤ線１０１
に接続し、低電位側スイッチであるＮＭＯＳ１２１のサ
ブストレート端子をＶＳＳ線１０２に接続している。図
４におけるＩＣにおける動作についてを以下に説明す
る。
ＰＭＯＳ１１１のサブストレート端子をＶＤＤ線１０１
に接続し、低電位側スイッチであるＮＭＯＳ１２１のサ
ブストレート端子をＶＳＳ線１０２に接続している。図
４におけるＩＣにおける動作についてを以下に説明す
る。
【００７３】製品の量産出荷試験時の論理機能試験ある
いはファンクション試験の際、及び出荷試験後の実使用
時には、パッド１６３には、パッド１６１と同様に高電
位側電源電圧ＶＤＤを与え、パッド１６４には、パッド
１６２と同様に低電位側電源電圧ＶＳＳを与える。これ
により、ＰＭＯＳ１１１、１３１〜１３３の各サブスト
レート端子には高電位側電源電圧ＶＤＤが供給され、Ｎ
ＭＯＳ１２１、１４１〜１４３の各サブストレート端子
には低電位側電源電圧ＶＳＳが供給された状態となる。
この場合、図３のＩＣは、図１のＩＣと同様に、ＭＴＣ
ＭＯＳ技術を使用した通常のＩＣとして論理動作するこ
とができる。この状態での動作は、図１の場合と同様と
なるので、ここでは省略する。
いはファンクション試験の際、及び出荷試験後の実使用
時には、パッド１６３には、パッド１６１と同様に高電
位側電源電圧ＶＤＤを与え、パッド１６４には、パッド
１６２と同様に低電位側電源電圧ＶＳＳを与える。これ
により、ＰＭＯＳ１１１、１３１〜１３３の各サブスト
レート端子には高電位側電源電圧ＶＤＤが供給され、Ｎ
ＭＯＳ１２１、１４１〜１４３の各サブストレート端子
には低電位側電源電圧ＶＳＳが供給された状態となる。
この場合、図３のＩＣは、図１のＩＣと同様に、ＭＴＣ
ＭＯＳ技術を使用した通常のＩＣとして論理動作するこ
とができる。この状態での動作は、図１の場合と同様と
なるので、ここでは省略する。
【００７４】次に、製品の量産出荷試験において、図３
のＩＣにおけるＩＤＤＱ試験を実施した場合の動作を以
下に説明する。
のＩＣにおけるＩＤＤＱ試験を実施した場合の動作を以
下に説明する。
【００７５】ＩＤＤＱ試験時においては、パッド１６３
には、高電位側電源電圧ＶＤＤよりも高い電圧として、
例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このた
め、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜
１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの
電圧が印加されることとなる。よって、論理ゲート回路
１０５を構成するＰＭＯＳ１３１〜１３３の各サブスト
レートーソース間電圧Ｖｂｓは１．０Ｖとなるため、し
きい値電圧Ｖｔはー０．５Ｖに設定される。
には、高電位側電源電圧ＶＤＤよりも高い電圧として、
例えば、ＶＤＤ＋１．０Ｖの電圧を印加する。このた
め、論理ゲート回路１０５を構成するＰＭＯＳ１３１〜
１３３のサブストレート端子には、ＶＤＤ＋１．０Ｖの
電圧が印加されることとなる。よって、論理ゲート回路
１０５を構成するＰＭＯＳ１３１〜１３３の各サブスト
レートーソース間電圧Ｖｂｓは１．０Ｖとなるため、し
きい値電圧Ｖｔはー０．５Ｖに設定される。
【００７６】また、パッド１６４には、低電位側電源電
圧ＶＳＳよりも低い電圧として、例えば、ＶＳＳ−２．
０Ｖの電圧を印加する。このため、論理ゲート回路１０
５を構成するＮＭＯＳ１４１〜１４３のサブストレート
端子には、ＶＳＳ−２．０Ｖの電圧が印加されることと
なる。よって、論理ゲート回路１０５を構成するＮＭＯ
Ｓ１４１〜１４３の各サブストレートーソース間電圧Ｖ
ｂｓは−２．０Ｖとなるため、しきい値電圧Ｖｔは０．
５Ｖに設定される。
圧ＶＳＳよりも低い電圧として、例えば、ＶＳＳ−２．
０Ｖの電圧を印加する。このため、論理ゲート回路１０
５を構成するＮＭＯＳ１４１〜１４３のサブストレート
端子には、ＶＳＳ−２．０Ｖの電圧が印加されることと
なる。よって、論理ゲート回路１０５を構成するＮＭＯ
Ｓ１４１〜１４３の各サブストレートーソース間電圧Ｖ
ｂｓは−２．０Ｖとなるため、しきい値電圧Ｖｔは０．
５Ｖに設定される。
【００７７】このため、第２の実施の形態においては、
第１の実施の形態と同様に、ＩＤＤＱ試験時には、論理
ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳ
のしきい値電圧を高くすることができるので、第１の実
施の形態と同様な効果を得ることができる。
第１の実施の形態と同様に、ＩＤＤＱ試験時には、論理
ゲート回路１０５を構成する各ＰＭＯＳ及び各ＮＭＯＳ
のしきい値電圧を高くすることができるので、第１の実
施の形態と同様な効果を得ることができる。
【００７８】また、第２の実施の形態においては、さら
に次のような効果が得られる。
に次のような効果が得られる。
【００７９】第１の実施の形態においては、ＩＤＤＱ試
験時に、高電位側スイッチであるＰＭＯＳ１１１にはＶ
ＤＤＳ線１０６からＶＤＤ＋１．０Ｖのサブストレート
電圧が与えられ、低電位側スイッチであるＰＭＯＳ１２
１にはＶＳＳＳ線１０７からＶＳＳ−２．０Ｖのサブス
トレート電圧が与えられる。このため、ＰＭＯＳ１１１
のしきい値電圧はー０．８Ｖ程度に、ＮＭＯＳ１２１の
しきい値電圧は０．８Ｖ程度になる。この結果、ＩＤＤ
Ｑ試験時にスイッチであるＰＭＯＳ１１１、ＮＭＯＳ１
２１が導通状態において、内部オン抵抗が高くなること
となる。ＭＯＳＦＥＴの導通状態でのドレイン電流Ｉｄ
は、ゲートーソース間電圧をＶｇｓとすると、次式で表
現できる。 Ｉｄ∝（ＶｇｓーＶｔ）2 ・・・・（５）
験時に、高電位側スイッチであるＰＭＯＳ１１１にはＶ
ＤＤＳ線１０６からＶＤＤ＋１．０Ｖのサブストレート
電圧が与えられ、低電位側スイッチであるＰＭＯＳ１２
１にはＶＳＳＳ線１０７からＶＳＳ−２．０Ｖのサブス
トレート電圧が与えられる。このため、ＰＭＯＳ１１１
のしきい値電圧はー０．８Ｖ程度に、ＮＭＯＳ１２１の
しきい値電圧は０．８Ｖ程度になる。この結果、ＩＤＤ
Ｑ試験時にスイッチであるＰＭＯＳ１１１、ＮＭＯＳ１
２１が導通状態において、内部オン抵抗が高くなること
となる。ＭＯＳＦＥＴの導通状態でのドレイン電流Ｉｄ
は、ゲートーソース間電圧をＶｇｓとすると、次式で表
現できる。 Ｉｄ∝（ＶｇｓーＶｔ）2 ・・・・（５）
【００８０】ここで、動作モード時におけるＰＭＯＳ１
１１及びＮＭＯＳ１２１のＶｇｓはＶｇｓ＝ＶＤＤとな
る。このため、動作モード時におけるドレイン電流Ｉｄ
は（５）式に基づき、次のように表現できる。 Ｉｄ∝（ＶＤＤーＶｔ）2 ・・・・（６）
１１及びＮＭＯＳ１２１のＶｇｓはＶｇｓ＝ＶＤＤとな
る。このため、動作モード時におけるドレイン電流Ｉｄ
は（５）式に基づき、次のように表現できる。 Ｉｄ∝（ＶＤＤーＶｔ）2 ・・・・（６）
【００８１】（６）式からわかるように、しきい値電圧
Ｖｔが高くなると、ドレイン電流Ｉｄが小さく、言い換
えると、オン抵抗が大きくなる。このため、ＩＤＤＱ試
験時において、ＩＣ内部の論理ゲート回路１０５を動作
させて論理ゲート回路１０５の各出力電圧を所定の電圧
レベル（高電圧レベルあるいは低電圧レベル）に設定す
る際、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電源電流の
供給が不足する可能性が考慮される。この場合、ＶＤＤ
Ｖ線１０３及びＶＳＳＶ線１０４の電圧レベルが大きく
変動することとなり、論理ゲート回路１０５の動作が安
定しずらく、論理ゲート回路１０５の出力電圧の電圧レ
ベルが正確に設定することに時間がかかる。ＰＭＯＳ１
１１及びＮＭＯＳ１２１のゲート幅をより大きく設計し
て電流供給能力を高くすることで、対応可能であるが、
この場合、ＩＣのチップ面積が増加する。
Ｖｔが高くなると、ドレイン電流Ｉｄが小さく、言い換
えると、オン抵抗が大きくなる。このため、ＩＤＤＱ試
験時において、ＩＣ内部の論理ゲート回路１０５を動作
させて論理ゲート回路１０５の各出力電圧を所定の電圧
レベル（高電圧レベルあるいは低電圧レベル）に設定す
る際、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電源電流の
供給が不足する可能性が考慮される。この場合、ＶＤＤ
Ｖ線１０３及びＶＳＳＶ線１０４の電圧レベルが大きく
変動することとなり、論理ゲート回路１０５の動作が安
定しずらく、論理ゲート回路１０５の出力電圧の電圧レ
ベルが正確に設定することに時間がかかる。ＰＭＯＳ１
１１及びＮＭＯＳ１２１のゲート幅をより大きく設計し
て電流供給能力を高くすることで、対応可能であるが、
この場合、ＩＣのチップ面積が増加する。
【００８２】第２の実施の形態においては、ＰＭＯＳ１
１１のサブストレート端子はＶＤＤ線１０１に接続し、
ＮＭＯＳ１２１のサブストレート端子はＶＳＳ線１０２
に接続している。このため、ＩＤＤＱ試験時において
も、ＰＭＯＳ１１１及びＮＭＯＳ１２１のサブストレー
ト電圧は変化することはない。この結果、ＩＤＤＱ試験
時に、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電流供給能
力が不足することがないため、論理ゲート回路１０５の
出力電圧の電圧レベルを正確に設定することが容易に可
能となる。
１１のサブストレート端子はＶＤＤ線１０１に接続し、
ＮＭＯＳ１２１のサブストレート端子はＶＳＳ線１０２
に接続している。このため、ＩＤＤＱ試験時において
も、ＰＭＯＳ１１１及びＮＭＯＳ１２１のサブストレー
ト電圧は変化することはない。この結果、ＩＤＤＱ試験
時に、ＰＭＯＳ１１１及びＮＭＯＳ１２１の電流供給能
力が不足することがないため、論理ゲート回路１０５の
出力電圧の電圧レベルを正確に設定することが容易に可
能となる。
【００８３】ここで、第１の実施の形態及び第２の実施
の形態におけるＩＣの構造についてを説明する。図４
は、第１の実施の形態におけるＩＣの構造を示す要部断
面図であり、図５は、第２の実施の形態におけるＩＣの
構造を示す要部断面図である。図４、図５とも、図の複
雑化を避けるため、論理ゲート回路１０５内のＰＭＯＳ
１３１、１３２及びＮＭＯＳ１４１、１４２は省略して
ある。また、図４において、図１の構成要素に対応する
構成要素については図１と同じ符号を付け、図５におい
て、図３の構成要素に対応する構成要素については図３
と同じ符号を付けている。
の形態におけるＩＣの構造についてを説明する。図４
は、第１の実施の形態におけるＩＣの構造を示す要部断
面図であり、図５は、第２の実施の形態におけるＩＣの
構造を示す要部断面図である。図４、図５とも、図の複
雑化を避けるため、論理ゲート回路１０５内のＰＭＯＳ
１３１、１３２及びＮＭＯＳ１４１、１４２は省略して
ある。また、図４において、図１の構成要素に対応する
構成要素については図１と同じ符号を付け、図５におい
て、図３の構成要素に対応する構成要素については図３
と同じ符号を付けている。
【００８４】図４において、Ｐ型シリコン基板２０１に
はＮウェル層２０３とＰウェル層２０５が形成されてい
る。Ｎウェル層２０３内には、ＰＭＯＳ１１１のソース
電極２１１及びドレイン電極２１３、ＰＭＯＳ１３３の
ソース電極２２１及びドレイン電極２２３がそれぞれ形
成されている。Ｎウェル層２０３上において、ＰＭＯＳ
１１１のソース電極２１１とドレイン電極２１３との間
に、ゲート酸化膜を介してゲート電極２１５が形成さ
れ、ＰＭＯＳ１３３のソース電極２２１とドレイン電極
２２３との間に、ゲート酸化膜を介してゲート電極２２
５が形成されている。
はＮウェル層２０３とＰウェル層２０５が形成されてい
る。Ｎウェル層２０３内には、ＰＭＯＳ１１１のソース
電極２１１及びドレイン電極２１３、ＰＭＯＳ１３３の
ソース電極２２１及びドレイン電極２２３がそれぞれ形
成されている。Ｎウェル層２０３上において、ＰＭＯＳ
１１１のソース電極２１１とドレイン電極２１３との間
に、ゲート酸化膜を介してゲート電極２１５が形成さ
れ、ＰＭＯＳ１３３のソース電極２２１とドレイン電極
２２３との間に、ゲート酸化膜を介してゲート電極２２
５が形成されている。
【００８５】また、Ｐウェル層２０５内には、ＮＭＯＳ
１２１のソース電極２４１及びドレイン電極２４３、Ｎ
ＭＯＳ１４３のソース電極２３１及びドレイン電極２３
３がそれぞれ形成されている。Ｐウェル層２０５上にお
いて、ＮＭＯＳ１２１のソース電極２４１とドレイン電
極２４３との間に、ゲート酸化膜を介してゲート電極２
４５が形成され、ＮＭＯＳ１４３のソース電極２３１と
ドレイン電極２３３との間に、ゲート酸化膜を介してゲ
ート電極２３５が形成されている。
１２１のソース電極２４１及びドレイン電極２４３、Ｎ
ＭＯＳ１４３のソース電極２３１及びドレイン電極２３
３がそれぞれ形成されている。Ｐウェル層２０５上にお
いて、ＮＭＯＳ１２１のソース電極２４１とドレイン電
極２４３との間に、ゲート酸化膜を介してゲート電極２
４５が形成され、ＮＭＯＳ１４３のソース電極２３１と
ドレイン電極２３３との間に、ゲート酸化膜を介してゲ
ート電極２３５が形成されている。
【００８６】Ｎウェル層２０３は、ＶＤＤＳ線１０６を
介してパッド１６３に接続されている。ＰＭＯＳ１１１
のソース電極２１１はＶＤＤ線１０１を介してパッド１
６１に接続されている。ＰＭＯＳ１１１のドレイン電極
２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３の
ソース電極２２１に接続されている。ＰＭＯＳ１３３の
ドレイン電極２２３は配線２０７を介してＮＭＯＳ１４
３のドレイン電極２３３に接続されている。
介してパッド１６３に接続されている。ＰＭＯＳ１１１
のソース電極２１１はＶＤＤ線１０１を介してパッド１
６１に接続されている。ＰＭＯＳ１１１のドレイン電極
２１３は、ＶＤＤＶ線１０３を介してＰＭＯＳ１３３の
ソース電極２２１に接続されている。ＰＭＯＳ１３３の
ドレイン電極２２３は配線２０７を介してＮＭＯＳ１４
３のドレイン電極２３３に接続されている。
【００８７】Ｐウェル層２０５は、ＶＳＳＳ線１０７を
介してパッド１６４に接続されている。ＮＭＯＳ１２１
のソース電極２４１はＶＳＳ線１０２を介してパッド１
６２に接続されている。ＮＭＯＳ１２１のドレイン電極
２４３は、ＶＳＳＶ線１０４を介してＮＭＯＳ１４３の
ソース電極２３１に接続されている。
介してパッド１６４に接続されている。ＮＭＯＳ１２１
のソース電極２４１はＶＳＳ線１０２を介してパッド１
６２に接続されている。ＮＭＯＳ１２１のドレイン電極
２４３は、ＶＳＳＶ線１０４を介してＮＭＯＳ１４３の
ソース電極２３１に接続されている。
【００８８】図４において、Ｎウェル層２０３及びＰウ
ェル層２０５がそれぞれＰＭＯＳ及びＮＭＯＳにおける
サブストレート端子に相当する。つまり、各ＰＭＯＳの
サブストレート端子はＶＤＤＳ線１０６に接続され、各
ＮＭＯＳのサブストレート端子はＶＳＳＳ線１０７に接
続される。このように、図１に示す第１の実施の形態の
ＩＣは、それぞれ１つのＮウェル層とＰウェル層により
各ＭＯＳＦＥＴを形成することができ、ダブルウェル構
造のＣＭＯＳプロセス技術にて実現可能である。
ェル層２０５がそれぞれＰＭＯＳ及びＮＭＯＳにおける
サブストレート端子に相当する。つまり、各ＰＭＯＳの
サブストレート端子はＶＤＤＳ線１０６に接続され、各
ＮＭＯＳのサブストレート端子はＶＳＳＳ線１０７に接
続される。このように、図１に示す第１の実施の形態の
ＩＣは、それぞれ１つのＮウェル層とＰウェル層により
各ＭＯＳＦＥＴを形成することができ、ダブルウェル構
造のＣＭＯＳプロセス技術にて実現可能である。
【００８９】なお、図４においては、Ｐ型シリコン基板
にて説明したが、Ｎ型シリコン基板においても、同様に
考慮される。この場合、Ｐ型シリコン基板２０１をＮ型
シリコン基板に置き換えて、その他の構成要素は同一と
して考慮すればよい。
にて説明したが、Ｎ型シリコン基板においても、同様に
考慮される。この場合、Ｐ型シリコン基板２０１をＮ型
シリコン基板に置き換えて、その他の構成要素は同一と
して考慮すればよい。
【００９０】図５（ａ）は、第２の実施の形態のＩＣを
Ｐ型シリコン基板を用いて構成した図である。図５
（ａ）において、Ｐ型シリコン基板３０１には３つのＮ
ウェル層３０２、３０３、３０４とＰウェル層３０６が
形成されている。Ｎウェル層３０２内には、ＰＭＯＳ１
１１のソース電極２１１及びドレイン電極２１３が形成
され、Ｎウェル層３０３内には、ＰＭＯＳ１３３のソー
ス電極２２１及びドレイン電極２２３が形成されてい
る。Ｎウェル層３０２上において、ＰＭＯＳ１１１のソ
ース電極２１１とドレイン電極２１３との間に、ゲート
酸化膜を介してゲート電極２１５が形成され、Ｎウェル
層３０３上において、ＰＭＯＳ１３３のソース電極２２
１とドレイン電極２２３との間に、ゲート酸化膜を介し
てゲート電極２２５が形成されている。
Ｐ型シリコン基板を用いて構成した図である。図５
（ａ）において、Ｐ型シリコン基板３０１には３つのＮ
ウェル層３０２、３０３、３０４とＰウェル層３０６が
形成されている。Ｎウェル層３０２内には、ＰＭＯＳ１
１１のソース電極２１１及びドレイン電極２１３が形成
され、Ｎウェル層３０３内には、ＰＭＯＳ１３３のソー
ス電極２２１及びドレイン電極２２３が形成されてい
る。Ｎウェル層３０２上において、ＰＭＯＳ１１１のソ
ース電極２１１とドレイン電極２１３との間に、ゲート
酸化膜を介してゲート電極２１５が形成され、Ｎウェル
層３０３上において、ＰＭＯＳ１３３のソース電極２２
１とドレイン電極２２３との間に、ゲート酸化膜を介し
てゲート電極２２５が形成されている。
【００９１】Ｎウェル層３０４内にはＰウェル層３０５
が形成されている。Ｐウェル層３０５内には、ＮＭＯＳ
１４３のソース電極２３１及びドレイン電極２３３が形
成されている。Ｐウェル層３０５上において、ＮＭＯＳ
１４３のソース電極２３１とドレイン電極２３３との間
に、ゲート酸化膜を介してゲート電極２３５が形成され
ている。
が形成されている。Ｐウェル層３０５内には、ＮＭＯＳ
１４３のソース電極２３１及びドレイン電極２３３が形
成されている。Ｐウェル層３０５上において、ＮＭＯＳ
１４３のソース電極２３１とドレイン電極２３３との間
に、ゲート酸化膜を介してゲート電極２３５が形成され
ている。
【００９２】また、Ｐウェル層３０６内には、ＮＭＯＳ
１２１のソース電極２４１及びドレイン電極２４３がそ
れぞれ形成されている。Ｐウェル層３０６上において、
ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４
３との間に、ゲート酸化膜を介してゲート電極２４５が
形成されている。
１２１のソース電極２４１及びドレイン電極２４３がそ
れぞれ形成されている。Ｐウェル層３０６上において、
ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４
３との間に、ゲート酸化膜を介してゲート電極２４５が
形成されている。
【００９３】Ｎウェル層３０２及びＰＭＯＳ１１１のソ
ース電極２１１はＶＤＤ線１０１を介してパッド１６１
に接続されている。Ｎウェル層３０３はＶＤＤＳ線１０
６を介してパッド１６３に接続されている。ＰＭＯＳ１
１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介し
てＰＭＯＳ１３３のソース電極２２１に接続されてい
る。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７
を介してＮＭＯＳ１４３のドレイン電極２３３に接続さ
れている。
ース電極２１１はＶＤＤ線１０１を介してパッド１６１
に接続されている。Ｎウェル層３０３はＶＤＤＳ線１０
６を介してパッド１６３に接続されている。ＰＭＯＳ１
１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介し
てＰＭＯＳ１３３のソース電極２２１に接続されてい
る。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７
を介してＮＭＯＳ１４３のドレイン電極２３３に接続さ
れている。
【００９４】Ｐウェル層３０５は、ＶＳＳＳ線１０７を
介してパッド１６４に接続されている。ＮＭＯＳ１４３
のソース電極２４１はＶＳＳＶ線１０４を介してＮＭＯ
Ｓ１２１のドレイン電極２４３に接続されている。Ｐウ
ェル層３０６及びＮＭＯＳ１２１のソース電極２４１は
ＶＳＳ線１０２を介してパッド１６２に接続されてい
る。
介してパッド１６４に接続されている。ＮＭＯＳ１４３
のソース電極２４１はＶＳＳＶ線１０４を介してＮＭＯ
Ｓ１２１のドレイン電極２４３に接続されている。Ｐウ
ェル層３０６及びＮＭＯＳ１２１のソース電極２４１は
ＶＳＳ線１０２を介してパッド１６２に接続されてい
る。
【００９５】図５（ａ）において、Ｎウェル層３０４を
設けているのは、Ｐウェル層３０５とＰウェル層３０６
とが、Ｐ型シリコン基板を介して電気的に抵抗性接続が
なされてしまうことを防止するためである。このため、
Ｎウェル層３０４はＰウェル層３０５を取り囲むように
形成されている。このＮウェル層３０４には電源電圧Ｖ
ＤＤ等の高電位側電源電圧を与えることにより、Ｐウェ
ル層３０５とＰウェル層３０６とは電気的に分離するこ
とができる。
設けているのは、Ｐウェル層３０５とＰウェル層３０６
とが、Ｐ型シリコン基板を介して電気的に抵抗性接続が
なされてしまうことを防止するためである。このため、
Ｎウェル層３０４はＰウェル層３０５を取り囲むように
形成されている。このＮウェル層３０４には電源電圧Ｖ
ＤＤ等の高電位側電源電圧を与えることにより、Ｐウェ
ル層３０５とＰウェル層３０６とは電気的に分離するこ
とができる。
【００９６】Ｎウェル層３０２、３０３及びＰウェル層
３０５、３０６がそれぞれ各ウェル層内に構成されるＰ
ＭＯＳやＮＭＯＳにおけるサブストレート端子に相当す
る。よって、第２の実施の形態におけるＩＣのスイッチ
であるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレ
ート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴの
サブストレート端子とは異なる電圧が供給される構成と
することができる。よって、第２の実施の形態のＩＣ
は、図５（ａ）に示すようなウェル構造とすることで実
現可能である。このようなウェル構造はトリプルウェル
構造と呼ばれ、トリプルウェル構造のＣＭＯＳプロセス
技術にて、第２の実施の形態のＩＣは実現可能である。
３０５、３０６がそれぞれ各ウェル層内に構成されるＰ
ＭＯＳやＮＭＯＳにおけるサブストレート端子に相当す
る。よって、第２の実施の形態におけるＩＣのスイッチ
であるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレ
ート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴの
サブストレート端子とは異なる電圧が供給される構成と
することができる。よって、第２の実施の形態のＩＣ
は、図５（ａ）に示すようなウェル構造とすることで実
現可能である。このようなウェル構造はトリプルウェル
構造と呼ばれ、トリプルウェル構造のＣＭＯＳプロセス
技術にて、第２の実施の形態のＩＣは実現可能である。
【００９７】図５（ｂ）は、第２の実施の形態のＩＣを
Ｎ型シリコン基板を用いて構成した図である。図５
（ｂ）において、Ｎ型シリコン基板４０１には３つのＰ
ウェル層４０４、４０５、４０６とＮウェル層４０２が
形成されている。Ｎウェル層４０２内には、ＰＭＯＳ１
１１のソース電極２１１及びドレイン電極２１３が形成
され、Ｐウェル層４０４内にはＮウェル層４０３が形成
されている。Ｎウェル層４０３内には、ＰＭＯＳ１３３
のソース電極２２１及びドレイン電極２２３が形成され
ている。Ｎウェル層４０２上において、ＰＭＯＳ１１１
のソース電極２１１とドレイン電極２１３との間に、ゲ
ート酸化膜を介してゲート電極２１５が形成され、Ｎウ
ェル層４０３上において、ＰＭＯＳ１３３のソース電極
２２１とドレイン電極２２３との間に、ゲート酸化膜を
介してゲート電極２２５が形成されている。
Ｎ型シリコン基板を用いて構成した図である。図５
（ｂ）において、Ｎ型シリコン基板４０１には３つのＰ
ウェル層４０４、４０５、４０６とＮウェル層４０２が
形成されている。Ｎウェル層４０２内には、ＰＭＯＳ１
１１のソース電極２１１及びドレイン電極２１３が形成
され、Ｐウェル層４０４内にはＮウェル層４０３が形成
されている。Ｎウェル層４０３内には、ＰＭＯＳ１３３
のソース電極２２１及びドレイン電極２２３が形成され
ている。Ｎウェル層４０２上において、ＰＭＯＳ１１１
のソース電極２１１とドレイン電極２１３との間に、ゲ
ート酸化膜を介してゲート電極２１５が形成され、Ｎウ
ェル層４０３上において、ＰＭＯＳ１３３のソース電極
２２１とドレイン電極２２３との間に、ゲート酸化膜を
介してゲート電極２２５が形成されている。
【００９８】Ｐウェル層４０５内には、ＮＭＯＳ１４３
のソース電極２３１及びドレイン電極２３３が形成され
ている。Ｐウェル層４０５上において、ＮＭＯＳ１４３
のソース電極２３１とドレイン電極２３３との間に、ゲ
ート酸化膜を介してゲート電極２３５が形成されてい
る。
のソース電極２３１及びドレイン電極２３３が形成され
ている。Ｐウェル層４０５上において、ＮＭＯＳ１４３
のソース電極２３１とドレイン電極２３３との間に、ゲ
ート酸化膜を介してゲート電極２３５が形成されてい
る。
【００９９】また、Ｐウェル層４０６内には、ＮＭＯＳ
１２１のソース電極２４１及びドレイン電極２４３がそ
れぞれ形成されている。Ｐウェル層４０６上において、
ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４
３との間に、ゲート酸化膜を介してゲート電極２４５が
形成されている。
１２１のソース電極２４１及びドレイン電極２４３がそ
れぞれ形成されている。Ｐウェル層４０６上において、
ＮＭＯＳ１２１のソース電極２４１とドレイン電極２４
３との間に、ゲート酸化膜を介してゲート電極２４５が
形成されている。
【０１００】Ｎウェル層４０２及びＰＭＯＳ１１１のソ
ース電極２１１はＶＤＤ線１０１を介してパッド１６１
に接続されている。Ｎウェル層４０３はＶＤＤＳ線１０
６を介してパッド１６３に接続されている。ＰＭＯＳ１
１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介し
てＰＭＯＳ１３３のソース電極２２１に接続されてい
る。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７
を介してＮＭＯＳ１４３のドレイン電極２３３に接続さ
れている。
ース電極２１１はＶＤＤ線１０１を介してパッド１６１
に接続されている。Ｎウェル層４０３はＶＤＤＳ線１０
６を介してパッド１６３に接続されている。ＰＭＯＳ１
１１のドレイン電極２１３は、ＶＤＤＶ線１０３を介し
てＰＭＯＳ１３３のソース電極２２１に接続されてい
る。ＰＭＯＳ１３３のドレイン電極２２３は配線２０７
を介してＮＭＯＳ１４３のドレイン電極２３３に接続さ
れている。
【０１０１】Ｐウェル層４０５は、ＶＳＳＳ線１０７を
介してパッド１６４に接続されている。ＮＭＯＳ１４３
のソース電極２３１はＶＳＳＶ線１０４を介してＮＭＯ
Ｓ１２１のドレイン電極２４３に接続されている。Ｐウ
ェル層４０６及びＮＭＯＳ１２１のソース電極２４１は
ＶＳＳ線１０２を介してパッド１６２に接続されてい
る。
介してパッド１６４に接続されている。ＮＭＯＳ１４３
のソース電極２３１はＶＳＳＶ線１０４を介してＮＭＯ
Ｓ１２１のドレイン電極２４３に接続されている。Ｐウ
ェル層４０６及びＮＭＯＳ１２１のソース電極２４１は
ＶＳＳ線１０２を介してパッド１６２に接続されてい
る。
【０１０２】図５（ｂ）において、Ｐウェル層４０４を
設けているのは、Ｎウェル層４０２とＮウェル層４０３
とが、Ｎ型シリコン基板４０１を介して電気的に抵抗性
接続がなされてしまうことを防止するためである。この
ため、Ｐウェル層４０４はＮウェル層４０３を取り囲む
ように形成されている。このＰウェル層４０４には電源
電圧ＶＳＳ等の低電位側電源電圧を与えることにより、
Ｎウェル層４０２とＮウェル層４０３とは電気的に分離
することができる。
設けているのは、Ｎウェル層４０２とＮウェル層４０３
とが、Ｎ型シリコン基板４０１を介して電気的に抵抗性
接続がなされてしまうことを防止するためである。この
ため、Ｐウェル層４０４はＮウェル層４０３を取り囲む
ように形成されている。このＰウェル層４０４には電源
電圧ＶＳＳ等の低電位側電源電圧を与えることにより、
Ｎウェル層４０２とＮウェル層４０３とは電気的に分離
することができる。
【０１０３】Ｎウェル層４０２、４０３及びＰウェル層
４０５、４０６がそれぞれ各ウェル層内に構成されるＰ
ＭＯＳやＮＭＯＳにおけるサブストレート端子に相当す
る。よって、第２の実施の形態におけるＩＣのスイッチ
であるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレ
ート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴの
サブストレート端子とは異なる電圧が供給される構成と
することができる。よって、第２の実施の形態のＩＣ
は、Ｎ型シリコン基板を用いても、図５（ｂ）に示すよ
うなウェル構造とすることで実現可能である。
４０５、４０６がそれぞれ各ウェル層内に構成されるＰ
ＭＯＳやＮＭＯＳにおけるサブストレート端子に相当す
る。よって、第２の実施の形態におけるＩＣのスイッチ
であるＰＭＯＳ１１１とＮＭＯＳ１２１の各サブストレ
ート端子には論理ゲート回路１０５の各ＭＯＳＦＥＴの
サブストレート端子とは異なる電圧が供給される構成と
することができる。よって、第２の実施の形態のＩＣ
は、Ｎ型シリコン基板を用いても、図５（ｂ）に示すよ
うなウェル構造とすることで実現可能である。
【０１０４】次に、第３の実施の形態についてを図面を
用いて説明する。図６は第３の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図６にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図６の構成の説明においては、図１
と異なる部分についてのみ説明する。
用いて説明する。図６は第３の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図６にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図６の構成の説明においては、図１
と異なる部分についてのみ説明する。
【０１０５】図６においては、図１のＩＣに対して、Ｖ
ＤＤＳ線１０６とＶＤＤ線１０１とを後工程にて接続で
きるように、ＶＤＤ線１０１にＶＤＤＳ線１０６との接
続用のパッド１６５を設けている。また、ＶＳＳＳ線１
０７とＶＳＳ線１０２とを後工程にて接続できるよう
に、ＶＳＳ線１０２にＶＳＳＳ線１０７との接続用のパ
ッド１６６を設けている。なお、ここで言う「後工程」
とは、シリコン基板上に素子を形成する製造プロセス工
程（一般にウェハプロセス工程と言われる）の完了後に
おける、プロービングによるテスト等を実施して得られ
た良品と判断されたチップをスクライブ、ワイヤボン
ド、及びパッケージングする組立工程（一般にアセンブ
リ工程と言われる）のことを指すものである。図６は、
パッド１６３がパッド１６５にワイヤ１６７にてワイヤ
ボンド接続され、パッド１６４がパッド１６６にワイヤ
１６８にてワイヤボンド接続された状態を示している。
ＤＤＳ線１０６とＶＤＤ線１０１とを後工程にて接続で
きるように、ＶＤＤ線１０１にＶＤＤＳ線１０６との接
続用のパッド１６５を設けている。また、ＶＳＳＳ線１
０７とＶＳＳ線１０２とを後工程にて接続できるよう
に、ＶＳＳ線１０２にＶＳＳＳ線１０７との接続用のパ
ッド１６６を設けている。なお、ここで言う「後工程」
とは、シリコン基板上に素子を形成する製造プロセス工
程（一般にウェハプロセス工程と言われる）の完了後に
おける、プロービングによるテスト等を実施して得られ
た良品と判断されたチップをスクライブ、ワイヤボン
ド、及びパッケージングする組立工程（一般にアセンブ
リ工程と言われる）のことを指すものである。図６は、
パッド１６３がパッド１６５にワイヤ１６７にてワイヤ
ボンド接続され、パッド１６４がパッド１６６にワイヤ
１６８にてワイヤボンド接続された状態を示している。
【０１０６】ワイヤ１６７及びワイヤ１６８により、そ
れぞれパッド１６３とパッド１６５、及びパッド１６４
とパッド１６６を接続する前においては、第１の実施の
形態と同様の状態となる。このため、第１の実施の形態
と同様な作用、効果が望めるものである。つまり、第１
の実施の形態と同様に、ＩＤＤＱ試験等を実施すること
ができる。
れぞれパッド１６３とパッド１６５、及びパッド１６４
とパッド１６６を接続する前においては、第１の実施の
形態と同様の状態となる。このため、第１の実施の形態
と同様な作用、効果が望めるものである。つまり、第１
の実施の形態と同様に、ＩＤＤＱ試験等を実施すること
ができる。
【０１０７】ＩＤＤＱ試験等の製品の量産出荷テスト時
の後に、後工程にてそれぞれパッド１６３とパッド１６
５、及びパッド１６４とパッド１６６を、それぞれワイ
ヤ１６７及び１６８によりワイヤボンド接続する。この
ため、ＩＣとしての外部端子としては、パッド１６３と
パッド１６５を電源電圧ＶＤＤを外部から受ける１つの
外部端子でよく、パッド１６４とパッド１６６を接地電
圧ＶＳＳを外部から受ける１つの外部端子でよい。よっ
て、パッド１６３、１６４の追加に応じて、ＩＣとして
の外部端子が追加されることがないため、ＩＣとしての
外部端子数は、本発明を適用しないものと同様とするこ
とができる。
の後に、後工程にてそれぞれパッド１６３とパッド１６
５、及びパッド１６４とパッド１６６を、それぞれワイ
ヤ１６７及び１６８によりワイヤボンド接続する。この
ため、ＩＣとしての外部端子としては、パッド１６３と
パッド１６５を電源電圧ＶＤＤを外部から受ける１つの
外部端子でよく、パッド１６４とパッド１６６を接地電
圧ＶＳＳを外部から受ける１つの外部端子でよい。よっ
て、パッド１６３、１６４の追加に応じて、ＩＣとして
の外部端子が追加されることがないため、ＩＣとしての
外部端子数は、本発明を適用しないものと同様とするこ
とができる。
【０１０８】よって、第３の実施の形態によれば、第１
の実施の形態と同様な効果が得られるとともに、ＩＣの
端子数の増加を防止することができるため、ＩＣ製品と
しての使い易さを損なうことや、パッケージ材料費用の
コストアップを発生することがない。また、第３の実施
の形態の特徴を第２の実施の形態のＩＣに適用すること
も可能である。
の実施の形態と同様な効果が得られるとともに、ＩＣの
端子数の増加を防止することができるため、ＩＣ製品と
しての使い易さを損なうことや、パッケージ材料費用の
コストアップを発生することがない。また、第３の実施
の形態の特徴を第２の実施の形態のＩＣに適用すること
も可能である。
【０１０９】次に、第４の実施の形態についてを図面を
用いて説明する。図７は第４の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図７にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図７の構成の説明においては、図１
と異なる部分についてのみ説明する。
用いて説明する。図７は第４の実施の形態における半導
体集積回路の要部を示す回路図である。なお、図７にお
いて、図１と同様な構成要素については、同様の符号を
付けている。また、図７の構成の説明においては、図１
と異なる部分についてのみ説明する。
【０１１０】図７においては、図１の回路に対して、パ
ッド１６３、１６４の代わりに、論理ゲート回路１０５
を構成する各ＭＯＳＦＥＴのサブストレート電圧を発生
する電圧発生回路２０１が設けられている。電圧発生回
路２０１を設けたことに伴って、パッド２０５、ＮＭＯ
Ｓ２０３、ＰＭＯＳ２０７も設けられている。図７にお
けるその他の構成要素は図１と同様である。
ッド１６３、１６４の代わりに、論理ゲート回路１０５
を構成する各ＭＯＳＦＥＴのサブストレート電圧を発生
する電圧発生回路２０１が設けられている。電圧発生回
路２０１を設けたことに伴って、パッド２０５、ＮＭＯ
Ｓ２０３、ＰＭＯＳ２０７も設けられている。図７にお
けるその他の構成要素は図１と同様である。
【０１１１】電圧発生回路２０１には、パッド２０５に
入力される信号、例えば、ＩＤＤＱ試験等のテストを指
示するテスト信号が配線２１３を介して入力される。ま
た、電圧発生回路２０１には、ＮＭＯＳ２０３が導通状
態の時に、ＮＭＯＳ２０３を介してクロック信号ＣＫが
入力される。ＮＭＯＳ２０３のゲート電極はパッド２０
５に接続されている。ＰＭＯＳ２０７は、導通状態の時
に、クロック信号ＣＫをＩＣ内部、例えば、論理ゲート
回路１０５に伝達するものである。ＰＭＯＳ２０７のゲ
ート電極はパッド２０５に接続されている。
入力される信号、例えば、ＩＤＤＱ試験等のテストを指
示するテスト信号が配線２１３を介して入力される。ま
た、電圧発生回路２０１には、ＮＭＯＳ２０３が導通状
態の時に、ＮＭＯＳ２０３を介してクロック信号ＣＫが
入力される。ＮＭＯＳ２０３のゲート電極はパッド２０
５に接続されている。ＰＭＯＳ２０７は、導通状態の時
に、クロック信号ＣＫをＩＣ内部、例えば、論理ゲート
回路１０５に伝達するものである。ＰＭＯＳ２０７のゲ
ート電極はパッド２０５に接続されている。
【０１１２】つまり、パッド２０５から、高電位側電源
電圧ＶＤＤレベルの電圧を有するテスト信号が入力され
た時には、ＰＭＯＳ２０７は非導通状態となり、ＮＭＯ
Ｓ２０３は導通状態となる。このため、論理ゲート回路
１０５にはクロック信号ＣＫが転送されないため、論理
ゲート回路１０５の出力電圧のレベルを固定しておくこ
とができる。また、電圧発生回路２０１にはクロック信
号ＣＫが供給され、論理ゲート回路１０５を構成する各
ＭＯＳＦＥＴのしきい値電圧を高くするサブストレート
電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線
１０７に伝達する。従って、第１の実施の形態と同様
に、ＩＤＤＱ試験を実施することができる。
電圧ＶＤＤレベルの電圧を有するテスト信号が入力され
た時には、ＰＭＯＳ２０７は非導通状態となり、ＮＭＯ
Ｓ２０３は導通状態となる。このため、論理ゲート回路
１０５にはクロック信号ＣＫが転送されないため、論理
ゲート回路１０５の出力電圧のレベルを固定しておくこ
とができる。また、電圧発生回路２０１にはクロック信
号ＣＫが供給され、論理ゲート回路１０５を構成する各
ＭＯＳＦＥＴのしきい値電圧を高くするサブストレート
電圧を発生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線
１０７に伝達する。従って、第１の実施の形態と同様
に、ＩＤＤＱ試験を実施することができる。
【０１１３】また、パッド２０５から、低電位側電源電
圧ＶＳＳレベルの電圧を有するテスト信号が入力された
時には、ＰＭＯＳ２０７は導通状態となり、ＮＭＯＳ２
０３は非導通状態となる。このため、論理ゲート回路１
０５にはクロック信号ＣＫが転送される。また、電圧発
生回路２０１にはクロック信号ＣＫが供給されないた
め、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴの
しきい値電圧を低い状態に保つサブストレート電圧を発
生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に
伝達する。従って、第１の実施の形態と同様に、論理ゲ
ート回路１０５は論理動作可能となり、ＩＣ全体として
通常の動作が実行できる。
圧ＶＳＳレベルの電圧を有するテスト信号が入力された
時には、ＰＭＯＳ２０７は導通状態となり、ＮＭＯＳ２
０３は非導通状態となる。このため、論理ゲート回路１
０５にはクロック信号ＣＫが転送される。また、電圧発
生回路２０１にはクロック信号ＣＫが供給されないた
め、論理ゲート回路１０５を構成する各ＭＯＳＦＥＴの
しきい値電圧を低い状態に保つサブストレート電圧を発
生し、これを、ＶＤＤＳ線１０６、ＶＳＳＳ線１０７に
伝達する。従って、第１の実施の形態と同様に、論理ゲ
ート回路１０５は論理動作可能となり、ＩＣ全体として
通常の動作が実行できる。
【０１１４】ここで、電圧発生回路２０１の構成につい
てを図面を用いて説明する。図８は、電圧発生回路２０
１の回路図である。
てを図面を用いて説明する。図８は、電圧発生回路２０
１の回路図である。
【０１１５】図８に示すように、電圧発生回路２０１は
２入力１出力のＮＡＮＤゲート２２１、インバータ２２
１、コンデンサ２２３及び２２４、ＮＭＯＳ２２５〜２
２８から構成されている。ＮＡＮＤゲート２２１の２つ
の入力端子には配線２１１を介してクロック信号ＣＫ
と、配線２１３を介してパッド２０５から入力される信
号（例えばテスト信号）が入力される。ＮＡＮＤゲート
２２１の出力端子はインバータ２２２の入力端子に接続
されている。インバータ２２２の出力端子はコンデンサ
２２３及び２２４それぞれの一方の電極に接続されてい
る。なお、電圧発生回路２０１を構成する各ＮＭＯＳ２
２５〜２２８は、ＮＭＯＳ１２１と同様に高いしきい値
電圧を有するものとし、各ＮＭＯＳ２２５〜２２８のサ
ブストレート端子はＶＳＳ線１０２に接続されているも
のとする。
２入力１出力のＮＡＮＤゲート２２１、インバータ２２
１、コンデンサ２２３及び２２４、ＮＭＯＳ２２５〜２
２８から構成されている。ＮＡＮＤゲート２２１の２つ
の入力端子には配線２１１を介してクロック信号ＣＫ
と、配線２１３を介してパッド２０５から入力される信
号（例えばテスト信号）が入力される。ＮＡＮＤゲート
２２１の出力端子はインバータ２２２の入力端子に接続
されている。インバータ２２２の出力端子はコンデンサ
２２３及び２２４それぞれの一方の電極に接続されてい
る。なお、電圧発生回路２０１を構成する各ＮＭＯＳ２
２５〜２２８は、ＮＭＯＳ１２１と同様に高いしきい値
電圧を有するものとし、各ＮＭＯＳ２２５〜２２８のサ
ブストレート端子はＶＳＳ線１０２に接続されているも
のとする。
【０１１６】コンデンサ２２３の他方の電極はＮＭＯＳ
２２５及び２２７それぞれの一方の電極に接続されてい
る。ＮＭＯＳ２２５のゲート電極及び他方の電極には高
電位側電源電圧ＶＤＤが供給されている。ＮＭＯＳ２２
７のゲート電極はコンデンサ２２３の他方の電極と接続
されている。ＮＭＯＳ２２７の他方の電極はＶＤＤＳ線
１０６に接続されている。
２２５及び２２７それぞれの一方の電極に接続されてい
る。ＮＭＯＳ２２５のゲート電極及び他方の電極には高
電位側電源電圧ＶＤＤが供給されている。ＮＭＯＳ２２
７のゲート電極はコンデンサ２２３の他方の電極と接続
されている。ＮＭＯＳ２２７の他方の電極はＶＤＤＳ線
１０６に接続されている。
【０１１７】コンデンサ２２４の他方の電極はＮＭＯＳ
２２６及び２２８それぞれの一方の電極に接続されてい
る。ＮＭＯＳ２２６のゲート電極はコンデンサ２２３の
他方の電極と接続されている。ＮＭＯＳ２２６の他方の
電極には低電位側電源電圧ＶＳＳが供給されている。Ｎ
ＭＯＳ２２８のゲート電極及び他方の電極はＶＳＳＳ線
１０７に接続されている。
２２６及び２２８それぞれの一方の電極に接続されてい
る。ＮＭＯＳ２２６のゲート電極はコンデンサ２２３の
他方の電極と接続されている。ＮＭＯＳ２２６の他方の
電極には低電位側電源電圧ＶＳＳが供給されている。Ｎ
ＭＯＳ２２８のゲート電極及び他方の電極はＶＳＳＳ線
１０７に接続されている。
【０１１８】このように接続された電圧発生回路２０１
はパッド２０５から、電圧レベルが低電位側電源電圧Ｖ
ＳＳレベルのテスト信号が入力された時は、ＮＡＮＤゲ
ート２２１の出力信号の電圧レベルが高電位側電源電圧
ＶＤＤレベルに固定される。このため、ＶＤＤＳ線１０
６には、導通状態のＮＭＯＳ２２５、２２７を介して高
電位側電源電圧ＶＤＤが供給されることとなり、ＶＳＳ
Ｓ線１０７には、導通状態のＮＭＯＳ２２６、２２８を
介して低電位側電源電圧ＶＳＳが供給されることとな
る。このため、上述したように、論理ゲート回路１０５
の各ＭＯＳＦＥＴのしきい値電圧は低い状態に維持さ
れ、論理ゲート回路１０５は論理動作可能となり、ＩＣ
全体として通常の動作が実行できる。
はパッド２０５から、電圧レベルが低電位側電源電圧Ｖ
ＳＳレベルのテスト信号が入力された時は、ＮＡＮＤゲ
ート２２１の出力信号の電圧レベルが高電位側電源電圧
ＶＤＤレベルに固定される。このため、ＶＤＤＳ線１０
６には、導通状態のＮＭＯＳ２２５、２２７を介して高
電位側電源電圧ＶＤＤが供給されることとなり、ＶＳＳ
Ｓ線１０７には、導通状態のＮＭＯＳ２２６、２２８を
介して低電位側電源電圧ＶＳＳが供給されることとな
る。このため、上述したように、論理ゲート回路１０５
の各ＭＯＳＦＥＴのしきい値電圧は低い状態に維持さ
れ、論理ゲート回路１０５は論理動作可能となり、ＩＣ
全体として通常の動作が実行できる。
【０１１９】また、パッド２０５から、電圧レベルが高
電位側電源電圧ＶＤＤレベルのテスト信号が入力された
時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが
配線２１１から伝達されるクロック信号ＣＫの電圧レベ
ルに応じたものとなる。このＮＡＮＤゲート２２１の出
力信号がインバータ２２２にて波形整形されて、コンデ
ンサ２２３、２２４の一方の電極に伝達される。コンデ
ンサ２２３、２２４はインバータ２２２の出力信号に応
じて、充放電を繰り返し行う。このコンデンサの動作に
基づいて、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ
２２５、２２７を介して供給される高電位側電源電圧Ｖ
ＤＤより高い電圧、例えば、ＶＤＤ＋１．０Ｖが供給さ
れることとなり、ＶＳＳＳ線１０７には、導通状態のＮ
ＭＯＳ２２６、２２８を介して供給される低電位側電源
電圧ＶＳＳより低い電圧、例えば、ＶＳＳー２．０Ｖが
供給されることとなる。このため、上述したように、論
理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧を
高くすることができ、ＩＤＤＱ試験が実行できる。
電位側電源電圧ＶＤＤレベルのテスト信号が入力された
時は、ＮＡＮＤゲート２２１の出力信号の電圧レベルが
配線２１１から伝達されるクロック信号ＣＫの電圧レベ
ルに応じたものとなる。このＮＡＮＤゲート２２１の出
力信号がインバータ２２２にて波形整形されて、コンデ
ンサ２２３、２２４の一方の電極に伝達される。コンデ
ンサ２２３、２２４はインバータ２２２の出力信号に応
じて、充放電を繰り返し行う。このコンデンサの動作に
基づいて、ＶＤＤＳ線１０６には、導通状態のＮＭＯＳ
２２５、２２７を介して供給される高電位側電源電圧Ｖ
ＤＤより高い電圧、例えば、ＶＤＤ＋１．０Ｖが供給さ
れることとなり、ＶＳＳＳ線１０７には、導通状態のＮ
ＭＯＳ２２６、２２８を介して供給される低電位側電源
電圧ＶＳＳより低い電圧、例えば、ＶＳＳー２．０Ｖが
供給されることとなる。このため、上述したように、論
理ゲート回路１０５の各ＭＯＳＦＥＴのしきい値電圧を
高くすることができ、ＩＤＤＱ試験が実行できる。
【０１２０】このように、第４の実施の形態によれば、
第１の実施の形態の効果が得られる上、高電位側電源電
圧ＶＤＤレベルあるいは低電位側電源電圧ＶＳＳレベル
の電圧レベルを有する信号をパッド２０５から入力する
ことで、論理ゲート回路１０５を構成する各ＭＯＳＦＥ
Ｔのサブストレート電圧を変更することができる。この
結果、ＩＣの外部にて論理ゲート回路１０５を構成する
各ＭＯＳＦＥＴのしきい値電圧を高くするようなサブス
トレート電圧を入力する必要あるいは、ＩＣの外部にて
そのようなサブストレート電圧を発生する回路を設ける
必要がない。
第１の実施の形態の効果が得られる上、高電位側電源電
圧ＶＤＤレベルあるいは低電位側電源電圧ＶＳＳレベル
の電圧レベルを有する信号をパッド２０５から入力する
ことで、論理ゲート回路１０５を構成する各ＭＯＳＦＥ
Ｔのサブストレート電圧を変更することができる。この
結果、ＩＣの外部にて論理ゲート回路１０５を構成する
各ＭＯＳＦＥＴのしきい値電圧を高くするようなサブス
トレート電圧を入力する必要あるいは、ＩＣの外部にて
そのようなサブストレート電圧を発生する回路を設ける
必要がない。
【０１２１】また、図７のＩＣを樹脂封止する場合に、
パッド２０５に対応して、パッド２０５に接続され、パ
ッド２０５に外部からのテスト信号を入力可能とするた
めの外部リードを設けておけば、パッケージングされた
後にも、必要に応じて、ＩＤＤＱ試験を行うことができ
るので、使い勝手がより高くなる。なお、上述したよう
なテスト信号を発生可能な回路を有するＩＣであれば、
そのテスト信号発生回路から出力されるテスト信号をパ
ッド２０５に入力されるようにしておけば、外部端子数
の増加もなくなることが期待できる。
パッド２０５に対応して、パッド２０５に接続され、パ
ッド２０５に外部からのテスト信号を入力可能とするた
めの外部リードを設けておけば、パッケージングされた
後にも、必要に応じて、ＩＤＤＱ試験を行うことができ
るので、使い勝手がより高くなる。なお、上述したよう
なテスト信号を発生可能な回路を有するＩＣであれば、
そのテスト信号発生回路から出力されるテスト信号をパ
ッド２０５に入力されるようにしておけば、外部端子数
の増加もなくなることが期待できる。
【０１２２】なお、ＶＳＳ線１０２に、図６に示すパッ
ド１６６のようなものを設けておけば、図７のＩＣを樹
脂封止する場合に、パッド１６６とパッド２０５をワイ
ヤボンディング接続すれば、外部端子数を増やすことな
く、通常のＩＣとしてのみ動作可能とすることもでき
る。また、ＮＭＯＳ２０３は設けなくともよいが、本実
施の形態においては、クロック信号ＣＫを電圧発生回路
２０１のＮＡＮＤゲート２２１に供給しないことによ
り、より確実な動作を電圧発生回路２０１が行えるよう
にするため、ＮＭＯＳ２０３を設けているものである。
なお、第４の実施の形態の特徴を第２の実施の形態のＩ
Ｃに適用することも可能である。
ド１６６のようなものを設けておけば、図７のＩＣを樹
脂封止する場合に、パッド１６６とパッド２０５をワイ
ヤボンディング接続すれば、外部端子数を増やすことな
く、通常のＩＣとしてのみ動作可能とすることもでき
る。また、ＮＭＯＳ２０３は設けなくともよいが、本実
施の形態においては、クロック信号ＣＫを電圧発生回路
２０１のＮＡＮＤゲート２２１に供給しないことによ
り、より確実な動作を電圧発生回路２０１が行えるよう
にするため、ＮＭＯＳ２０３を設けているものである。
なお、第４の実施の形態の特徴を第２の実施の形態のＩ
Ｃに適用することも可能である。
【０１２３】以上、第１、第２、第３及び第４の実施の
形態においては、ＶＤＤ線１０１とＶＤＤＶ線１０３と
の間に高いしきい値電圧を有するＰＭＯＳ１１１を持
ち、ＶＳＳ線１０２とＶＳＳＶ線１０４との間に高いし
きい値電圧を有するＮＭＯＳ１２１を持ち、論理ゲート
回路１０５が低いしきい値電圧を有するＭＯＳＦＥＴで
構成されたＭＴＣＭＯＳ技術を使用したＩＣについて、
本発明を適用した場合についてを述べてきた。しかしな
がら、ＭＴＣＭＯＳ技術では、ＰＭＯＳ１１１あるいは
ＮＭＯＳ１２１を省略した構成であっても問題はない。
形態においては、ＶＤＤ線１０１とＶＤＤＶ線１０３と
の間に高いしきい値電圧を有するＰＭＯＳ１１１を持
ち、ＶＳＳ線１０２とＶＳＳＶ線１０４との間に高いし
きい値電圧を有するＮＭＯＳ１２１を持ち、論理ゲート
回路１０５が低いしきい値電圧を有するＭＯＳＦＥＴで
構成されたＭＴＣＭＯＳ技術を使用したＩＣについて、
本発明を適用した場合についてを述べてきた。しかしな
がら、ＭＴＣＭＯＳ技術では、ＰＭＯＳ１１１あるいは
ＮＭＯＳ１２１を省略した構成であっても問題はない。
【０１２４】例えば、図９、図１０にそれぞれ第２の実
施の形態のＩＣの変形例を示す。図９のＩＣは、第２の
実施の形態である図３のＩＣに対して、ＮＭＯＳ１２１
及びＶＳＳＶ線１０４を削除している。また、論理ゲー
ト回路１０５には、ＶＳＳＶ線１０４の代わりにＶＳＳ
線１０２が直接接続されている。ＭＴＣＭＯＳ技術で
は、ＶＤＤ線１０１とＶＳＳ線１０２との間に、ＰＭＯ
Ｓ１１１あるいはＮＭＯＳ１２１に相当する、少なくと
も１つ以上の高いしきい値電圧を有するＭＯＳＦＥＴの
電源スイッチを設けておけば、待機モード時におけるサ
ブスレッショルドリーク電流を小さくすることができる
ため、図９の構成であってもよいことが理解できる。こ
のため、図９のような構成あっても、第２の実施の形態
と同様な効果が期待できる。
施の形態のＩＣの変形例を示す。図９のＩＣは、第２の
実施の形態である図３のＩＣに対して、ＮＭＯＳ１２１
及びＶＳＳＶ線１０４を削除している。また、論理ゲー
ト回路１０５には、ＶＳＳＶ線１０４の代わりにＶＳＳ
線１０２が直接接続されている。ＭＴＣＭＯＳ技術で
は、ＶＤＤ線１０１とＶＳＳ線１０２との間に、ＰＭＯ
Ｓ１１１あるいはＮＭＯＳ１２１に相当する、少なくと
も１つ以上の高いしきい値電圧を有するＭＯＳＦＥＴの
電源スイッチを設けておけば、待機モード時におけるサ
ブスレッショルドリーク電流を小さくすることができる
ため、図９の構成であってもよいことが理解できる。こ
のため、図９のような構成あっても、第２の実施の形態
と同様な効果が期待できる。
【０１２５】同様に、図１０のＩＣは、第２の実施の形
態である図３のＩＣに対して、ＰＭＯＳ１１１及びＶＤ
ＤＶ線１０３を削除している。また、論理ゲート回路１
０５には、ＶＤＤＶ線１０３の代わりにＶＤＤ線１０１
が直接接続されている。図１０の構成においても、第２
の実施の形態と同様な効果が期待できる。
態である図３のＩＣに対して、ＰＭＯＳ１１１及びＶＤ
ＤＶ線１０３を削除している。また、論理ゲート回路１
０５には、ＶＤＤＶ線１０３の代わりにＶＤＤ線１０１
が直接接続されている。図１０の構成においても、第２
の実施の形態と同様な効果が期待できる。
【０１２６】なお、図９あるいは図１０にて説明したよ
うな、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略し
た構成は、第２の実施の形態に限らず、第１、第３ある
いは第４の実施の形態のいずれとも組み合わせた適用が
可能である。
うな、ＰＭＯＳ１１１あるいはＮＭＯＳ１２１を省略し
た構成は、第２の実施の形態に限らず、第１、第３ある
いは第４の実施の形態のいずれとも組み合わせた適用が
可能である。
【０１２７】以上、各実施の形態についてを詳細に説明
したが、本発明は上記の構成に限定されるものではな
い。
したが、本発明は上記の構成に限定されるものではな
い。
【０１２８】例えば、論理ゲート回路１０５の回路構成
については、上記各実施の形態で説明したものに限られ
るものではない。つまり、論理ゲート回路１０５には、
低いしきい値電圧のＭＯＳＦＥＴだけでなく、高いしき
い値電圧のＭＯＳＦＥＴが含まれるものであってもよ
い。これは、特に、遅延時間を短くして高速化を必要と
することが要求されない回路においては、論理ゲート回
路１０５内において高いしきい値電圧のＭＯＳＦＥＴを
含めて構成される場合もあるからである。このような論
理ゲート回路１０５を有するＩＣにおいても、低いしき
い値電圧を有するＭＯＳＦＥＴのしきい値電圧を高くす
ることが可能なように、本発明の構成を適用すれば、本
発明における効果を得ることができる。
については、上記各実施の形態で説明したものに限られ
るものではない。つまり、論理ゲート回路１０５には、
低いしきい値電圧のＭＯＳＦＥＴだけでなく、高いしき
い値電圧のＭＯＳＦＥＴが含まれるものであってもよ
い。これは、特に、遅延時間を短くして高速化を必要と
することが要求されない回路においては、論理ゲート回
路１０５内において高いしきい値電圧のＭＯＳＦＥＴを
含めて構成される場合もあるからである。このような論
理ゲート回路１０５を有するＩＣにおいても、低いしき
い値電圧を有するＭＯＳＦＥＴのしきい値電圧を高くす
ることが可能なように、本発明の構成を適用すれば、本
発明における効果を得ることができる。
【０１２９】このように、本発明の要旨を逸脱しない範
囲で、種々の変更が可能である。
囲で、種々の変更が可能である。
【０１３０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、不良検出率を向上することが可能な半導体集積
回路を提供することができる。
よれば、不良検出率を向上することが可能な半導体集積
回路を提供することができる。
【０１３１】また、本発明によれば、半導体集積回路の
チップサイズの増加を極力低減して、不良検出率を向上
することを実現可能な半導体集積回路を提供することが
できる。
チップサイズの増加を極力低減して、不良検出率を向上
することを実現可能な半導体集積回路を提供することが
できる。
【０１３２】また、本発明によれば、テスト時間やテス
トコストを増加することなく、不良検出率を向上できる
半導体集積回路の試験方法を提供することができる。
トコストを増加することなく、不良検出率を向上できる
半導体集積回路の試験方法を提供することができる。
【図１】本発明の第１の実施の形態における半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
【図２】ＭＯＳＦＥＴのしきい値電圧Ｖｔにおけるサブ
ストレートーソース間電圧Ｖｂｓ依存の一般的特性を示
す図である。
ストレートーソース間電圧Ｖｂｓ依存の一般的特性を示
す図である。
【図３】本発明の第２の実施の形態における半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
【図４】第１の実施の形態における半導体集積回路の構
造を示す要部断面図である。
造を示す要部断面図である。
【図５】第２の実施の形態における半導体集積回路の構
造を示す要部断面図である。
造を示す要部断面図である。
【図６】本発明の第３の実施の形態における半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
【図７】本発明の第４の実施の形態における半導体集積
回路の要部を示す回路図である。
回路の要部を示す回路図である。
【図８】図７における電圧発生回路の回路図である。
【図９】第２の実施の形態における半導体集積回路の変
形例である。
形例である。
【図１０】第２の実施の形態における半導体集積回路の
変形例である。
変形例である。
１０１ 高電位側電源電圧線 １０２ 低電位側電源電圧線 １０３ 高電位側疑似電源電圧線 １０４ 低電位側疑似電源電圧線 １０５ 論理ゲート回路 １０６ 高電位側サブストレート電源線 １０７ 低電位側サブストレート電源線 １１１ 高電位側電源スイッチ １２１ 低電位側電源スイッチ １５１、１５２ 容量 １６１、１６２、１６３、１６４、１６５、１６６、２
０５ パッド １３１、１３２、１３３ Ｐチャネル型ＭＯＳＦＥＴ １４１，１４２，１４３ Ｎチャネル型ＭＯＳＦＥＴ ２０１ 電圧発生回路 ２０３ Ｎチャネル型ＭＯＳＦＥＴ ２０７ Ｐチャネル型ＭＯＳＦＥＴ
０５ パッド １３１、１３２、１３３ Ｐチャネル型ＭＯＳＦＥＴ １４１，１４２，１４３ Ｎチャネル型ＭＯＳＦＥＴ ２０１ 電圧発生回路 ２０３ Ｎチャネル型ＭＯＳＦＥＴ ２０７ Ｐチャネル型ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｄ 27/092 Ｈ０３Ｋ 19/094 Ｄ Ｈ０３Ｋ 19/00 19/094 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 27/04 G01R 31/26 H03K 19/00 H03K 19/094 H01L 21/66
Claims (13)
- 【請求項１】 複数の第１導電型ＭＯＳトランジスタと
複数の第２導電型ＭＯＳトランジスタとを集積して構成
される半導体集積回路において、 第１の電源電圧が供給される第１の電源線と、 ゲート電極、第１及び第２の電極を有し、該第１の電極
が、前記第１の電源線に接続された、第１のしきい値を
有する第１導電型の第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタの前記第２の電極に接続
された第１の疑似電源線と、 前記第１のしきい値より低い第２のしきい値を有する少
なくとも１つの第１導電型の第２のＭＯＳトランジスタ
を含んで構成され、前記第１の疑似電源線から一方の電
源電圧が供給される内部論理回路と、 前記第２のＭＯＳトランジスタのサブストレート端子に
接続され、前記第１のＭＯＳトランジスタが導通状態に
おいて、前記第２のＭＯＳトランジスタのしきい値を高
くする電圧を供給可能な第１の端子と、 を有することを特徴とする半導体集積回路。 - 【請求項２】 前記第１のＭＯＳトランジスタのサブス
トレート端子には前記第１の電源電圧が供給されている
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１のＭＯＳトランジスタのサブス
トレート端子は、前記第１の端子に接続されていること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記半導体集積回路は、前記第１の電源
電圧とは異なる第２の電源電圧が供給される第２の電源
線と、 ゲート電極、第１及び第２の電極を有し、該第１の電極
が前記第２の電源線に接続された、第３のしきい値を有
する第２導電型の第３のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタの前記第２の電極に接続
され、前記内部論理回路へ他方の電源電圧を供給する第
２の疑似電源線と、を有し、 前記内部論理回路は、前記第３のしきい値より低い第４
のしきい値を有する少なくとも１つの第２導電型の第４
のＭＯＳトランジスタを含んで構成され、 前記半導体集積回路は、前記第４のＭＯＳトランジスタ
のサブストレート端子に接続し、前記第３のＭＯＳトラ
ンジスタが導通状態において、前記第４のＭＯＳトラン
ジスタのしきい値を高くする電圧を供給可能な第２の端
子を有することを特徴とする請求項１ないし請求項３の
いずれか１つに記載の半導体集積回路。 - 【請求項５】 前記第３のＭＯＳトランジスタのサブス
トレート端子には前記第２の電源電圧が供給されている
ことを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 前記第３のＭＯＳトランジスタのサブス
トレート端子は、前記第２の端子に接続されていること
を特徴とする請求項４記載の半導体集積回路。 - 【請求項７】 前記半導体集積回路は、前記第１の電源
線に接続された第３の端子を有し、前記半導体集積回路
が樹脂封止された状態においては、前記第１の端子と前
記第３の端子とがワイヤボンディング接続されているこ
とを特徴とする請求項１ないし請求項６のいずれか１つ
に記載の半導体集積回路。 - 【請求項８】 前記半導体集積回路は、前記第２の電源
線に接続された第４の端子を有し、前記半導体集積回路
が樹脂封止された状態においては、前記第２の端子と前
記第４の端子とがワイヤボンディング接続されているこ
とを特徴とする請求項４ないし請求項６のいずれか１つ
に記載の半導体集積回路。 - 【請求項９】 前記第１の電源線に前記第１の電源電圧
を供給し、前記第１のＭＯＳトランジスタを導通状態と
して、前記第１の端子を用いて、前記第２のＭＯＳトラ
ンジスタのしきい値を高くする電圧を、前記第２のＭＯ
Ｓトランジスタのサブストレート端子に供給した後に、
前記内部論理回路に流れる電流値を測定することを特徴
とする請求項１ないし請求項６のいずれか１つに記載の
半導体集積回路の試験方法。 - 【請求項１０】 前記第１の電源線に前記第１の電源電
圧を、前記第２の電源線に前記第２の電源電圧を、それ
ぞれ供給し、前記第１及び前記第３のＭＯＳトランジス
タを導通状態として、前記第１の端子を用いて、前記第
２のＭＯＳト ランジスタのしきい値を高くする電圧を、
前記第２のＭＯＳトランジスタのサブストレート端子
に、前記第２の端子を用いて、前記第４のＭＯＳトラン
ジスタのしきい値を高くする電圧を、前記第４のＭＯＳ
トランジスタのサブストレート端子に、それぞれ供給し
た後に、前記内部論理回路に流れる電流値を測定するこ
とを特徴とする請求項４ないし請求項６のいずれか１つ
に記載の半導体集積回路の試験方法。 - 【請求項１１】 前記第１及び前記第２のＭＯＳトラン
ジスタは、半導体基板に形成された第２導電型の第１の
ウェル層内に形成され、前記第１の端子は前記第１のウ
ェル層に接続されていることを特徴とする請求項３記載
の半導体集積回路。 - 【請求項１２】 前記第１のＭＯＳトランジスタは、半
導体基板に形成された第２導電型の第１のウェル層内に
形成され、前記第２のＭＯＳトランジスタは、前記半導
体基板に形成された第１導電型の第２のウェル層内の第
２導電型の第３のウェル層内に形成され、前記第１の端
子は、前記第３のウェル層に接続されていることを特徴
とする請求項２記載の半導体集積回路。 - 【請求項１３】 前記半導体集積回路は、前記第１の電
源線に接続された第３の端子と前記第２の電源線に接続
された第４の端子とを有し、前記半導体集積回路が樹脂
封止された状態においては、前記第１の端子と前記第３
の端子とが電気的に接続され、前記第２の端子と前記第
４の端子とがワイヤボンディング接続されていることを
特徴とする請求項４ないし請求項６のいずれか１つに記
載の半導体集積回路。
Priority Applications (4)
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|---|---|---|---|
| JP35157898A JP3187019B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体集積回路及びその試験方法 |
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| US09/946,514 US6476633B2 (en) | 1998-12-10 | 2001-09-06 | Semiconductor integrated circuit and testing method thereof |
| US10/218,617 US6617873B2 (en) | 1998-12-10 | 2002-08-15 | Semiconductor integrated circuit and testing method thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35157898A JP3187019B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体集積回路及びその試験方法 |
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|---|---|---|---|
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|---|---|
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Family
ID=18418227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35157898A Expired - Fee Related JP3187019B2 (ja) | 1998-12-10 | 1998-12-10 | 半導体集積回路及びその試験方法 |
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| Country | Link |
|---|---|
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