JPH05157799A - 半導体素子劣化検出回路 - Google Patents
半導体素子劣化検出回路Info
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- JPH05157799A JPH05157799A JP3349390A JP34939091A JPH05157799A JP H05157799 A JPH05157799 A JP H05157799A JP 3349390 A JP3349390 A JP 3349390A JP 34939091 A JP34939091 A JP 34939091A JP H05157799 A JPH05157799 A JP H05157799A
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Abstract
(57)【要約】
【目的】 直流電気特性測定用の電極端子の影響を除去
し、実際に受けている交流ストレスに近いストレスを被
測定トランジスタに印加できる。 【構成】 ＮＭＯＳトランジスタ１のゲート電極および
ドレイン電極にトランスファーゲート６，７を介して電
極パッド２，５を接続し、このトランスファーゲート
６，７を集積回路の実動作時には制御回路８により非導
通とし、直流電気特性測定時には導通するように制御す
ることを特徴としている。
し、実際に受けている交流ストレスに近いストレスを被
測定トランジスタに印加できる。 【構成】 ＮＭＯＳトランジスタ１のゲート電極および
ドレイン電極にトランスファーゲート６，７を介して電
極パッド２，５を接続し、このトランスファーゲート
６，７を集積回路の実動作時には制御回路８により非導
通とし、直流電気特性測定時には導通するように制御す
ることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、極微細化され、集積回
路中で高速動作するＭＯＳトランジスタの素子寿命を的
確に予測するのに好適な半導体素子劣化検出回路に関す
るものである。
路中で高速動作するＭＯＳトランジスタの素子寿命を的
確に予測するのに好適な半導体素子劣化検出回路に関す
るものである。
【０００２】
【従来の技術】大規模集積回路（以下、ＬＳＩと略す）
の高速化と高集積化を図るため、ＭＯＳトランジスタの
比例縮小則に従った微細化が進められている。しかしな
がら、素子性能の向上に対する配線容量等寄生容量の増
大が相対的に大きくなり、速度性能向上を図るため、素
子寸法の微細化に比例した電源電圧の低下はなされてい
ない。この結果、素子の微細化とともにドレイン付近の
電界強度が増加し、この高電界下で生ずるホットキャリ
アが雪崩イオン化を引き起こし、さらに、多くの電子や
ホール（正孔）を発生させる。このようなホット電子や
ホット正孔は、ゲート酸化膜に注入される等、種々のホ
ットキャリア効果を引き起こし、トランジスタ特性を劣
化させるため、ＬＳＩの信頼性上大きな問題になってい
る。特に、キャリアが電子であるＮＭＯＳは、ＰＭＯＳ
に比べ雪崩イオン化が起き易く深刻な問題になってい
る。
の高速化と高集積化を図るため、ＭＯＳトランジスタの
比例縮小則に従った微細化が進められている。しかしな
がら、素子性能の向上に対する配線容量等寄生容量の増
大が相対的に大きくなり、速度性能向上を図るため、素
子寸法の微細化に比例した電源電圧の低下はなされてい
ない。この結果、素子の微細化とともにドレイン付近の
電界強度が増加し、この高電界下で生ずるホットキャリ
アが雪崩イオン化を引き起こし、さらに、多くの電子や
ホール（正孔）を発生させる。このようなホット電子や
ホット正孔は、ゲート酸化膜に注入される等、種々のホ
ットキャリア効果を引き起こし、トランジスタ特性を劣
化させるため、ＬＳＩの信頼性上大きな問題になってい
る。特に、キャリアが電子であるＮＭＯＳは、ＰＭＯＳ
に比べ雪崩イオン化が起き易く深刻な問題になってい
る。
【０００３】これまで、微細ＣＭＯＳ回路のホットキャ
リア寿命を考慮した電源電圧の上限は、直流バイアス
（ストレス）によるＮＭＯＳＦＥＴの寿命試験によって
行われていた（公知文献１：E.Takeda and N.Suzuki,IE
EE Electron Device Lett.,Vol.EDL-4,No.4, pp111-11
3,1983)。この方法は、基板電流のみモニタして寿命予
測できるので広く用いられている。しかしながら、最
近、交流ストレスによる寿命試験の必要性が高まってい
る。実際の素子はＬＳＩ内でダイナミックに動作してい
るのであり、その場合、劣化がどうなるのかは実用的な
素子の信頼性寿命を予測する上で重要だからである。特
に、交流ストレスが直流ストレスより劣化を加速する交
流増速劣化が存在するか否かは大きな問題になっている
（公知文献２：W.Weber,C.Werner and G.Dorda,IEEE El
ectron Device Lett.,Vol.EDL-5.pp518.1984）。さら
に、０．２μｍ以下の極微細ＣＭＯＳ回路の信頼性を評
価するためには、１ｎｓ以下の速度でスイッチング動作
する素子の交流ストレスによる劣化を実験的に明らかに
する必要がある（公知文献３：H.Wang,M.Davis,H.De,S.
Bibyk and Y.Nissan-Cohen.Tech.Dig,Int'l Electron D
evices Meet.,Washington D.C.,1989,pp79(IEEE,New Yo
rk,1989)) 。
リア寿命を考慮した電源電圧の上限は、直流バイアス
（ストレス）によるＮＭＯＳＦＥＴの寿命試験によって
行われていた（公知文献１：E.Takeda and N.Suzuki,IE
EE Electron Device Lett.,Vol.EDL-4,No.4, pp111-11
3,1983)。この方法は、基板電流のみモニタして寿命予
測できるので広く用いられている。しかしながら、最
近、交流ストレスによる寿命試験の必要性が高まってい
る。実際の素子はＬＳＩ内でダイナミックに動作してい
るのであり、その場合、劣化がどうなるのかは実用的な
素子の信頼性寿命を予測する上で重要だからである。特
に、交流ストレスが直流ストレスより劣化を加速する交
流増速劣化が存在するか否かは大きな問題になっている
（公知文献２：W.Weber,C.Werner and G.Dorda,IEEE El
ectron Device Lett.,Vol.EDL-5.pp518.1984）。さら
に、０．２μｍ以下の極微細ＣＭＯＳ回路の信頼性を評
価するためには、１ｎｓ以下の速度でスイッチング動作
する素子の交流ストレスによる劣化を実験的に明らかに
する必要がある（公知文献３：H.Wang,M.Davis,H.De,S.
Bibyk and Y.Nissan-Cohen.Tech.Dig,Int'l Electron D
evices Meet.,Washington D.C.,1989,pp79(IEEE,New Yo
rk,1989)) 。
【０００４】上述した必要性から、できるだけ実動作に
近い交流ストレスをＭＯＳトランジスタに印加して、ト
ランジスタの電気的特性劣化を加速して寿命を予測する
方法が提案されている。従来、この方法にはインバータ
を用いたリングオシレータを動作させ、１段当りの遅延
時間の増加を素子の劣化と間接的に結び付けて評価する
方法と、動作の前後で被ストレス素子の直流特性を測定
し、直接素子の特性劣化を評価する方法があった（前者
の公知文献：吉田、奥山、池田、佐伯、石田、久保田、
電子情報通信学会技術報告 ＳＤＭ９０−３７、１９９
０；後者の公知文献：松崎、渡辺、南、長野、電子情報
通信学会技術報告 ＳＤＭ９０−５４、ｐｐ４１−４
５、１９９０）。このうち、後者の方法は従来の直流ス
トレスによる寿命試験との対応関係が明確になるので望
ましい。
近い交流ストレスをＭＯＳトランジスタに印加して、ト
ランジスタの電気的特性劣化を加速して寿命を予測する
方法が提案されている。従来、この方法にはインバータ
を用いたリングオシレータを動作させ、１段当りの遅延
時間の増加を素子の劣化と間接的に結び付けて評価する
方法と、動作の前後で被ストレス素子の直流特性を測定
し、直接素子の特性劣化を評価する方法があった（前者
の公知文献：吉田、奥山、池田、佐伯、石田、久保田、
電子情報通信学会技術報告 ＳＤＭ９０−３７、１９９
０；後者の公知文献：松崎、渡辺、南、長野、電子情報
通信学会技術報告 ＳＤＭ９０−５４、ｐｐ４１−４
５、１９９０）。このうち、後者の方法は従来の直流ス
トレスによる寿命試験との対応関係が明確になるので望
ましい。
【０００５】図７に、後者の方法による代表的な交流ス
トレスによる寿命予測回路を示す。ここで、１０３は寿
命を測定する被ストレス素子であるＮＭＯＳトランジス
タ（以下、ＮＭＯＳと略す）、２，３，４，５は前記Ｎ
ＭＯＳ１０３の電気的直流特性を測定するための電極パ
ッドであり、順にＮＭＯＳのゲート，ソース，基板及び
ドレインの各々の端子に直接接続されている。１０は交
流ストレス信号のモニター用パッド、１１は論理ゲート
列であるＣＭＯＳインバータ・チェイン、１２は高電位
側電源用電極パッド、１５は低電位側電源用電極パッド
であり、被ストレス素子，被測定素子であるＮＭＯＳ１
０３で構成されているＣＭＯＳインバータとでリンクオ
シレーターを構成している。
トレスによる寿命予測回路を示す。ここで、１０３は寿
命を測定する被ストレス素子であるＮＭＯＳトランジス
タ（以下、ＮＭＯＳと略す）、２，３，４，５は前記Ｎ
ＭＯＳ１０３の電気的直流特性を測定するための電極パ
ッドであり、順にＮＭＯＳのゲート，ソース，基板及び
ドレインの各々の端子に直接接続されている。１０は交
流ストレス信号のモニター用パッド、１１は論理ゲート
列であるＣＭＯＳインバータ・チェイン、１２は高電位
側電源用電極パッド、１５は低電位側電源用電極パッド
であり、被ストレス素子，被測定素子であるＮＭＯＳ１
０３で構成されているＣＭＯＳインバータとでリンクオ
シレーターを構成している。
【０００６】
【発明が解決しようとする課題】しかしながら、図７に
示した従来の回路では、以下の問題点がある。 被測定素子であるＮＭＯＳ１０３のゲート電極およ
びドレイン電極に直接直流特性測定用の大きな寄生容量
を有する電極パッド２および５がついているため、交流
信号の立ち上がりおよび立ち下がり特性が実動作に比べ
劣化してしまう。その結果、高速でスイッチング動作す
るＮＭＯＳ１０３の劣化を正確に評価できなくなる。 実際のＬＳＩでは高速に動作する順序回路もあれ
ば、間欠的に動作する組み合わせ論理回路もあり、交流
信号の周波数は回路に依存する。しかしながら、リング
発振器を用いているので、電源電圧を決めると交流スト
レス信号の周波数はインバータの段数で一意に決まって
しまい、自由に変えることができない。従って、寿命予
測には発振周波数の異なる複数の回路が必要になる。 交流ストレスによる劣化においては、被ストレス素
子であるＮＭＯＳ１０３のゲート電圧およびソース電圧
の位相関係が重要になるが、この回路では、この位相関
係が一意に決まってしまう。実際の論理ＬＳＩでは、論
理ゲートのファンイン数とファンアウト数により、この
論理ゲートを構成するトランジスタのゲート電圧および
ソース電圧の位相関係は変化する。従って、位相関係を
可変にして交流ストレスを印加できる回路が望ましい。
示した従来の回路では、以下の問題点がある。 被測定素子であるＮＭＯＳ１０３のゲート電極およ
びドレイン電極に直接直流特性測定用の大きな寄生容量
を有する電極パッド２および５がついているため、交流
信号の立ち上がりおよび立ち下がり特性が実動作に比べ
劣化してしまう。その結果、高速でスイッチング動作す
るＮＭＯＳ１０３の劣化を正確に評価できなくなる。 実際のＬＳＩでは高速に動作する順序回路もあれ
ば、間欠的に動作する組み合わせ論理回路もあり、交流
信号の周波数は回路に依存する。しかしながら、リング
発振器を用いているので、電源電圧を決めると交流スト
レス信号の周波数はインバータの段数で一意に決まって
しまい、自由に変えることができない。従って、寿命予
測には発振周波数の異なる複数の回路が必要になる。 交流ストレスによる劣化においては、被ストレス素
子であるＮＭＯＳ１０３のゲート電圧およびソース電圧
の位相関係が重要になるが、この回路では、この位相関
係が一意に決まってしまう。実際の論理ＬＳＩでは、論
理ゲートのファンイン数とファンアウト数により、この
論理ゲートを構成するトランジスタのゲート電圧および
ソース電圧の位相関係は変化する。従って、位相関係を
可変にして交流ストレスを印加できる回路が望ましい。
【０００７】このような状況下にあって、上記の３つの
問題を解決できるトランジスタ劣化検出回路及び交流ス
トレスによる素子寿命予測回路が要請されていた。特
に、極微細・超高速ＣＭＯＳおよびＮＭＯＳ回路中で動
作するＭＯＳトランジスタの寿命を予測するため、実動
作に近い速い立ち上がりおよび立ち下がり特性を持つ交
流ストレス信号を印加できる回路の実現が要請されてい
た。
問題を解決できるトランジスタ劣化検出回路及び交流ス
トレスによる素子寿命予測回路が要請されていた。特
に、極微細・超高速ＣＭＯＳおよびＮＭＯＳ回路中で動
作するＭＯＳトランジスタの寿命を予測するため、実動
作に近い速い立ち上がりおよび立ち下がり特性を持つ交
流ストレス信号を印加できる回路の実現が要請されてい
た。
【０００８】本発明は、このような要請に応えるために
なされたものであり、極微細・超高速ＣＭＯＳ回路中で
動作しているトランジスタの劣化を検出したり、寿命を
正確に予測するため、直流電気特性測定用の電極端子の
影響を除去し、実際に受けている交流ストレスに近いス
トレスを被測定トランジスタに印加できる回路的手段を
提供することを目的とする。
なされたものであり、極微細・超高速ＣＭＯＳ回路中で
動作しているトランジスタの劣化を検出したり、寿命を
正確に予測するため、直流電気特性測定用の電極端子の
影響を除去し、実際に受けている交流ストレスに近いス
トレスを被測定トランジスタに印加できる回路的手段を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる半導体素
子劣化検出回路は、集積回路を構成しているＭＯＳトラ
ンジスタのソース電極および基板電極に直流電気特性測
定用の電極端子を接続し、ＭＯＳトランジスタのゲート
電極およびドレイン電極には各々トランスファー・ゲー
トを介して、直流電気特性測定用の電極端子を接続する
とともに、ＭＯＳトランジスタを含む集積回路の実動作
時にはトランスファー・ゲートを非導通とし、ＭＯＳト
ランジスタの直流電気特性測定時にはトランスファー・
ゲートを導通とする制御回路を備えたものである。
子劣化検出回路は、集積回路を構成しているＭＯＳトラ
ンジスタのソース電極および基板電極に直流電気特性測
定用の電極端子を接続し、ＭＯＳトランジスタのゲート
電極およびドレイン電極には各々トランスファー・ゲー
トを介して、直流電気特性測定用の電極端子を接続する
とともに、ＭＯＳトランジスタを含む集積回路の実動作
時にはトランスファー・ゲートを非導通とし、ＭＯＳト
ランジスタの直流電気特性測定時にはトランスファー・
ゲートを導通とする制御回路を備えたものである。
【００１０】また、ＭＯＳトランジスタの入力ゲート端
に外部交流信号源により駆動が可能で、ＭＯＳトランジ
スタに電気的交流信号を印加してこのＭＯＳトランジス
タの電気的特性劣化を加速する論理ゲート列を設けたも
のである。
に外部交流信号源により駆動が可能で、ＭＯＳトランジ
スタに電気的交流信号を印加してこのＭＯＳトランジス
タの電気的特性劣化を加速する論理ゲート列を設けたも
のである。
【００１１】
【作用】本発明においては、被測定素子のＭＯＳトラン
ジスタを含む集積回路の実動作時にはトランスファー・
ゲートを閉じてあるので、ゲート電極とドレイン電極に
接続されている電極パッドが切り離され、寄生容量がな
くなるので、高速スイッチング動作をさせることができ
る。
ジスタを含む集積回路の実動作時にはトランスファー・
ゲートを閉じてあるので、ゲート電極とドレイン電極に
接続されている電極パッドが切り離され、寄生容量がな
くなるので、高速スイッチング動作をさせることができ
る。
【００１２】また、電気的特性劣化を加速する論理ゲー
ト列は、外部交流信号源により駆動できるので、任意の
周波数を被測定素子に印加することができる。
ト列は、外部交流信号源により駆動できるので、任意の
周波数を被測定素子に印加することができる。
【００１３】
【実施例】以下に、本発明にかかる半導体素子劣化検出
回路の一実施例を図面に基づいて説明する。
回路の一実施例を図面に基づいて説明する。
【００１４】図１に本発明の第１の実施例を示す。本回
路は、ＣＭＯＳ回路を構成しているＮＭＯＳが回路内で
動作する時の性能劣化を検出し、寿命を予測する回路的
手段を提供している。ここで、１は寿命を測定する被測
定素子であるＮＭＯＳトランジスタ（以下ＮＭＯＳと略
す）、２，３，４，５は前記ＮＭＯＳ１の電気的直流特
性を測定するための電極パッドであり、順にＮＭＯＳ１
のゲート、ソース、基板及びドレインの各々の端子に接
続されている。６および７はトランスファーゲート（以
下、ＴＧという）であり、各々電極パッド２および５と
ＮＭＯＳ１のゲートおよびドレイン電極とを接続してい
る。８はこれらのＴＧ６，７の制御回路、１２は高電位
側電源用電極パッド、１３は前記被測定素子のＮＭＯＳ
１の入力ゲート接続されている任意の論理回路、１４は
出力ドレイン端に接続されている任意の論理回路であ
る。図２（ａ）は本発明の図１の交流ストレス試験回路
からＮＭＯＳ１の電気的直流特性を測定するときの等価
回路を抜き出したものであり、図２（ｂ）は、ＮＭＯＳ
１の電気的直流特性を測定するときの回路である。図２
（ａ），（ｂ）は、いずれも交流ストレス印加後でのし
きい値電圧や相互コンダクタンス等の電気的直流特性の
変化を測定するための基準となる特性を測定するための
回路である。特に、図２（ｂ）はＴＧ６，７が挿入され
ていないので、電気的直流特性の基準とすることができ
る。
路は、ＣＭＯＳ回路を構成しているＮＭＯＳが回路内で
動作する時の性能劣化を検出し、寿命を予測する回路的
手段を提供している。ここで、１は寿命を測定する被測
定素子であるＮＭＯＳトランジスタ（以下ＮＭＯＳと略
す）、２，３，４，５は前記ＮＭＯＳ１の電気的直流特
性を測定するための電極パッドであり、順にＮＭＯＳ１
のゲート、ソース、基板及びドレインの各々の端子に接
続されている。６および７はトランスファーゲート（以
下、ＴＧという）であり、各々電極パッド２および５と
ＮＭＯＳ１のゲートおよびドレイン電極とを接続してい
る。８はこれらのＴＧ６，７の制御回路、１２は高電位
側電源用電極パッド、１３は前記被測定素子のＮＭＯＳ
１の入力ゲート接続されている任意の論理回路、１４は
出力ドレイン端に接続されている任意の論理回路であ
る。図２（ａ）は本発明の図１の交流ストレス試験回路
からＮＭＯＳ１の電気的直流特性を測定するときの等価
回路を抜き出したものであり、図２（ｂ）は、ＮＭＯＳ
１の電気的直流特性を測定するときの回路である。図２
（ａ），（ｂ）は、いずれも交流ストレス印加後でのし
きい値電圧や相互コンダクタンス等の電気的直流特性の
変化を測定するための基準となる特性を測定するための
回路である。特に、図２（ｂ）はＴＧ６，７が挿入され
ていないので、電気的直流特性の基準とすることができ
る。
【００１５】以上の本発明の回路を用いた交流ストレス
によるトランジスタの素子劣化検出法と寿命予測法につ
いて述べる。最初にＬＳＩを動作させる前に電極パッド
２，３，４，５を用いて被測定素子であるＮＭＯＳ１の
しきい値電圧や相互コンダクタンス等の電気的直流特性
を測定する。この電気的直流特性測定時には、ＴＧ６お
よび７のゲート電圧を制御回路８により制御して導通状
態にしておく。次に、同じくＴＧ６および７のゲート電
圧を制御して非導通状態にして、規定の電源電圧でＬＳ
Ｉを動作させ、一定時間経過後、再びＴＧ６および７の
ゲート電圧を制御回路８により制御して導通状態にし
て、ＮＭＯＳ１のしきい値電圧や相互コンダクタンス等
の電気的直流特性を測定する。そして、前回の測定結果
と比較することにより、交流ストレスを受けた結果生じ
た素子劣化の程度を検出することができる。また、スト
レス時間を変えてしきい値電圧や相互コンダクタンスの
劣化量を測定することにより、実動作させた時の素子寿
命を推定することができる。本発明の回路を用いると、
ＴＧ６，７を非導通状態にして測定できるので、電気的
直流特性測定用の電極パッド容量の影響を低減し、被測
定素子が実際に受ける交流ストレス波形に近いストレス
を印加することができる。これにより、ＬＳＩの中で用
いている任意の素子の交流ストレス劣化を本回路を用い
て検出し、その素子の寿命を確実に予測することができ
る。
によるトランジスタの素子劣化検出法と寿命予測法につ
いて述べる。最初にＬＳＩを動作させる前に電極パッド
２，３，４，５を用いて被測定素子であるＮＭＯＳ１の
しきい値電圧や相互コンダクタンス等の電気的直流特性
を測定する。この電気的直流特性測定時には、ＴＧ６お
よび７のゲート電圧を制御回路８により制御して導通状
態にしておく。次に、同じくＴＧ６および７のゲート電
圧を制御して非導通状態にして、規定の電源電圧でＬＳ
Ｉを動作させ、一定時間経過後、再びＴＧ６および７の
ゲート電圧を制御回路８により制御して導通状態にし
て、ＮＭＯＳ１のしきい値電圧や相互コンダクタンス等
の電気的直流特性を測定する。そして、前回の測定結果
と比較することにより、交流ストレスを受けた結果生じ
た素子劣化の程度を検出することができる。また、スト
レス時間を変えてしきい値電圧や相互コンダクタンスの
劣化量を測定することにより、実動作させた時の素子寿
命を推定することができる。本発明の回路を用いると、
ＴＧ６，７を非導通状態にして測定できるので、電気的
直流特性測定用の電極パッド容量の影響を低減し、被測
定素子が実際に受ける交流ストレス波形に近いストレス
を印加することができる。これにより、ＬＳＩの中で用
いている任意の素子の交流ストレス劣化を本回路を用い
て検出し、その素子の寿命を確実に予測することができ
る。
【００１６】図３に本発明の第２の実施例を示す。図１
と同じ符号は同一部分を示し、９は外部からパルスを入
力するための入力パッドで、これから入力された信号を
ＣＭＯＳインバータ・チェイン１１Ａにインバータを構
成しているトランジスタの固有の動特性で、ＮＭＯＳ１
へ交流ストレス信号を伝達する。１１ＢもＣＭＯＳイン
バータ・チェインであり、ＮＭＯＳ１に対して現実的な
負荷となると同時に、交流ストレス信号をモニター用パ
ッド１０に伝達する。この実施例の場合も交流ストレス
印加後でのしきい値電圧や、相互コンダクタンス等の電
気的直流特性の変化を測定するための基準となる特性を
測定するための回路は図２（ａ），（ｂ）のようにな
る。
と同じ符号は同一部分を示し、９は外部からパルスを入
力するための入力パッドで、これから入力された信号を
ＣＭＯＳインバータ・チェイン１１Ａにインバータを構
成しているトランジスタの固有の動特性で、ＮＭＯＳ１
へ交流ストレス信号を伝達する。１１ＢもＣＭＯＳイン
バータ・チェインであり、ＮＭＯＳ１に対して現実的な
負荷となると同時に、交流ストレス信号をモニター用パ
ッド１０に伝達する。この実施例の場合も交流ストレス
印加後でのしきい値電圧や、相互コンダクタンス等の電
気的直流特性の変化を測定するための基準となる特性を
測定するための回路は図２（ａ），（ｂ）のようにな
る。
【００１７】以上の本発明の回路を用いた交流ストレス
によるトランジスタの寿命予測法と本回路の特徴につい
て述べる。最初に、交流ストレスを印加する前に電極パ
ッド２，３，４，５を用いて被測定素子であるＮＭＯＳ
１のしきい値電圧や相互コンダクタンス等の電気的直流
特性を測定する。次に、入力パッド９に外部パルス発生
器（図示せず）から発生させたパルスを入力してＣＭＯ
Ｓインバータ・チェイン１１Ａを駆動し、交流ストレス
をＮＭＯＳ１に印加する。この時の入力パルスの繰り返
し周波数は、従来のリングオシレータを用いた発振回路
と異なり、外部パルス発生器により任意に選ぶことがで
きる。さらに、ＴＧ６および７のゲート電圧を制御回路
８で制御することにより、前記被測定素子であるＮＭＯ
Ｓ１のゲート入力負荷容量とドレイン出力負荷容量を変
化させ、前記トランジスタのゲート電圧変化およびドレ
イン電圧変化の立ち上がりおよび立ち下がり速度、両電
圧変化の位相関係を変化させることができる。
によるトランジスタの寿命予測法と本回路の特徴につい
て述べる。最初に、交流ストレスを印加する前に電極パ
ッド２，３，４，５を用いて被測定素子であるＮＭＯＳ
１のしきい値電圧や相互コンダクタンス等の電気的直流
特性を測定する。次に、入力パッド９に外部パルス発生
器（図示せず）から発生させたパルスを入力してＣＭＯ
Ｓインバータ・チェイン１１Ａを駆動し、交流ストレス
をＮＭＯＳ１に印加する。この時の入力パルスの繰り返
し周波数は、従来のリングオシレータを用いた発振回路
と異なり、外部パルス発生器により任意に選ぶことがで
きる。さらに、ＴＧ６および７のゲート電圧を制御回路
８で制御することにより、前記被測定素子であるＮＭＯ
Ｓ１のゲート入力負荷容量とドレイン出力負荷容量を変
化させ、前記トランジスタのゲート電圧変化およびドレ
イン電圧変化の立ち上がりおよび立ち下がり速度、両電
圧変化の位相関係を変化させることができる。
【００１８】図４にＴＧ６および７のゲート電圧と被測
定素子であるＮＭＯＳ１のゲートおよびドレイン端の電
圧変化との関係を示す。図４（ａ）に示したのは、ＴＧ
６，７のゲート電圧を、共にｌｏｗレベルとした場合で
あり、ＴＧ６，７が共に非導通となる。このとき、被測
定素子であるＮＭＯＳ１のゲート端の入力負荷容量およ
びドレイン端の出力負荷容量はＴＧ６および７の接合容
量のみになる。その結果、直流特性測定用の大きな電極
パッド容量の影響がなくなり、論理ゲート固有のドレイ
ン電圧変化の立ち上がりおよび立ち下がり速度を実現で
きる。例えば０．２μｍゲートのＣＭＯＳインバータで
回路を構成した場合には、１００ｐｓ以下の立ち上がり
および立ち下がり時間を実現できる。これにより極微細
ＣＭＯＳおよびＮＭＯＳ回路中で超高速動作するＭＯＳ
トランジスタの素子寿命を的確に予測することが可能に
なる。図４（ｂ）に示したのはＴＧ６，７のゲート電圧
を共にｈｉｇｈレベルとした場合であり、ＴＧ６，７が
共に導通となる。この時、被測定素子であるＮＭＯＳ１
のゲート端およびドレイン端には、ＴＧ６および７を通
して直流特性測定用の大きな電極パッド容量が接続され
ている。図４（ｃ）に示したのはＮＭＯＳ１のゲート側
ＴＧ６が導通、ドレイン側のＴＧ７が非導通の場合であ
り、ＮＭＯＳ１のゲート側に大きな付加容量が接続され
ることになる。これは、実際の回路ではファンイン数が
大きい場合に対応する。図４（ｄ）に示したのはＮＭＯ
Ｓ１のゲート側のＴＧ６が非導通、ドレイン側のＴＧ７
が導通の場合であり、ＮＭＯＳ１のドレイン側に大きな
付加容量が接続されることになる。これは、実際の回路
ではファンアウト数が大きい場合に対応する。
定素子であるＮＭＯＳ１のゲートおよびドレイン端の電
圧変化との関係を示す。図４（ａ）に示したのは、ＴＧ
６，７のゲート電圧を、共にｌｏｗレベルとした場合で
あり、ＴＧ６，７が共に非導通となる。このとき、被測
定素子であるＮＭＯＳ１のゲート端の入力負荷容量およ
びドレイン端の出力負荷容量はＴＧ６および７の接合容
量のみになる。その結果、直流特性測定用の大きな電極
パッド容量の影響がなくなり、論理ゲート固有のドレイ
ン電圧変化の立ち上がりおよび立ち下がり速度を実現で
きる。例えば０．２μｍゲートのＣＭＯＳインバータで
回路を構成した場合には、１００ｐｓ以下の立ち上がり
および立ち下がり時間を実現できる。これにより極微細
ＣＭＯＳおよびＮＭＯＳ回路中で超高速動作するＭＯＳ
トランジスタの素子寿命を的確に予測することが可能に
なる。図４（ｂ）に示したのはＴＧ６，７のゲート電圧
を共にｈｉｇｈレベルとした場合であり、ＴＧ６，７が
共に導通となる。この時、被測定素子であるＮＭＯＳ１
のゲート端およびドレイン端には、ＴＧ６および７を通
して直流特性測定用の大きな電極パッド容量が接続され
ている。図４（ｃ）に示したのはＮＭＯＳ１のゲート側
ＴＧ６が導通、ドレイン側のＴＧ７が非導通の場合であ
り、ＮＭＯＳ１のゲート側に大きな付加容量が接続され
ることになる。これは、実際の回路ではファンイン数が
大きい場合に対応する。図４（ｄ）に示したのはＮＭＯ
Ｓ１のゲート側のＴＧ６が非導通、ドレイン側のＴＧ７
が導通の場合であり、ＮＭＯＳ１のドレイン側に大きな
付加容量が接続されることになる。これは、実際の回路
ではファンアウト数が大きい場合に対応する。
【００１９】以上の四つの条件で交流ストレスを印加す
ることにより、ゲート電圧変化およびドレイン電圧変化
の立ち上がりおよび立ち下がり速度、両電圧変化の位相
関係がトランジスタの劣化に与える影響について明らか
にすることができる。図５にＣＭＯＳ回路において、２
入力ＮＡＮＤ論理ゲートを構成しているＮＭＯＳトラン
ジスタの交流ストレス試験回路に、本発明の回路を適用
した例を示す。同様に、多入力のＮＡＮＤやＮＯＲ論理
ゲートを構成するＮＭＯＳおよびＰＭＯＳトランジスタ
についても適用することができる。
ることにより、ゲート電圧変化およびドレイン電圧変化
の立ち上がりおよび立ち下がり速度、両電圧変化の位相
関係がトランジスタの劣化に与える影響について明らか
にすることができる。図５にＣＭＯＳ回路において、２
入力ＮＡＮＤ論理ゲートを構成しているＮＭＯＳトラン
ジスタの交流ストレス試験回路に、本発明の回路を適用
した例を示す。同様に、多入力のＮＡＮＤやＮＯＲ論理
ゲートを構成するＮＭＯＳおよびＰＭＯＳトランジスタ
についても適用することができる。
【００２０】さらに、図６にはＮＭＯＳのみで構成され
たＥ／Ｅ型ＭＯＳ回路を構成しているＮＭＯＳトランジ
スタの交流ストレス試験回路に、本発明の回路を適用し
た例を示す。同様に、多入力のＮＡＮＤやＮＯＲ論理ゲ
ートを構成するＮＭＯＳトランジスタについても適用す
ることができる。図５および図６において、１０１およ
び１０２は寿命を測定する被ストレス素子であるＮＭＯ
Ｓトランジスタ（以下ＮＭＯＳと略す）であり、その他
は図３と同じであり、図２（ａ），（ｂ）も同様に適用
できる。
たＥ／Ｅ型ＭＯＳ回路を構成しているＮＭＯＳトランジ
スタの交流ストレス試験回路に、本発明の回路を適用し
た例を示す。同様に、多入力のＮＡＮＤやＮＯＲ論理ゲ
ートを構成するＮＭＯＳトランジスタについても適用す
ることができる。図５および図６において、１０１およ
び１０２は寿命を測定する被ストレス素子であるＮＭＯ
Ｓトランジスタ（以下ＮＭＯＳと略す）であり、その他
は図３と同じであり、図２（ａ），（ｂ）も同様に適用
できる。
【００２１】なお、図３，５，６の実施例では、ＣＭＯ
Ｓインバータ・チェイン１１Ａ，１１Ｂを用いている
が、本発明はこれに限定されず、他の論理ゲート列であ
ってもよい。
Ｓインバータ・チェイン１１Ａ，１１Ｂを用いている
が、本発明はこれに限定されず、他の論理ゲート列であ
ってもよい。
【００２２】
【発明の効果】以上説明したように、本発明の半導体素
子劣化検出回路は、集積回路を構成しているＭＯＳトラ
ンジスタのソース電極および基板電極に直流電気特性測
定用の電極端子を接続し、ＭＯＳトランジスタのゲート
電極およびドレイン電極には各々トランスファー・ゲー
トを介して、直流電気特性測定用の電極端子を接続する
とともに、ＭＯＳトランジスタを含む集積回路の実動作
時にはトランスファー・ゲートを非導通とし、ＭＯＳト
ランジスタの直流電気特性測定時にはトランスファー・
ゲートを導通とする制御回路を備え、また、ＭＯＳトラ
ンジスタの入力ゲート端に外部交流信号源により駆動が
可能で、ＭＯＳトランジスタに電気的交流信号を印加し
てこのＭＯＳトランジスタの電気的特性劣化を加速する
論理ゲート列を設けたので、ＬＳＩの中で動作するＭＯ
Ｓトランジスタの劣化を検出し、寿命を予測する場合、
以下に記す優れた効果がある。 被ストレス素子であるＭＯＳトランジスタのゲート
電極およびソース電極に寄生する容量の大きさは実際の
論理回路で生ずる程度に抑制できるので、論理ゲート固
有のドレイン電圧変化の立ち上がりおよび立ち下がり速
度を持った交流ストレス信号を実現できる。例えば０．
２μｍゲートのＣＭＯＳインバータで回路を構成した場
合には、１００ｐｓ以下の立ち上がりおよび立ち下がり
時間を実現できる。これにより、極微細ＣＭＯＳおよび
ＮＭＯＳ回路中で超高速動作するＭＯＳトランジスタの
素子寿命を的確に予測することが可能になる。 論理ゲート列で交流ストレス印加回路を構成してい
るので、交流ストレス信号の周波数を自由に変えること
ができる。 被ストレス素子であるＭＯＳトランジスタのゲート
およびソース電極に接続されているＴＧを制御すること
により、ゲートおよびソース電圧の位相関係を制御して
交流ストレスを印加することができる。これにより、実
際の論理ＬＳＩで論理ゲートのファンイン数とファンア
ウト数に依存して起きている現象を模擬することが可能
になると同時に、交流ストレスによる劣化のメカニズム
を解明する有効な手段を提供する。
子劣化検出回路は、集積回路を構成しているＭＯＳトラ
ンジスタのソース電極および基板電極に直流電気特性測
定用の電極端子を接続し、ＭＯＳトランジスタのゲート
電極およびドレイン電極には各々トランスファー・ゲー
トを介して、直流電気特性測定用の電極端子を接続する
とともに、ＭＯＳトランジスタを含む集積回路の実動作
時にはトランスファー・ゲートを非導通とし、ＭＯＳト
ランジスタの直流電気特性測定時にはトランスファー・
ゲートを導通とする制御回路を備え、また、ＭＯＳトラ
ンジスタの入力ゲート端に外部交流信号源により駆動が
可能で、ＭＯＳトランジスタに電気的交流信号を印加し
てこのＭＯＳトランジスタの電気的特性劣化を加速する
論理ゲート列を設けたので、ＬＳＩの中で動作するＭＯ
Ｓトランジスタの劣化を検出し、寿命を予測する場合、
以下に記す優れた効果がある。 被ストレス素子であるＭＯＳトランジスタのゲート
電極およびソース電極に寄生する容量の大きさは実際の
論理回路で生ずる程度に抑制できるので、論理ゲート固
有のドレイン電圧変化の立ち上がりおよび立ち下がり速
度を持った交流ストレス信号を実現できる。例えば０．
２μｍゲートのＣＭＯＳインバータで回路を構成した場
合には、１００ｐｓ以下の立ち上がりおよび立ち下がり
時間を実現できる。これにより、極微細ＣＭＯＳおよび
ＮＭＯＳ回路中で超高速動作するＭＯＳトランジスタの
素子寿命を的確に予測することが可能になる。 論理ゲート列で交流ストレス印加回路を構成してい
るので、交流ストレス信号の周波数を自由に変えること
ができる。 被ストレス素子であるＭＯＳトランジスタのゲート
およびソース電極に接続されているＴＧを制御すること
により、ゲートおよびソース電圧の位相関係を制御して
交流ストレスを印加することができる。これにより、実
際の論理ＬＳＩで論理ゲートのファンイン数とファンア
ウト数に依存して起きている現象を模擬することが可能
になると同時に、交流ストレスによる劣化のメカニズム
を解明する有効な手段を提供する。
【図１】本発明にかかる半導体素子劣化検出回路の第１
の実施例を示す回路図である。
の実施例を示す回路図である。
【図２】図１の実施例におけるＮＭＯＳの電気的直流特
性を測定するときＴＧを介する場合と介さない場合の等
価回路である。
性を測定するときＴＧを介する場合と介さない場合の等
価回路である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３の実施例のトランスファー・ゲートのゲー
ト電圧と被測定素子であるＮＭＯＳのゲート及びドレイ
ン端の電圧変化との関係を示した図である。
ト電圧と被測定素子であるＮＭＯＳのゲート及びドレイ
ン端の電圧変化との関係を示した図である。
【図５】ＣＭＯＳ回路において２入力ＮＡＮＤ論理ゲー
トを構成しているＮＭＯＳトランジスタの交流ストレス
試験回路に、本発明の回路を適用した例を示す回路図で
ある。
トを構成しているＮＭＯＳトランジスタの交流ストレス
試験回路に、本発明の回路を適用した例を示す回路図で
ある。
【図６】ＮＭＯＳのみで構成されたＥ／Ｅ型ＭＯＳ回路
を構成しているＮＭＯＳトランジスタの交流ストレス試
験回路に、本発明の回路を適用した例を示す回路図であ
る。
を構成しているＮＭＯＳトランジスタの交流ストレス試
験回路に、本発明の回路を適用した例を示す回路図であ
る。
【図７】従来の交流ストレス試験回路を示す回路図であ
る。
る。
１０１ ＮＭＯＳトランジスタ １０２ ＮＭＯＳトランジスタ １０３ ＮＭＯＳトランジスタ １ ＮＭＯＳトランジスタ ２ 電極パッド ３ 電極パッド ４ 電極パッド ５ 電極パッド ６ トランスファーゲート ７ トランスファーゲート ８ 制御回路 ９ 入力パッド １０ モニター用パッド １１ ＣＭＯＳインバータ・チェイン １１Ａ ＣＭＯＳインバータ・チェイン １１Ｂ ＣＭＯＳインバータ・チェイン １２ 高電位側電源用電極パッド １３ 論理回路 １４ 論理回路 １５ 低電位側電源用電極パッド
Claims (2)
- 【請求項１】 集積回路を構成しているＭＯＳトランジ
スタのソース電極および基板電極に直流電気特性測定用
の電極端子を接続し、前記ＭＯＳトランジスタのゲート
電極およびドレイン電極には各々トランスファー・ゲー
トを介して、直流電気特性測定用の電極端子を接続する
とともに、前記ＭＯＳトランジスタを含む集積回路の実
動作時には前記トランスファー・ゲートを非導通とし、
前記ＭＯＳトランジスタの直流電気特性測定時には前記
トランスファー・ゲートを導通とする制御回路を備えた
ことを特徴とする半導体素子劣化検出回路。 - 【請求項２】 ＭＯＳトランジスタの入力ゲート端に外
部交流信号源により駆動が可能で、前記ＭＯＳトランジ
スタに電気的交流信号を印加してこのＭＯＳトランジス
タの電気的特性劣化を加速する論理ゲート列を設けたこ
とを特徴とする請求項１記載の半導体素子劣化検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349390A JPH05157799A (ja) | 1991-12-09 | 1991-12-09 | 半導体素子劣化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349390A JPH05157799A (ja) | 1991-12-09 | 1991-12-09 | 半導体素子劣化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05157799A true JPH05157799A (ja) | 1993-06-25 |
Family
ID=18403430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349390A Pending JPH05157799A (ja) | 1991-12-09 | 1991-12-09 | 半導体素子劣化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05157799A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472004B1 (ko) * | 2002-07-30 | 2005-03-10 | 동부아남반도체 주식회사 | 반도체 장치 |
| US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
| JP2012202722A (ja) * | 2011-03-23 | 2012-10-22 | Tokyo Metropolitan Univ | Ｍｏｓトランジスタ集積回路およびｍｏｓトランジスタ劣化度合模擬算出システム |
| US10396802B2 (en) | 2015-08-06 | 2019-08-27 | Renesas Electronics Corporation | Semiconductor device |
| US10969420B2 (en) | 2017-11-03 | 2021-04-06 | Samsung Electronics Co., Ltd. | Test circuits for monitoring NBTI or PBTI |
-
1991
- 1991-12-09 JP JP3349390A patent/JPH05157799A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
| KR100472004B1 (ko) * | 2002-07-30 | 2005-03-10 | 동부아남반도체 주식회사 | 반도체 장치 |
| JP2012202722A (ja) * | 2011-03-23 | 2012-10-22 | Tokyo Metropolitan Univ | Ｍｏｓトランジスタ集積回路およびｍｏｓトランジスタ劣化度合模擬算出システム |
| US10396802B2 (en) | 2015-08-06 | 2019-08-27 | Renesas Electronics Corporation | Semiconductor device |
| US10969420B2 (en) | 2017-11-03 | 2021-04-06 | Samsung Electronics Co., Ltd. | Test circuits for monitoring NBTI or PBTI |
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