JP3196924B2 - 相補型多入力論理回路の遅延時間解析方法 - Google Patents
相補型多入力論理回路の遅延時間解析方法Info
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Description
【0001】
【発明の属する技術分野】本発明は、複数個のトランジ
スタで構成されている相補型多入力論理回路の遅延時間
を、短い計算時間で精度よく予測することができる遅延
時間解析方法に関する。
スタで構成されている相補型多入力論理回路の遅延時間
を、短い計算時間で精度よく予測することができる遅延
時間解析方法に関する。
【0002】
【従来の技術】LSI(半導体集積回路)において、そ
の動作速度を高速化させることによって、正常動作を確
保するに必要なタイミングマージンが減少されつつあ
り、少ないタイミングマージンで動作するLSIを設計
するためには、配線負荷、ファンアウト負荷を考慮した
高精度な論理回路の信号遅延解析方法が必要になる。
の動作速度を高速化させることによって、正常動作を確
保するに必要なタイミングマージンが減少されつつあ
り、少ないタイミングマージンで動作するLSIを設計
するためには、配線負荷、ファンアウト負荷を考慮した
高精度な論理回路の信号遅延解析方法が必要になる。
【0003】SPICEに代表される回路シミュレーシ
ョンの手法を用いることによって遅延精度自体を向上さ
せることは可能であるが、その回路シミュレーションの
手法によって大規模LSIを解析すると、計算時間が長
くなるという難点がある。したがって、高速な大規模L
SIを設計する上では、回路シミュレーションの手法に
代わって、論理回路の信号遅延を精度よくしかも短い計
算時間で予測することができる遅延解析方法が強く望ま
れている。
ョンの手法を用いることによって遅延精度自体を向上さ
せることは可能であるが、その回路シミュレーションの
手法によって大規模LSIを解析すると、計算時間が長
くなるという難点がある。したがって、高速な大規模L
SIを設計する上では、回路シミュレーションの手法に
代わって、論理回路の信号遅延を精度よくしかも短い計
算時間で予測することができる遅延解析方法が強く望ま
れている。
【0004】最近では、製造技術の微細化に伴い、配線
ピッチが縮小化されているので、細幅配線の配線抵抗が
論理回路遅延時間に与える影響が深刻になりつつある。
一方で、デバイスの速度性能は向上し、波形の立ち下が
り、立ち上がり時間は、低負荷においては数10ps、
高負荷においては数100psであり、その立ち上がり
時間が広範囲に及んでいる。したがって、遅延精度を向
上させるためには、第1の点として、配線抵抗を考慮す
ること、第2の点として、論理回路への入力波形の傾き
の影響を考慮することが鍵になる。
ピッチが縮小化されているので、細幅配線の配線抵抗が
論理回路遅延時間に与える影響が深刻になりつつある。
一方で、デバイスの速度性能は向上し、波形の立ち下が
り、立ち上がり時間は、低負荷においては数10ps、
高負荷においては数100psであり、その立ち上がり
時間が広範囲に及んでいる。したがって、遅延精度を向
上させるためには、第1の点として、配線抵抗を考慮す
ること、第2の点として、論理回路への入力波形の傾き
の影響を考慮することが鍵になる。
【0005】第1の点である配線抵抗については、線形
の抵抗、容量素子で構成される配線ネットの解析方法の
1つとして漸近的波形解析方法がよく用いられている。
第2の点である論理回路への入力波形の傾きは、トラン
ジスタの非線形性に関するものであり、トランジスタの
電流、電圧特性を区分線形化モデルで扱う方法と上記漸
近的波形解析方法とを組み合わせた方法が提案されてい
る。
の抵抗、容量素子で構成される配線ネットの解析方法の
1つとして漸近的波形解析方法がよく用いられている。
第2の点である論理回路への入力波形の傾きは、トラン
ジスタの非線形性に関するものであり、トランジスタの
電流、電圧特性を区分線形化モデルで扱う方法と上記漸
近的波形解析方法とを組み合わせた方法が提案されてい
る。
【0006】ここで、区分線形化モデルは、トランジス
タの電流、電圧特性を複数の動作領域に分割し、電圧の
応答波形を求めるものである。したがって、区分線形化
モデルを用いた解析方法を適用すると、解析の途中でト
ランジスタの動作領域の切り替えが必要になる。
タの電流、電圧特性を複数の動作領域に分割し、電圧の
応答波形を求めるものである。したがって、区分線形化
モデルを用いた解析方法を適用すると、解析の途中でト
ランジスタの動作領域の切り替えが必要になる。
【0007】
【発明が解決しようとする課題】ところが、多入力論理
回路は、一般にそれを構成するトランジスタ数が多いの
で、トランジスタレベルの区分線形化モデルを用いた解
析方法を多入力論理回路に適用すると、個々のトランジ
スタの動作領域の切り替え回数が多くなり、遅延時間を
計算する時間が長くなるという問題がある。
回路は、一般にそれを構成するトランジスタ数が多いの
で、トランジスタレベルの区分線形化モデルを用いた解
析方法を多入力論理回路に適用すると、個々のトランジ
スタの動作領域の切り替え回数が多くなり、遅延時間を
計算する時間が長くなるという問題がある。
【0008】本発明は、遅延精度を確保しつつ、トラン
ジスタの動作領域の切り替え回数を最小限に抑えること
によって、遅延時間の計算時間が増大することを回避で
きる相補型多入力論理回路の遅延時間解析方法を提供す
るものである。
ジスタの動作領域の切り替え回数を最小限に抑えること
によって、遅延時間の計算時間が増大することを回避で
きる相補型多入力論理回路の遅延時間解析方法を提供す
るものである。
【0009】
【課題を解決するための手段】本発明は、多入力論理回
路を構成する複数個のPMOSトランジスタ群、複数個
のNMOSトランジスタ群を、それぞれ、等価的な単一
のPMOSトランジスタ、単一のNMOSトランジスタ
に置き換えることによって、その多入力論理回路を等価
的な相補型インバータ型論理回路として扱い、上記等価
的な相補型インバータ型論理回路における等価的PMO
Sトランジスタ、等価的なNMOSトランジスタの電
流、電圧特性を、回路シミュレーションのDC解析モー
ドによって決める方法である。
路を構成する複数個のPMOSトランジスタ群、複数個
のNMOSトランジスタ群を、それぞれ、等価的な単一
のPMOSトランジスタ、単一のNMOSトランジスタ
に置き換えることによって、その多入力論理回路を等価
的な相補型インバータ型論理回路として扱い、上記等価
的な相補型インバータ型論理回路における等価的PMO
Sトランジスタ、等価的なNMOSトランジスタの電
流、電圧特性を、回路シミュレーションのDC解析モー
ドによって決める方法である。
【0010】
【発明の実施の形態および実施例】図1は、本発明の一
実施例であるAND−NOR型の3入力論理回路C1を
示す図である。
実施例であるAND−NOR型の3入力論理回路C1を
示す図である。
【0011】まず、AND−NOR型の3入力論理回路
C1は、入力端子A、B1、B2と、出力端子Yと、P
MOSトランジスタ11、12、13と、NMOSトラ
ンジタ21、22、23とを有する。また、AND−N
OR型の3入力論理回路C1において、入力端子B1か
ら出力端子Yに至る信号経路の遅延時間を評価する場
合、入力端子A、B2の電位をそれぞれ、GNDレベ
ル、VDDレベルに固定する。
C1は、入力端子A、B1、B2と、出力端子Yと、P
MOSトランジスタ11、12、13と、NMOSトラ
ンジタ21、22、23とを有する。また、AND−N
OR型の3入力論理回路C1において、入力端子B1か
ら出力端子Yに至る信号経路の遅延時間を評価する場
合、入力端子A、B2の電位をそれぞれ、GNDレベ
ル、VDDレベルに固定する。
【0012】AND−NOR型の3入力論理回路C1
は、PMOSトランジスタ群10とNMOSトランジス
タ群20とが直列接続されている相補型3入力論理回路
であり、PMOSトランジスタ群10は、3個のPMO
Sトランジスタ11、12、13で構成され、NMOS
トランジスタ群20は、3個のNMOSトランジスタ2
1、22、23で構成されている。
は、PMOSトランジスタ群10とNMOSトランジス
タ群20とが直列接続されている相補型3入力論理回路
であり、PMOSトランジスタ群10は、3個のPMO
Sトランジスタ11、12、13で構成され、NMOS
トランジスタ群20は、3個のNMOSトランジスタ2
1、22、23で構成されている。
【0013】つまり、AND−NOR型の3入力論理回
路C1は、複数個のPMOSトランジスタで構成されて
いるPMOSトランジスタ群と、複数個のNMOSトラ
ンジスタで構成されているNMOSトランジスタ群とが
直列接続されている相補型多入力論理回路の例であり、
この相補型多入力論理回路が、遅延時間を解析しようと
する対象である。
路C1は、複数個のPMOSトランジスタで構成されて
いるPMOSトランジスタ群と、複数個のNMOSトラ
ンジスタで構成されているNMOSトランジスタ群とが
直列接続されている相補型多入力論理回路の例であり、
この相補型多入力論理回路が、遅延時間を解析しようと
する対象である。
【0014】そして、AND−NOR型の3入力論理回
路C1において、信号遅延を評価しようとする入力端子
を第1の入力端子B1とし、単一のPMOSトランジス
タと単一のNMOSトランジスタとで構成される等価的
な相補型インバータ型論理回路として3入力論理回路C
1が動作するように、第1の入力端子B1以外の入力端
子A、B2の電位が、それぞれ低電位、高電位に固定さ
れている。
路C1において、信号遅延を評価しようとする入力端子
を第1の入力端子B1とし、単一のPMOSトランジス
タと単一のNMOSトランジスタとで構成される等価的
な相補型インバータ型論理回路として3入力論理回路C
1が動作するように、第1の入力端子B1以外の入力端
子A、B2の電位が、それぞれ低電位、高電位に固定さ
れている。
【0015】そして、上記相補型インバータ型論理回路
の等価的PMOSトランジスタ10と等価的NMOSト
ランジスタ20との電流、電圧特性を、回路シミュレー
ションのDC解析モードを用いて決定し、この決定され
た等価的PMOSトランジスタ10と等価的NMOSト
ランジスタ20との電流、電圧特性を区分線形化法で扱
い、配線負荷とファンアウト負荷とを持つ多入力論理回
路C1の遅延時間を解析する。
の等価的PMOSトランジスタ10と等価的NMOSト
ランジスタ20との電流、電圧特性を、回路シミュレー
ションのDC解析モードを用いて決定し、この決定され
た等価的PMOSトランジスタ10と等価的NMOSト
ランジスタ20との電流、電圧特性を区分線形化法で扱
い、配線負荷とファンアウト負荷とを持つ多入力論理回
路C1の遅延時間を解析する。
【0016】図1に示すAND−NOR型の3入力論理
回路C1では、PMOSトランジスタ13、NMOSト
ランジスタ22は導通状態、PMOSトランジスタ1
2、NMOSトランジスタ23はOFF状態になるの
で、等価的な相補型インバータ型論理回路と看做すこと
ができる。
回路C1では、PMOSトランジスタ13、NMOSト
ランジスタ22は導通状態、PMOSトランジスタ1
2、NMOSトランジスタ23はOFF状態になるの
で、等価的な相補型インバータ型論理回路と看做すこと
ができる。
【0017】ここで、等価的なNMOSトランジスタ2
0の電流、電圧特性を得るには、次のようにする。つま
り、出力端子Yの電位をVDDレベルに固定し、出力端
子Yをドレイン、入力端子B1をゲート、GNDに接続
されたノードをソースと看做し、回路シミュレーション
のDC解析において、入力端子B1の電位とVDD、G
NDとの間の電位を変化させながら、GNDに流れ込む
電流値を測定すれば、等価的なNMOSトランジスタ2
0の電流、電圧特性を得ることができる。
0の電流、電圧特性を得るには、次のようにする。つま
り、出力端子Yの電位をVDDレベルに固定し、出力端
子Yをドレイン、入力端子B1をゲート、GNDに接続
されたノードをソースと看做し、回路シミュレーション
のDC解析において、入力端子B1の電位とVDD、G
NDとの間の電位を変化させながら、GNDに流れ込む
電流値を測定すれば、等価的なNMOSトランジスタ2
0の電流、電圧特性を得ることができる。
【0018】また、出力端子Yの電位を接地レベルに固
定し、出力Yをドレイン、入力端子B1をゲート、VD
Dに接続されたノードをソースと看做し、回路シミュレ
ーションのDC解析において、入力端子B1の電位とV
DD、GNDとの間の電位を変化させながら、VDDか
ら流れ出す電流値を測定すれば、等価的なPMOSトラ
ンジスタの電流、電圧特性を得ることができる。
定し、出力Yをドレイン、入力端子B1をゲート、VD
Dに接続されたノードをソースと看做し、回路シミュレ
ーションのDC解析において、入力端子B1の電位とV
DD、GNDとの間の電位を変化させながら、VDDか
ら流れ出す電流値を測定すれば、等価的なPMOSトラ
ンジスタの電流、電圧特性を得ることができる。
【0019】すなわち、多入力論理回路において信号遅
延を評価しようとする入力端子を第1の入力端子とし、
第1の入力端子を等価的インバータ型論理回路の入力端
子と看做し、多入力論理回路の出力端子を上記インバー
タ型論理回路の出力端子と看做し、第1の入力端子以外
の入力端子の電位を、以下の規則に従って、上記多入力
論理回路がインバータ型論理回路として動作するよう
に、高電位または低電位に固定する。
延を評価しようとする入力端子を第1の入力端子とし、
第1の入力端子を等価的インバータ型論理回路の入力端
子と看做し、多入力論理回路の出力端子を上記インバー
タ型論理回路の出力端子と看做し、第1の入力端子以外
の入力端子の電位を、以下の規則に従って、上記多入力
論理回路がインバータ型論理回路として動作するよう
に、高電位または低電位に固定する。
【0020】多入力論理回路C1を構成するPMOSト
ランジスタ11、12、13のうちで、第1の入力端子
B1に接続されているPMOSトランジスタ11を第1
のPMOSトランジスタ11とし、図1では、第1のP
MOSトランジスタ11にPMOSトランジスタ12の
みが並列接続されているが、第1のPMOSトランジス
タ11にPMOSトランジスタ12以外のPMOSトラ
ンジスタが並列接続されていれば、第1のPMOSトラ
ンジスタ11に並列接続されているPMOSトランジス
タ群が存在し、この場合、これを第1のPMOSトラン
ジスタ群とし、第1のPMOSトランジスタ群が非導通
状態になるように、第1のPMOSトランジスタ群のゲ
ートに接続されている入力端子の電位を高電位に固定す
る。
ランジスタ11、12、13のうちで、第1の入力端子
B1に接続されているPMOSトランジスタ11を第1
のPMOSトランジスタ11とし、図1では、第1のP
MOSトランジスタ11にPMOSトランジスタ12の
みが並列接続されているが、第1のPMOSトランジス
タ11にPMOSトランジスタ12以外のPMOSトラ
ンジスタが並列接続されていれば、第1のPMOSトラ
ンジスタ11に並列接続されているPMOSトランジス
タ群が存在し、この場合、これを第1のPMOSトラン
ジスタ群とし、第1のPMOSトランジスタ群が非導通
状態になるように、第1のPMOSトランジスタ群のゲ
ートに接続されている入力端子の電位を高電位に固定す
る。
【0021】次に、PMOSトランジスタ群10におい
ては、第1のPMOSトランジスタ11にPMOSトラ
ンジスタ13のみが直列接続されているが、第1のPM
OSトランジスタ11にPMOSトランジスタ13以外
のPMOSトランジスタが直列接続されていれば、第1
のPMOSトランジスタ11にPMOSトランジスタ群
が直列接続されていることになり、しかもこのPMOS
トランジスタ群は互いに並列接続されている複数のPM
OSトランジスタ群で構成されている場合、上記並列接
続されたPMOSトランジスタ群を第2、第3のPMO
Sトランジスタ群とする。これら第2、第3のPMOS
トランジスタ群の1つが導通状態となるように、第2、
第3のPMOSトランジスタ群を構成するトランジスタ
の少なくとも1個のPMOSトランジスタのゲートに接
続された入力端子を低電位に固定する。
ては、第1のPMOSトランジスタ11にPMOSトラ
ンジスタ13のみが直列接続されているが、第1のPM
OSトランジスタ11にPMOSトランジスタ13以外
のPMOSトランジスタが直列接続されていれば、第1
のPMOSトランジスタ11にPMOSトランジスタ群
が直列接続されていることになり、しかもこのPMOS
トランジスタ群は互いに並列接続されている複数のPM
OSトランジスタ群で構成されている場合、上記並列接
続されたPMOSトランジスタ群を第2、第3のPMO
Sトランジスタ群とする。これら第2、第3のPMOS
トランジスタ群の1つが導通状態となるように、第2、
第3のPMOSトランジスタ群を構成するトランジスタ
の少なくとも1個のPMOSトランジスタのゲートに接
続された入力端子を低電位に固定する。
【0022】上記の方法によって、3入力論理回路C1
が等価的インバータ型論理回路に置き換えられ、この置
き換えられた等価的インバータ型論理回路について、回
路シミュレーションのDC解析モードを用いて、上記等
価的インバータ型論理回路における等価的NMOSトラ
ンジスタ、等価的PMOSトランジスタの電流、電圧特
性を決める。
が等価的インバータ型論理回路に置き換えられ、この置
き換えられた等価的インバータ型論理回路について、回
路シミュレーションのDC解析モードを用いて、上記等
価的インバータ型論理回路における等価的NMOSトラ
ンジスタ、等価的PMOSトランジスタの電流、電圧特
性を決める。
【0023】等価的PMOSトランジスタの電流、電圧
特性を決めるためには、上記等価的インバータ型論理回
路の出力端子の電圧値を接地電位と等しい値に設定し、
多入力論理回路において電源電圧に接続されているノー
ド、出力端子、入力端子を、それぞれ、等価的PMOS
トランジスタのソース、ドレイン、ゲートと看做し、電
源電圧、ゲート電圧を変化させながら、電源電圧から供
給される電流値を測定する。
特性を決めるためには、上記等価的インバータ型論理回
路の出力端子の電圧値を接地電位と等しい値に設定し、
多入力論理回路において電源電圧に接続されているノー
ド、出力端子、入力端子を、それぞれ、等価的PMOS
トランジスタのソース、ドレイン、ゲートと看做し、電
源電圧、ゲート電圧を変化させながら、電源電圧から供
給される電流値を測定する。
【0024】NMOSトランジスタの電流、電圧特性を
決めるためには、上記等価的インバータ型論理回路の出
力端子の電圧値を電源電圧と等しい値に設定し、多入力
論理回路において接地されているノード、出力端子、入
力端子を、それぞれ、等価的NMOSトランジスタのソ
ース、ドレイン、ゲートと看做し、電源電圧、ゲート電
圧を変化させながら、接地電位に流れ込む電流値を測定
する。
決めるためには、上記等価的インバータ型論理回路の出
力端子の電圧値を電源電圧と等しい値に設定し、多入力
論理回路において接地されているノード、出力端子、入
力端子を、それぞれ、等価的NMOSトランジスタのソ
ース、ドレイン、ゲートと看做し、電源電圧、ゲート電
圧を変化させながら、接地電位に流れ込む電流値を測定
する。
【0025】上記手順に従って決められた等価的インバ
ータ型論理回路の等価的PMOSトランジスタ、等価的
NMOSトランジスタの電流、電圧曲線に基づいて、フ
ィッティングによって、区分線形化モデルのパラメータ
を決定する。
ータ型論理回路の等価的PMOSトランジスタ、等価的
NMOSトランジスタの電流、電圧曲線に基づいて、フ
ィッティングによって、区分線形化モデルのパラメータ
を決定する。
【0026】図2は、AND−NOR型3入力論理回路
C1において、入力ピンB1から出力ピンYに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なNMOSトランジスタの電流、電圧特性を実
線で示した図である。
C1において、入力ピンB1から出力ピンYに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なNMOSトランジスタの電流、電圧特性を実
線で示した図である。
【0027】図2における点線は、この電流、電圧特性
からフィッティングによって得られた区分線形化モデル
の結果を示す特性である。
からフィッティングによって得られた区分線形化モデル
の結果を示す特性である。
【0028】図2に示す例では、飽和電流のゲート電圧
依存性が、線形から大きくずれているので、飽和領域の
2領域に分割した4領域(線形、高Vgs飽和、低Vgs飽
和、OFF)の区分線形化モデルを用いている。
依存性が、線形から大きくずれているので、飽和領域の
2領域に分割した4領域(線形、高Vgs飽和、低Vgs飽
和、OFF)の区分線形化モデルを用いている。
【0029】図3は、AND−NOR型3入力論理回路
C1において、入力ピンB1から出力ピンYに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なPMOSトランジスタの電流、電圧特性を実
線で示した図である。
C1において、入力ピンB1から出力ピンYに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なPMOSトランジスタの電流、電圧特性を実
線で示した図である。
【0030】図3に示す例でも、上記したNMOSトラ
ンジスタの場合と同様、飽和領域を2領域に分割した4
領域の区分線形化モデルを用いている。
ンジスタの場合と同様、飽和領域を2領域に分割した4
領域の区分線形化モデルを用いている。
【0031】
【0032】
【0033】
【0034】図1に示す3入力論理回路C1において、
6個のトランジスタで構成されるAND−NOR型論理
回路を、等価的な2個のトランジスタで構成される相補
型インバータ型論理回路に縮約すると、動作領域の切り
替わり回数は高々4回にとどまる。したがって、遅延解
析に要する計算時間を最小限に抑えることができる。
6個のトランジスタで構成されるAND−NOR型論理
回路を、等価的な2個のトランジスタで構成される相補
型インバータ型論理回路に縮約すると、動作領域の切り
替わり回数は高々4回にとどまる。したがって、遅延解
析に要する計算時間を最小限に抑えることができる。
【0035】上記実施例では、相補型多入力論理回路に
おける複数個のPMOSトランジスタで構成されるPM
OSトランジスタ群、複数個のNMOSトランジスタで
構成されるNMOSトランジスタ群を、単一のPMOS
トランジスタ、NMOSトランジスタに置き換え、多入
力論理回路を等価的な相補型インバータ型論理回路とし
て扱い、単一のPMOSトランジスタ、単一のMOSト
ランジスタのそれぞれの電流、電圧特性を区分線形化法
で扱うことにしたので、トランジスタ動作領域の切り替
え回数を大幅に低減でき、したがって、遅延精度を確保
しつつ、遅延時間の計算時間を短縮することができる。
また、セルベース設計されたLSIにおいて利用される
セルのドライバ部分は、一般に、上記実施例で適用可能
な相補型多入力論理ゲートと同等の構造を有するので、
上記実施例は、セルベースで設計されたLSIの遅延解
析に容易に適用可能である。
おける複数個のPMOSトランジスタで構成されるPM
OSトランジスタ群、複数個のNMOSトランジスタで
構成されるNMOSトランジスタ群を、単一のPMOS
トランジスタ、NMOSトランジスタに置き換え、多入
力論理回路を等価的な相補型インバータ型論理回路とし
て扱い、単一のPMOSトランジスタ、単一のMOSト
ランジスタのそれぞれの電流、電圧特性を区分線形化法
で扱うことにしたので、トランジスタ動作領域の切り替
え回数を大幅に低減でき、したがって、遅延精度を確保
しつつ、遅延時間の計算時間を短縮することができる。
また、セルベース設計されたLSIにおいて利用される
セルのドライバ部分は、一般に、上記実施例で適用可能
な相補型多入力論理ゲートと同等の構造を有するので、
上記実施例は、セルベースで設計されたLSIの遅延解
析に容易に適用可能である。
【0036】上記実施例においては、入力端子A、B2
の電位が、それぞれ低電位、高電位に固定されている
が、等価的な相補型インバータ型論理回路として多入力
論理回路が動作するように、第1の入力端子以外の入力
端子の電位が、低電位または高電位に固定されていれば
よい。
の電位が、それぞれ低電位、高電位に固定されている
が、等価的な相補型インバータ型論理回路として多入力
論理回路が動作するように、第1の入力端子以外の入力
端子の電位が、低電位または高電位に固定されていれば
よい。
【0037】
【発明の効果】本発明によれば、大規模LSIにトラン
ジスタレベルの区分線形化モデルを適用した場合におけ
る動作領域の切り替わり回数を大幅に低減でき、したが
って、プログラム化において動作領域の切り替わりの判
定処理が容易になり、遅延精度を悪化させることなく計
算時間を短縮することができるという効果を奏する。
ジスタレベルの区分線形化モデルを適用した場合におけ
る動作領域の切り替わり回数を大幅に低減でき、したが
って、プログラム化において動作領域の切り替わりの判
定処理が容易になり、遅延精度を悪化させることなく計
算時間を短縮することができるという効果を奏する。
【図1】本発明の一実施例であるAND−NOR型の3
入力論理回路C1を示す図である。
入力論理回路C1を示す図である。
【図2】図2は、AND−NOR型3入力論理回路にお
いて、入力ピンB1から出力ピンYに至る信号経路の遅
延を評価する場合に、上記実施例を適用して得られる等
価的なNMOSトランジスタの電流、電圧特性を実線で
示す図である。
いて、入力ピンB1から出力ピンYに至る信号経路の遅
延を評価する場合に、上記実施例を適用して得られる等
価的なNMOSトランジスタの電流、電圧特性を実線で
示す図である。
【図3】AND−NOR型3入力論理回路C1における
入力ピンB1から出力ピンYに至る経路の等価的PMO
Sトランジスタの電流、電圧特性を示す図である。
入力ピンB1から出力ピンYに至る経路の等価的PMO
Sトランジスタの電流、電圧特性を示す図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 G01R 31/26 G06F 17/50 H01L 21/82
Claims (1)
- 【請求項1】 複数個のPMOSトランジスタで構成さ
れているPMOSトランジスタ群と、複数個のNMOS
トランジスタで構成されているNMOSトランジスタ群
とが直列接続されている相補型多入力論理回路の遅延時
間を解析する方法において、 上記相補型多入力論理回路の入力端子を第1の入力端子
に設定する第1の入力端子設定段階と;上記相補型多入
力論理回路が、単一のPMOSトランジスタと単一のN
MOSトランジスタとで構成されている等価的な相補型
インバータ型論理回路として動作するように、上記第1
の入力端子以外の入力端子の電位を、高電位または低電
位に固定する電位固定段階と;上記等価的な相補型イン
バータ型論理回路における上記単一のPMOSトランジ
スタと上記単一のNMOSトランジスタとの電流、電圧
特性を、回路シミュレーションのDC解析モードを用い
て決定する電流、電圧特性決定段階と;この電流、電圧
特性決定段階で決定された上記電流、電圧特性を区分線
形化法で扱い、上記相補型多入力論理回路の遅延時間を
解析する遅延時間解析段階と;を有することを特徴とす
る相補型多入力論理回路の遅延時間解析方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03756596A JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03756596A JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09211087A JPH09211087A (ja) | 1997-08-15 |
JP3196924B2 true JP3196924B2 (ja) | 2001-08-06 |
Family
ID=12501055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03756596A Expired - Fee Related JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3196924B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4462745B2 (ja) | 2000-10-13 | 2010-05-12 | 株式会社ルネサステクノロジ | 遅延時間計算方法及び記録媒体 |
-
1996
- 1996-01-31 JP JP03756596A patent/JP3196924B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09211087A (ja) | 1997-08-15 |
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