JPH09211087A - 相補型多入力論理回路の遅延時間解析方法 - Google Patents
相補型多入力論理回路の遅延時間解析方法Info
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- JPH09211087A JPH09211087A JP8037565A JP3756596A JPH09211087A JP H09211087 A JPH09211087 A JP H09211087A JP 8037565 A JP8037565 A JP 8037565A JP 3756596 A JP3756596 A JP 3756596A JP H09211087 A JPH09211087 A JP H09211087A
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Abstract
(57)【要約】
【課題】 遅延精度を確保しつつ、トランジスタの動作
領域の切り替え回数を最小限に抑えることによって、遅
延時間の計算時間が増大することを回避できる相補型多
入力論理回路の遅延時間解析方法を提供するものであ
る。 【解決手段】 多入力論理回路を構成する複数個のＰＭ
ＯＳトランジスタ群、複数個のＮＭＯＳトランジスタ群
を、それぞれ、等価的な単一のＰＭＯＳトランジスタ、
単一のＮＭＯＳトランジスタに置き換えることによっ
て、その多入力論理回路を等価的な相補型インバータ型
論理回路として扱い、上記等価的な相補型インバータ型
論理回路における等価的ＰＭＯＳトランジスタ、等価的
なＮＭＯＳトランジスタの電流、電圧特性を、回路シミ
ュレーションのＤＣ解析モードによって決める方法であ
る。
領域の切り替え回数を最小限に抑えることによって、遅
延時間の計算時間が増大することを回避できる相補型多
入力論理回路の遅延時間解析方法を提供するものであ
る。 【解決手段】 多入力論理回路を構成する複数個のＰＭ
ＯＳトランジスタ群、複数個のＮＭＯＳトランジスタ群
を、それぞれ、等価的な単一のＰＭＯＳトランジスタ、
単一のＮＭＯＳトランジスタに置き換えることによっ
て、その多入力論理回路を等価的な相補型インバータ型
論理回路として扱い、上記等価的な相補型インバータ型
論理回路における等価的ＰＭＯＳトランジスタ、等価的
なＮＭＯＳトランジスタの電流、電圧特性を、回路シミ
ュレーションのＤＣ解析モードによって決める方法であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個のトランジ
スタで構成されている相補型多入力論理回路の遅延時間
を、短い計算時間で精度よく予測することができる遅延
時間解析方法に関する。
スタで構成されている相補型多入力論理回路の遅延時間
を、短い計算時間で精度よく予測することができる遅延
時間解析方法に関する。
【０００２】
【従来の技術】ＬＳＩ（半導体集積回路）において、そ
の動作速度を高速化させることによって、正常動作を確
保するに必要なタイミングマージンが減少されつつあ
り、少ないタイミングマージンで動作するＬＳＩを設計
するためには、配線負荷、ファンアウト負荷を考慮した
高精度な論理回路の信号遅延解析方法が必要になる。
の動作速度を高速化させることによって、正常動作を確
保するに必要なタイミングマージンが減少されつつあ
り、少ないタイミングマージンで動作するＬＳＩを設計
するためには、配線負荷、ファンアウト負荷を考慮した
高精度な論理回路の信号遅延解析方法が必要になる。
【０００３】ＳＰＩＣＥに代表される回路シミュレーシ
ョンの手法を用いることによって遅延精度自体を向上さ
せることは可能であるが、その回路シミュレーションの
手法によって大規模ＬＳＩを解析すると、計算時間が長
くなるという難点がある。したがって、高速な大規模Ｌ
ＳＩを設計する上では、回路シミュレーションの手法に
代わって、論理回路の信号遅延を精度よくしかも短い計
算時間で予測することができる遅延解析方法が強く望ま
れている。
ョンの手法を用いることによって遅延精度自体を向上さ
せることは可能であるが、その回路シミュレーションの
手法によって大規模ＬＳＩを解析すると、計算時間が長
くなるという難点がある。したがって、高速な大規模Ｌ
ＳＩを設計する上では、回路シミュレーションの手法に
代わって、論理回路の信号遅延を精度よくしかも短い計
算時間で予測することができる遅延解析方法が強く望ま
れている。
【０００４】最近では、製造技術の微細化に伴い、配線
ピッチが縮小化されているので、細幅配線の配線抵抗が
論理回路遅延時間に与える影響が深刻になりつつある。
一方で、デバイスの速度性能は向上し、波形の立ち下が
り、立ち上がり時間は、低負荷においては数１０ｐｓ、
高負荷においては数１００ｐｓであり、その立ち上がり
時間が広範囲に及んでいる。したがって、遅延精度を向
上させるためには、第１の点として、配線抵抗を考慮す
ること、第２の点として、論理回路への入力波形の傾き
の影響を考慮することが鍵になる。
ピッチが縮小化されているので、細幅配線の配線抵抗が
論理回路遅延時間に与える影響が深刻になりつつある。
一方で、デバイスの速度性能は向上し、波形の立ち下が
り、立ち上がり時間は、低負荷においては数１０ｐｓ、
高負荷においては数１００ｐｓであり、その立ち上がり
時間が広範囲に及んでいる。したがって、遅延精度を向
上させるためには、第１の点として、配線抵抗を考慮す
ること、第２の点として、論理回路への入力波形の傾き
の影響を考慮することが鍵になる。
【０００５】第１の点である配線抵抗については、線形
の抵抗、容量素子で構成される配線ネットの解析方法の
１つとして漸近的波形解析方法がよく用いられている。
第２の点である論理回路への入力波形の傾きは、トラン
ジスタの非線形性に関するものであり、トランジスタの
電流、電圧特性を区分線形化モデルで扱う方法と上記漸
近的波形解析方法とを組み合わせた方法が提案されてい
る。
の抵抗、容量素子で構成される配線ネットの解析方法の
１つとして漸近的波形解析方法がよく用いられている。
第２の点である論理回路への入力波形の傾きは、トラン
ジスタの非線形性に関するものであり、トランジスタの
電流、電圧特性を区分線形化モデルで扱う方法と上記漸
近的波形解析方法とを組み合わせた方法が提案されてい
る。
【０００６】ここで、区分線形化モデルは、トランジス
タの電流、電圧特性を複数の動作領域に分割し、電圧の
応答波形を求めるものである。したがって、区分線形化
モデルを用いた解析方法を適用すると、解析の途中でト
ランジスタの動作領域の切り替えが必要になる。
タの電流、電圧特性を複数の動作領域に分割し、電圧の
応答波形を求めるものである。したがって、区分線形化
モデルを用いた解析方法を適用すると、解析の途中でト
ランジスタの動作領域の切り替えが必要になる。
【０００７】
【発明が解決しようとする課題】ところが、多入力論理
回路は、一般にそれを構成するトランジスタ数が多いの
で、トランジスタレベルの区分線形化モデルを用いた解
析方法を多入力論理回路に適用すると、個々のトランジ
スタの動作領域の切り替え回数が多くなり、遅延時間を
計算する時間が長くなるという問題がある。
回路は、一般にそれを構成するトランジスタ数が多いの
で、トランジスタレベルの区分線形化モデルを用いた解
析方法を多入力論理回路に適用すると、個々のトランジ
スタの動作領域の切り替え回数が多くなり、遅延時間を
計算する時間が長くなるという問題がある。
【０００８】本発明は、遅延精度を確保しつつ、トラン
ジスタの動作領域の切り替え回数を最小限に抑えること
によって、遅延時間の計算時間が増大することを回避で
きる相補型多入力論理回路の遅延時間解析方法を提供す
るものである。
ジスタの動作領域の切り替え回数を最小限に抑えること
によって、遅延時間の計算時間が増大することを回避で
きる相補型多入力論理回路の遅延時間解析方法を提供す
るものである。
【０００９】
【課題を解決するための手段】本発明は、多入力論理回
路を構成する複数個のＰＭＯＳトランジスタ群、複数個
のＮＭＯＳトランジスタ群を、それぞれ、等価的な単一
のＰＭＯＳトランジスタ、単一のＮＭＯＳトランジスタ
に置き換えることによって、その多入力論理回路を等価
的な相補型インバータ型論理回路として扱い、上記等価
的な相補型インバータ型論理回路における等価的ＰＭＯ
Ｓトランジスタ、等価的なＮＭＯＳトランジスタの電
流、電圧特性を、回路シミュレーションのＤＣ解析モー
ドによって決める方法である。
路を構成する複数個のＰＭＯＳトランジスタ群、複数個
のＮＭＯＳトランジスタ群を、それぞれ、等価的な単一
のＰＭＯＳトランジスタ、単一のＮＭＯＳトランジスタ
に置き換えることによって、その多入力論理回路を等価
的な相補型インバータ型論理回路として扱い、上記等価
的な相補型インバータ型論理回路における等価的ＰＭＯ
Ｓトランジスタ、等価的なＮＭＯＳトランジスタの電
流、電圧特性を、回路シミュレーションのＤＣ解析モー
ドによって決める方法である。
【００１０】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるＡＮＤ−ＮＯＲ型の３入力論理回路Ｃ１を
示す図である。
実施例であるＡＮＤ−ＮＯＲ型の３入力論理回路Ｃ１を
示す図である。
【００１１】まず、ＡＮＤ−ＮＯＲ型の３入力論理回路
Ｃ１は、入力端子Ａ、Ｂ１、Ｂ２と、出力端子Ｙと、Ｐ
ＭＯＳトランジスタ１１、１２、１３と、ＮＭＯＳトラ
ンジタ２１、２２、２３とを有する。また、ＡＮＤ−Ｎ
ＯＲ型の３入力論理回路Ｃ１において、入力端子Ｂ１か
ら出力端子Ｙに至る信号経路の遅延時間を評価する場
合、入力端子Ａ、Ｂ２の電位をそれぞれ、ＧＮＤレベ
ル、ＶＤＤレベルに固定する。
Ｃ１は、入力端子Ａ、Ｂ１、Ｂ２と、出力端子Ｙと、Ｐ
ＭＯＳトランジスタ１１、１２、１３と、ＮＭＯＳトラ
ンジタ２１、２２、２３とを有する。また、ＡＮＤ−Ｎ
ＯＲ型の３入力論理回路Ｃ１において、入力端子Ｂ１か
ら出力端子Ｙに至る信号経路の遅延時間を評価する場
合、入力端子Ａ、Ｂ２の電位をそれぞれ、ＧＮＤレベ
ル、ＶＤＤレベルに固定する。
【００１２】ＡＮＤ−ＮＯＲ型の３入力論理回路Ｃ１
は、ＰＭＯＳトランジスタ群１０とＮＭＯＳトランジス
タ群２０とが直列接続されている相補型３入力論理回路
であり、ＰＭＯＳトランジスタ群１０は、３個のＰＭＯ
Ｓトランジスタ１１、１２、１３で構成され、ＮＭＯＳ
トランジスタ群２０は、３個のＮＭＯＳトランジスタ２
１、２２、２３で構成されている。
は、ＰＭＯＳトランジスタ群１０とＮＭＯＳトランジス
タ群２０とが直列接続されている相補型３入力論理回路
であり、ＰＭＯＳトランジスタ群１０は、３個のＰＭＯ
Ｓトランジスタ１１、１２、１３で構成され、ＮＭＯＳ
トランジスタ群２０は、３個のＮＭＯＳトランジスタ２
１、２２、２３で構成されている。
【００１３】つまり、ＡＮＤ−ＮＯＲ型の３入力論理回
路Ｃ１は、複数個のＰＭＯＳトランジスタで構成されて
いるＰＭＯＳトランジスタ群と、複数個のＮＭＯＳトラ
ンジスタで構成されているＮＭＯＳトランジスタ群とが
直列接続されている相補型多入力論理回路の例であり、
この相補型多入力論理回路が、遅延時間を解析しようと
する対象である。
路Ｃ１は、複数個のＰＭＯＳトランジスタで構成されて
いるＰＭＯＳトランジスタ群と、複数個のＮＭＯＳトラ
ンジスタで構成されているＮＭＯＳトランジスタ群とが
直列接続されている相補型多入力論理回路の例であり、
この相補型多入力論理回路が、遅延時間を解析しようと
する対象である。
【００１４】そして、ＡＮＤ−ＮＯＲ型の３入力論理回
路Ｃ１において、信号遅延を評価しようとする入力端子
を第１の入力端子Ｂ１とし、単一のＰＭＯＳトランジス
タと単一のＮＭＯＳトランジスタとで構成される等価的
な相補型インバータ型論理回路として３入力論理回路Ｃ
１が動作するように、第１の入力端子Ｂ１以外の入力端
子Ａ、Ｂ２の電位が、それぞれ低電位、高電位に固定さ
れている。
路Ｃ１において、信号遅延を評価しようとする入力端子
を第１の入力端子Ｂ１とし、単一のＰＭＯＳトランジス
タと単一のＮＭＯＳトランジスタとで構成される等価的
な相補型インバータ型論理回路として３入力論理回路Ｃ
１が動作するように、第１の入力端子Ｂ１以外の入力端
子Ａ、Ｂ２の電位が、それぞれ低電位、高電位に固定さ
れている。
【００１５】そして、上記相補型インバータ型論理回路
の等価的ＰＭＯＳトランジスタ１０と等価的ＮＭＯＳト
ランジスタ２０との電流、電圧特性を、回路シミュレー
ションのＤＣ解析モードを用いて決定し、この決定され
た等価的ＰＭＯＳトランジスタ１０と等価的ＮＭＯＳト
ランジスタ２０との電流、電圧特性を区分線形化法で扱
い、配線負荷とファンアウト負荷とを持つ多入力論理回
路Ｃ１の遅延時間を解析する。
の等価的ＰＭＯＳトランジスタ１０と等価的ＮＭＯＳト
ランジスタ２０との電流、電圧特性を、回路シミュレー
ションのＤＣ解析モードを用いて決定し、この決定され
た等価的ＰＭＯＳトランジスタ１０と等価的ＮＭＯＳト
ランジスタ２０との電流、電圧特性を区分線形化法で扱
い、配線負荷とファンアウト負荷とを持つ多入力論理回
路Ｃ１の遅延時間を解析する。
【００１６】図１に示すＡＮＤ−ＮＯＲ型の３入力論理
回路Ｃ１では、ＰＭＯＳトランジスタ１３、ＮＭＯＳト
ランジスタ２２は導通状態、ＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ２３はＯＦＦ状態になるの
で、等価的な相補型インバータ型論理回路と看做すこと
ができる。
回路Ｃ１では、ＰＭＯＳトランジスタ１３、ＮＭＯＳト
ランジスタ２２は導通状態、ＰＭＯＳトランジスタ１
２、ＮＭＯＳトランジスタ２３はＯＦＦ状態になるの
で、等価的な相補型インバータ型論理回路と看做すこと
ができる。
【００１７】ここで、等価的なＮＭＯＳトランジスタ２
０の電流、電圧特性を得るには、次のようにする。つま
り、出力端子Ｙの電位をＶＤＤレベルに固定し、出力端
子Ｙをドレイン、入力端子Ｂ１をゲート、ＧＮＤに接続
されたノードをソースと看做し、回路シミュレーション
のＤＣ解析において、入力端子Ｂ１の電位とＶＤＤ、Ｇ
ＮＤとの間の電位を変化させながら、ＧＮＤに流れ込む
電流値を測定すれば、等価的なＮＭＯＳトランジスタ２
０の電流、電圧特性を得ることができる。
０の電流、電圧特性を得るには、次のようにする。つま
り、出力端子Ｙの電位をＶＤＤレベルに固定し、出力端
子Ｙをドレイン、入力端子Ｂ１をゲート、ＧＮＤに接続
されたノードをソースと看做し、回路シミュレーション
のＤＣ解析において、入力端子Ｂ１の電位とＶＤＤ、Ｇ
ＮＤとの間の電位を変化させながら、ＧＮＤに流れ込む
電流値を測定すれば、等価的なＮＭＯＳトランジスタ２
０の電流、電圧特性を得ることができる。
【００１８】また、出力端子Ｙの電位を接地レベルに固
定し、出力Ｙをドレイン、入力端子Ｂ１をゲート、ＶＤ
Ｄに接続されたノードをソースと看做し、回路シミュレ
ーションのＤＣ解析において、入力端子Ｂ１の電位とＶ
ＤＤ、ＧＮＤとの間の電位を変化させながら、ＶＤＤか
ら流れ出す電流値を測定すれば、等価的なＰＭＯＳトラ
ンジスタの電流、電圧特性を得ることができる。
定し、出力Ｙをドレイン、入力端子Ｂ１をゲート、ＶＤ
Ｄに接続されたノードをソースと看做し、回路シミュレ
ーションのＤＣ解析において、入力端子Ｂ１の電位とＶ
ＤＤ、ＧＮＤとの間の電位を変化させながら、ＶＤＤか
ら流れ出す電流値を測定すれば、等価的なＰＭＯＳトラ
ンジスタの電流、電圧特性を得ることができる。
【００１９】すなわち、多入力論理回路において信号遅
延を評価しようとする入力端子を第１の入力端子とし、
第１の入力端子を等価的インバータ型論理回路の入力端
子と看做し、多入力論理回路の出力端子を上記インバー
タ型論理回路の出力端子と看做し、第１の入力端子以外
の入力端子の電位を、以下の規則に従って、上記多入力
論理回路がインバータ型論理回路として動作するよう
に、高電位または低電位に固定する。
延を評価しようとする入力端子を第１の入力端子とし、
第１の入力端子を等価的インバータ型論理回路の入力端
子と看做し、多入力論理回路の出力端子を上記インバー
タ型論理回路の出力端子と看做し、第１の入力端子以外
の入力端子の電位を、以下の規則に従って、上記多入力
論理回路がインバータ型論理回路として動作するよう
に、高電位または低電位に固定する。
【００２０】多入力論理回路Ｃ１を構成するＰＭＯＳト
ランジスタ１１、１２、１３のうちで、第１の入力端子
Ｂ１に接続されているＰＭＯＳトランジスタ１１を第１
のＰＭＯＳトランジスタ１１とし、図１では、第１のＰ
ＭＯＳトランジスタ１１にＰＭＯＳトランジスタ１２の
みが並列接続されているが、第１のＰＭＯＳトランジス
タ１１にＰＭＯＳトランジスタ１２以外のＰＭＯＳトラ
ンジスタが並列接続されていれば、第１のＰＭＯＳトラ
ンジスタ１１に並列接続されているＰＭＯＳトランジス
タ群が存在し、この場合、これを第１のＰＭＯＳトラン
ジスタ群とし、第１のＰＭＯＳトランジスタ群が非導通
状態になるように、第１のＰＭＯＳトランジスタ群のゲ
ートに接続されている入力端子の電位を高電位に固定す
る。
ランジスタ１１、１２、１３のうちで、第１の入力端子
Ｂ１に接続されているＰＭＯＳトランジスタ１１を第１
のＰＭＯＳトランジスタ１１とし、図１では、第１のＰ
ＭＯＳトランジスタ１１にＰＭＯＳトランジスタ１２の
みが並列接続されているが、第１のＰＭＯＳトランジス
タ１１にＰＭＯＳトランジスタ１２以外のＰＭＯＳトラ
ンジスタが並列接続されていれば、第１のＰＭＯＳトラ
ンジスタ１１に並列接続されているＰＭＯＳトランジス
タ群が存在し、この場合、これを第１のＰＭＯＳトラン
ジスタ群とし、第１のＰＭＯＳトランジスタ群が非導通
状態になるように、第１のＰＭＯＳトランジスタ群のゲ
ートに接続されている入力端子の電位を高電位に固定す
る。
【００２１】次に、ＰＭＯＳトランジスタ群１０におい
ては、第１のＰＭＯＳトランジスタ１１にＰＭＯＳトラ
ンジスタ１３のみが直列接続されているが、第１のＰＭ
ＯＳトランジスタ１１にＰＭＯＳトランジスタ１３以外
のＰＭＯＳトランジスタが直列接続されていれば、第１
のＰＭＯＳトランジスタ１１にＰＭＯＳトランジスタ群
が直列接続されていることになり、しかもこのＰＭＯＳ
トランジスタ群は互いに並列接続されている複数のＰＭ
ＯＳトランジスタ群で構成されている場合、上記並列接
続されたＰＭＯＳトランジスタ群を第２、第３のＰＭＯ
Ｓトランジスタ群とする。これら第２、第３のＰＭＯＳ
トランジスタ群の１つが導通状態となるように、第２、
第３のＰＭＯＳトランジスタ群を構成するトランジスタ
の少なくとも１個のＰＭＯＳトランジスタのゲートに接
続された入力端子を低電位に固定する。
ては、第１のＰＭＯＳトランジスタ１１にＰＭＯＳトラ
ンジスタ１３のみが直列接続されているが、第１のＰＭ
ＯＳトランジスタ１１にＰＭＯＳトランジスタ１３以外
のＰＭＯＳトランジスタが直列接続されていれば、第１
のＰＭＯＳトランジスタ１１にＰＭＯＳトランジスタ群
が直列接続されていることになり、しかもこのＰＭＯＳ
トランジスタ群は互いに並列接続されている複数のＰＭ
ＯＳトランジスタ群で構成されている場合、上記並列接
続されたＰＭＯＳトランジスタ群を第２、第３のＰＭＯ
Ｓトランジスタ群とする。これら第２、第３のＰＭＯＳ
トランジスタ群の１つが導通状態となるように、第２、
第３のＰＭＯＳトランジスタ群を構成するトランジスタ
の少なくとも１個のＰＭＯＳトランジスタのゲートに接
続された入力端子を低電位に固定する。
【００２２】上記の方法によって、３入力論理回路Ｃ１
が等価的インバータ型論理回路に置き換えられ、この置
き換えられた等価的インバータ型論理回路について、回
路シミュレーションのＤＣ解析モードを用いて、上記等
価的インバータ型論理回路における等価的ＮＭＯＳトラ
ンジスタ、等価的ＰＭＯＳトランジスタの電流、電圧特
性を決める。
が等価的インバータ型論理回路に置き換えられ、この置
き換えられた等価的インバータ型論理回路について、回
路シミュレーションのＤＣ解析モードを用いて、上記等
価的インバータ型論理回路における等価的ＮＭＯＳトラ
ンジスタ、等価的ＰＭＯＳトランジスタの電流、電圧特
性を決める。
【００２３】等価的ＰＭＯＳトランジスタの電流、電圧
特性を決めるためには、上記等価的インバータ型論理回
路の出力端子の電圧値を接地電位と等しい値に設定し、
多入力論理回路において電源電圧に接続されているノー
ド、出力端子、入力端子を、それぞれ、等価的ＰＭＯＳ
トランジスタのソース、ドレイン、ゲートと看做し、電
源電圧、ゲート電圧を変化させながら、電源電圧から供
給される電流値を測定する。
特性を決めるためには、上記等価的インバータ型論理回
路の出力端子の電圧値を接地電位と等しい値に設定し、
多入力論理回路において電源電圧に接続されているノー
ド、出力端子、入力端子を、それぞれ、等価的ＰＭＯＳ
トランジスタのソース、ドレイン、ゲートと看做し、電
源電圧、ゲート電圧を変化させながら、電源電圧から供
給される電流値を測定する。
【００２４】ＮＭＯＳトランジスタの電流、電圧特性を
決めるためには、上記等価的インバータ型論理回路の出
力端子の電圧値を電源電圧と等しい値に設定し、多入力
論理回路において接地されているノード、出力端子、入
力端子を、それぞれ、等価的ＮＭＯＳトランジスタのド
レイン、ソース、ゲートと看做し、電源電圧、ゲート電
圧を変化させながら、接地電位に流れ込む電流値を測定
する。
決めるためには、上記等価的インバータ型論理回路の出
力端子の電圧値を電源電圧と等しい値に設定し、多入力
論理回路において接地されているノード、出力端子、入
力端子を、それぞれ、等価的ＮＭＯＳトランジスタのド
レイン、ソース、ゲートと看做し、電源電圧、ゲート電
圧を変化させながら、接地電位に流れ込む電流値を測定
する。
【００２５】上記手順に従って決められた等価的インバ
ータ型論理回路の等価的ＰＭＯＳトランジスタ、等価的
ＮＭＯＳトランジスタの電流、電圧曲線に基づいて、フ
ィッティングによって、区分線形化モデルのパラメータ
を決定する。
ータ型論理回路の等価的ＰＭＯＳトランジスタ、等価的
ＮＭＯＳトランジスタの電流、電圧曲線に基づいて、フ
ィッティングによって、区分線形化モデルのパラメータ
を決定する。
【００２６】図２は、ＡＮＤ−ＮＯＲ型３入力論理回路
Ｃ１において、入力ピンＢ１から出力ピンＹに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なＮＭＯＳトランジスタの電流、電圧特性を実
線で示した図である。
Ｃ１において、入力ピンＢ１から出力ピンＹに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なＮＭＯＳトランジスタの電流、電圧特性を実
線で示した図である。
【００２７】図２における点線は、この電流、電圧特性
からフィッティングによって得られた区分線形化モデル
の結果を示す特性である。
からフィッティングによって得られた区分線形化モデル
の結果を示す特性である。
【００２８】図２に示す例では、飽和電流のゲート電圧
依存性が、線形から大きくずれているので、飽和領域の
２領域に分割した４領域（線形、高Ｖgs飽和、低Ｖgs飽
和、ＯＦＦ）の区分線形化モデルを用いている。
依存性が、線形から大きくずれているので、飽和領域の
２領域に分割した４領域（線形、高Ｖgs飽和、低Ｖgs飽
和、ＯＦＦ）の区分線形化モデルを用いている。
【００２９】図３は、ＡＮＤ−ＮＯＲ型３入力論理回路
Ｃ１において、入力ピンＢ１から出力ピンＹに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なＰＭＯＳトランジスタの電流、電圧特性を実
線で示した図である。
Ｃ１において、入力ピンＢ１から出力ピンＹに至る信号
経路の遅延を評価する場合に、上記方法によって得られ
た等価的なＰＭＯＳトランジスタの電流、電圧特性を実
線で示した図である。
【００３０】図３に示す例でも、上記したＮＭＯＳトラ
ンジスタの場合と同様、飽和領域を２領域に分割した４
領域の区分線形化モデルを用いている。
ンジスタの場合と同様、飽和領域を２領域に分割した４
領域の区分線形化モデルを用いている。
【００３１】図４は、７段のＡＮＤ−ＮＯＲ型論理回路
列を、等価的インバータ型論理回路列に置き換え、これ
に上記４領域区分線形化モデルを適用して得られた電圧
応答波形を実線で示す図である。ただし、配線の抵抗と
容量成分との解析には漸近的波形解析方法を用いてい
る。なお、図４における点線は、回路シミュレーション
で得られた電圧応答波形を示すものである。
列を、等価的インバータ型論理回路列に置き換え、これ
に上記４領域区分線形化モデルを適用して得られた電圧
応答波形を実線で示す図である。ただし、配線の抵抗と
容量成分との解析には漸近的波形解析方法を用いてい
る。なお、図４における点線は、回路シミュレーション
で得られた電圧応答波形を示すものである。
【００３２】上記７段のＡＮＤ−ＮＯＲ型論理回路列に
おいて、各段の配線負荷とファンアウト負荷との容量
は、２８ｆＦから４２７ｆＦまで幅をもたせてある。回
路シミュレーション結果と比較すると、よい精度で電圧
応答が求められている。
おいて、各段の配線負荷とファンアウト負荷との容量
は、２８ｆＦから４２７ｆＦまで幅をもたせてある。回
路シミュレーション結果と比較すると、よい精度で電圧
応答が求められている。
【００３３】図５は、図４に示すＡＮＤ−ＮＯＲ型論理
回路列の解析例において、等価的なＰＭＯＳトランジス
タ、等価的なＮＭＯＳトランジスタの動作領域における
切り替わりパターンを示す図である。
回路列の解析例において、等価的なＰＭＯＳトランジス
タ、等価的なＮＭＯＳトランジスタの動作領域における
切り替わりパターンを示す図である。
【００３４】図１に示す３入力論理回路Ｃ１において、
６個のトランジスタで構成されるＡＮＤ−ＮＯＲ型論理
回路を、等価的な２個のトランジスタで構成される相補
型インバータ型論理回路に縮約したので、動作領域の切
り替わり回数は高々４回にとどまっている。したがっ
て、遅延解析に要する計算時間を最小限に抑えることが
できる。
６個のトランジスタで構成されるＡＮＤ−ＮＯＲ型論理
回路を、等価的な２個のトランジスタで構成される相補
型インバータ型論理回路に縮約したので、動作領域の切
り替わり回数は高々４回にとどまっている。したがっ
て、遅延解析に要する計算時間を最小限に抑えることが
できる。
【００３５】上記実施例では、相補型多入力論理回路に
おける複数個のＰＭＯＳトランジスタで構成されるＰＭ
ＯＳトランジスタ群、複数個のＮＭＯＳトランジスタで
構成されるＮＭＯＳトランジスタ群を、単一のＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタに置き換え、多入
力論理回路を等価的な相補型インバータ型論理回路とし
て扱い、単一のＰＭＯＳトランジスタ、単一のＭＯＳト
ランジスタのそれぞれの電流、電圧特性を区分線形化法
で扱うことにしたので、トランジスタ動作領域の切り替
え回数を大幅に低減でき、したがって、遅延精度を確保
しつつ、遅延時間の計算時間を短縮することができる。
また、セルベース設計されたＬＳＩにおいて利用される
セルのドライバ部分は、一般に、上記実施例で適用可能
な相補型多入力論理ゲートと同等の構造を有するので、
上記実施例は、セルベースで設計されたＬＳＩの遅延解
析に容易に適用可能である。
おける複数個のＰＭＯＳトランジスタで構成されるＰＭ
ＯＳトランジスタ群、複数個のＮＭＯＳトランジスタで
構成されるＮＭＯＳトランジスタ群を、単一のＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタに置き換え、多入
力論理回路を等価的な相補型インバータ型論理回路とし
て扱い、単一のＰＭＯＳトランジスタ、単一のＭＯＳト
ランジスタのそれぞれの電流、電圧特性を区分線形化法
で扱うことにしたので、トランジスタ動作領域の切り替
え回数を大幅に低減でき、したがって、遅延精度を確保
しつつ、遅延時間の計算時間を短縮することができる。
また、セルベース設計されたＬＳＩにおいて利用される
セルのドライバ部分は、一般に、上記実施例で適用可能
な相補型多入力論理ゲートと同等の構造を有するので、
上記実施例は、セルベースで設計されたＬＳＩの遅延解
析に容易に適用可能である。
【００３６】上記実施例においては、入力端子Ａ、Ｂ２
の電位が、それぞれ低電位、高電位に固定されている
が、等価的な相補型インバータ型論理回路として多入力
論理回路が動作するように、第１の入力端子以外の入力
端子の電位が、低電位または高電位に固定されていれば
よい。
の電位が、それぞれ低電位、高電位に固定されている
が、等価的な相補型インバータ型論理回路として多入力
論理回路が動作するように、第１の入力端子以外の入力
端子の電位が、低電位または高電位に固定されていれば
よい。
【００３７】
【発明の効果】本発明によれば、大規模ＬＳＩにトラン
ジスタレベルの区分線形化モデルを適用した場合におけ
る動作領域の切り替わり回数を大幅に低減でき、したが
って、プログラム化において動作領域の切り替わりの判
定処理が容易になり、遅延精度を悪化させることなく計
算時間を短縮することができるという効果を奏する。
ジスタレベルの区分線形化モデルを適用した場合におけ
る動作領域の切り替わり回数を大幅に低減でき、したが
って、プログラム化において動作領域の切り替わりの判
定処理が容易になり、遅延精度を悪化させることなく計
算時間を短縮することができるという効果を奏する。
【図１】本発明の一実施例であるＡＮＤ−ＮＯＲ型の３
入力論理回路Ｃ１を示す図である。
入力論理回路Ｃ１を示す図である。
【図２】図２は、ＡＮＤ−ＮＯＲ型３入力論理回路にお
いて、入力ピンＢ１から出力ピンＹに至る信号経路の遅
延を評価する場合に、上記実施例を適用して得られる等
価的なＮＭＯＳトランジスタの電流、電圧特性を実線で
示す図である。
いて、入力ピンＢ１から出力ピンＹに至る信号経路の遅
延を評価する場合に、上記実施例を適用して得られる等
価的なＮＭＯＳトランジスタの電流、電圧特性を実線で
示す図である。
【図３】ＡＮＤ−ＮＯＲ型３入力論理回路Ｃ１における
入力ピンＢ１から出力ピンＹに至る経路の等価的ＰＭＯ
Ｓトランジスタの電流、電圧特性を示す図である。
入力ピンＢ１から出力ピンＹに至る経路の等価的ＰＭＯ
Ｓトランジスタの電流、電圧特性を示す図である。
【図４】７段のＡＮＤ−ＮＯＲ型論理回路列を等価的イ
ンバータ型論理回路列に置き換え、これに上記４領域区
分線形化モデルを適用して得られた電圧応答波形を実線
で示す図である。
ンバータ型論理回路列に置き換え、これに上記４領域区
分線形化モデルを適用して得られた電圧応答波形を実線
で示す図である。
【図５】図４に示すＡＮＤ−ＮＯＲ型論理回路列の解析
例において、等価的なＰＭＯＳトランジスタ、ＮＭＯＳ
トランジスタの動作領域における切り替わりパターンを
示す図である。
例において、等価的なＰＭＯＳトランジスタ、ＮＭＯＳ
トランジスタの動作領域における切り替わりパターンを
示す図である。
Ｃ１…ＡＮＤ−ＮＯＲ型の３入力論理回路、 Ｙ…出力端子、 Ａ、Ｂ１、Ｂ２…入力端子、 １０…ＰＭＯＳトランジスタ群、 １１、１２、１３…ＰＭＯＳトランジスタ、 ２０…ＮＭＯＳトランジスタ群、 ２１、２２、２３…ＮＭＯＳトランジスタ。
Claims (1)
- 【請求項１】 複数個のＰＭＯＳトランジスタで構成さ
れているＰＭＯＳトランジスタ群と、複数個のＮＭＯＳ
トランジスタで構成されているＮＭＯＳトランジスタ群
とが直列接続されている相補型多入力論理回路の遅延時
間を解析する方法において、 上記相補型多入力論理回路の入力端子を第１の入力端子
に設定する第１の入力端子設定段階と；上記相補型多入
力論理回路が、単一のＰＭＯＳトランジスタと単一のＮ
ＭＯＳトランジスタとで構成されている等価的な相補型
インバータ型論理回路として動作するように、上記第１
の入力端子以外の入力端子の電位を、高電位または低電
位に固定する電位固定段階と；上記等価的な相補型イン
バータ型論理回路における上記単一のＰＭＯＳトランジ
スタと上記単一のＮＭＯＳトランジスタとの電流、電圧
特性を、回路シミュレーションのＤＣ解析モードを用い
て決定する電流、電圧特性決定段階と；この電流、電圧
特性決定段階で決定された上記電流、電圧特性を区分線
形化法で扱い、上記相補型多入力論理回路の遅延時間を
解析する遅延時間解析段階と；を有することを特徴とす
る相補型多入力論理回路の遅延時間解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03756596A JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03756596A JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09211087A true JPH09211087A (ja) | 1997-08-15 |
| JP3196924B2 JP3196924B2 (ja) | 2001-08-06 |
Family
ID=12501055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03756596A Expired - Fee Related JP3196924B2 (ja) | 1996-01-31 | 1996-01-31 | 相補型多入力論理回路の遅延時間解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196924B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7127385B2 (en) | 2000-10-13 | 2006-10-24 | Renesas Technology Corp. | Delay time estimation method and recording medium storing estimation program |
-
1996
- 1996-01-31 JP JP03756596A patent/JP3196924B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7127385B2 (en) | 2000-10-13 | 2006-10-24 | Renesas Technology Corp. | Delay time estimation method and recording medium storing estimation program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196924B2 (ja) | 2001-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |