KR100228756B1 - 점진적 턴-온 특성의 cmos 구동기 - Google Patents

점진적 턴-온 특성의 cmos 구동기 Download PDF

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클라크 3세 존 엠.
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Abstract

CMOS 구동기는 단일한 저항으로 인해서, 조절가능하게 "빠른 오프-느린 온"의 전이를 행하고 상기 구동기가 스테이트 전환을 하는 동안에 동시에 온되지 않는, 출력소자들을 갖도록 허용된다. 상기 구동기의 출력 및 전원 전류들은 감소된 조파들을 포함한다. 상기한 저항은 출력단 PMOS-NMOS 소자들의 게이트들에 연결되며, 게이트들에서의 내부 커패시턴스와 함께 RC 회로를 형성하여서 게이트 구동전압들의 턴온전이를 연장시킨다. 각각의 출력소자는 그러면 비교적 느리게 턴온되고, 반면 정상적으로 턴오프된다. 출력전류 전이시간들은 기본적으로 상기 저항 및 내부 커패시턴스에 의해 결정된다. 상기 저항은 폴리실리콘 또는 확산을 이용하여 구현되며, 되도록이면 출력단을 구동하는 입력 PMOS 및 NMOS 소자들의 온-채널 저항의 10배 크기를 가짐이 바람직하다. 상기 저항 및 내부 커패시턴스들은 본질적으로 온도 및 전원 전압에 독립적이며, 반면 공정에 약간의 의존성을 나타내므로, 전류출력 전이시간들은 CMOS 파라미터의 편차에도 불구하고 조정이 가능하다.
CMOS 버퍼의 3-스테이트 실시예는, 인에이블 신호가 하이일때 개폐적으로 양출력 게이트들 간에 저항이 연결되는, 병렬로 연결된 PMOS-NMOS 소자들을 사용한다. 제1입력 PMOS 및 NMOS 소자들에 걸쳐 병렬로 연결된 제2입력 PMOS 및 NMOS 소자들은 인에이블 신호가 로우일때 제1입력 소자들을 지나 턴온된다. 로우의 인에이블 신호가 상기 저항을 분리해내고 양출력 PMOS 및 NMOS 소자들을 턴오프시키는 반면, 하이의 인에이블 신호는 상기 구동기 회로를 인에이블시켜서 회로의 출력을 고 임피던스 상태로 만든다.

Description

점진적 턴-온 특성의 CMOS 구동기
제1도는 본 발명에 따른 CMOS 구동기의 회로도.
제2(a)-2(e)도들은 제1도에서 회로의 여러 노드들에 존재하는 파형들을 도시한 도면.
제3도는 종래의 3-스테이트 CMOS 구동기 회로의 논리 다이어그램.
제4도는 본 발명에 따른 3-스테이트 CMOS 구동기의 회로도.
제5도는 제4도의 회로내의 여러 노드들에서 컴퓨터 모의실험된(computer simulated) 파형들을 도시한 도면.
제6(a)도는 제4도의 회로 및 선행기술의 3-스테이트 구동기에 대한 컴퓨터 모의실험된 전압파형들을 도시한 도면.
제6(b)도는 제4도의 회로 및 선행기술 3-스테이트 구동기에 대한 컴퓨터 모의실험된 전류파형들을 도시한 도면.
제7도는 출력전류파형의 푸리에 스펙트럼 모형.
[발명의 분야]
본 발명은 집적된 논리회로들, 및 특히 집적 회로 CMOS 구동기들에 관한 것이다.
[발명의 배경]
CMOS 소자를 사용하는 집적회로 논리 구동기들 및 3-스테이트 논리 구동기들은 잘 알려져 있다. 논리 구동기 회로는 입력신호를 수신하고 여러 타 논리회로들에 연결될 수 있는 출력 신호를 제공한다. 일반적으로 논리 구동기 회로의 목적은 보통 집적회로의 출력핀에 관련된 부하와 같은 비교적 큰 용량성 부하를 구동하는 것이다.
CMOS 논리 구동기는 보통 두개의 전원간에 직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한 출력 단을 갖는다. 이상적으로는, 한 주어진 시간에 이들 두 출력 트랜지스터들 가운데 오직 하나만이 온된다. 따라서, CMOS 논리 구동기로의 입력 신호가 스테이트를 변경할때에, PMOS 및 NMOS 트랜지스터가 두소자가 절대로 동시에 온되지 않도록 하는 식으로 전환한다면 이것이 최적이다.
CMOS 논리 구동기들은 종종 용량성 부하를 구동하는 동시에 신속하게 전환하는(1-3나노초 이내에 발생하는) 집적회로를 사용하여 구현된다. 논리 구동기 출력신호의 조파 성분은 출력 전류신호의 상승시간 및 하강시간들의 함수이다. 보다 짧은 스위칭시간은 조파를 포함한 많은 고주파성분들을 가진 출력 전류신호가 빠르게 변화함을 나타낸다.
또한, NMOS 및 PMOS 출력 트랜지스터들의 고속스위칭은 전이시간중 얼마동안 양 출력 트랜지스터들이 동시에 온되는 것을 야기할 수 있으며, 그로 인해 회로 전원내에 스파이크를 일으켜서 조파발생을 더욱 악화시킬 수 있다. 결과된 전원 전류신호는 빠른 전이 시간, 스파이크 및 과도전류를 가지며, 일반적으로 고주파 조파를 많이 포함하고 있다. 이들 원하지 않는 조파들은 인접회로류 및 실제로 구동기 회로 외부의 회로류까지 간섭하는 전자기적 간섭("EMI")을 발산한다.
조파의 발생은 CMOS 파라미터들이 제조공정오차, 대기온도변화 및 전원변화들에 따라 네배까지 가변할 수 있기 때문에 제어하기가 어렵다. EMI를 발생시키는 CMOS-소자들을 타 회로류로부터 고립시키는 것이 EMI 문제를 축소시킬 수 있는 반면에, 이를 행하는 것은 현대적 디자인 사조와는 상반된다. 오늘날 집적회로 설계자들은 주어진 영역내에서 좀더 작고 보다 밀집되며 더욱더 복잡한 CMOS 회로들을 제조하도록 촉구된다.
[발명의 요약]
본 발명은 CMOS 논리 구동기에 의해 발생되는 고주파 EMI의 양을 감소시킨다. 특히, 본 발명은 턴온시보다 더 빠른 속도로 턴오프하는 출력 트랜지스터를 가진 CMOS 논리 구동기를 제공한다. CMOS 출력단의 "빠른 오픈, 느린 온" 동작은 출력단에서 PMOS 및 NMOS 소자가 동시에 온되는 것을 방지한다. 일반적으로, 본 발명은 출력전류의 변화속도를 낮추고, 전원전류 스파이크를 줄이며, 따라서 EMI를 최소화할 것이다.
본 발명에 따른 CMOS 논리 구동기는 입력 CMOS 반전기 단 및 출력 CMOS 반전기 단을 포함한다. 입력단은 두 전원 소스들(Vcc, Vss)간에 직렬로 연결된 PMOS 트랜지스터, 저항기 및 NMOS 트랜지스터를 갖는다. 출력단은 Vcc 및 Vss간에 직렬로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터가 CMOS 반전기이다.
상기 입력 단은 입력신호를 수신하고, 입력 단의 저항기 양끝으로부터 하나씩 제1 및 제2구동신호들을 출력단으로 제공한다. 제1구동 신호는 PMOS 트랜지스터의 출력단 게이트에 연결되고, 제2구동신호는 NMOS 트랜지스터의 출력단 게이트에 연결된다.
상기 입력단의 저항기는 출력소자들의 게이트들에 걸쳐서 연결되고, 따라서 입력단의 출력들에 걸쳐진다. 상기 저항기는 각 출력소자의 게이트에 존재하는 내부 커패시턴스와 연합하여 RC(즉, 저항-커패시턴스) 필터를 형성한다. 이 RC 필터는 인접 입력트랜지스터 소자가 턴오프될때만 두개 구동신호의 각각을 지연(또는 연장)시키며, 인접 입력트랜지스터가 턴온될때는 그러하지 않다. 다시 말해서, 제1구동신호는 입력신호가 저전압에서 고전압으로 전이할때만 지연되며, 제2구동신호는 입력신호가 고전압에서 저전압으로 전이할때만 지연된다. 그결과로서 각각의 출력소자는 보다 천천히 턴온되고, 반대로 보다 빠르게 턴오프된다. 게다가, 두개 출력소자들은 결코 동시에 온되지 않는다.
최종 출력전류파형의 전이시간들은 본질적으로 RC 필터에 의해서 조정된다. 저항 및 내부 커패시턴스가 대체로 전압 및 온도에 독립적이고 근소한 공정의존성을 가지기 때문에, 전류파형 전이시간들은 CMOS 파라미터들의 편차에도 불구하고 조정이 가능하다. 본 발명의 목적은 본 구동기를 위해 칩면적의 상당한 증가없이, 출력전류파형내 감소된 조파성분을 갖는 CMOS 구동기 및 3-스테이트 CMOS 구동기를 구현하는 것이다. 이러한 목적은 기재된 규격의 CMOS 구동기에 단일한 입력단 저항기를 부가하고, 그로인해 각각의 출력소자가 그의 턴오프때보다 좀더 천천히 턴온되도록 함에 부합한다. 최종 출력전류파형은 조정가능하게 보다 느린 전이시간들을 가지며, 양 출력소자들에 있어서 동시 온 상태가 방지된다.
본 발명의 또다른 목적은 공정, 온도 및 전원전압 상의 편차에도 불구하고 EMI가 감소되는 결과를 얻을 수 있는, 그러한 CMOS 구동기를 구현하는 것이다. 이러한 목적은 입력단 저항기 및 연합하는 내부 커패시턴스들이 기본적으로 온도 및 전압 독립적이며 공정에만 약간의 의존성을 보이는 까닭에 충족되어진다.
본 발명의 여타 특성 및 장점들은 첨부한 도면과 연결하여 바람직한 실시예를 상세히 제시하게될 이후의 설명을 통해 기술하기로 한다.
[바람직한 실시예에 관한 상세한 설명]
제1도는 본 발명에 따른 점진적 턴온 특성의 CMOS 구동기(100)를 도시한다. 상기 구동기는 제1전원(Vcc) 및 제2전원(Vss)간에 직렬로 연결된 PMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M2)를 가진 출력 단을 포함한다. M1의 소스(110)는 Vcc로 연결되고, M2의 소스(112)는 Vss에 연결되며, M1의 드레인(114) 및 M2의 드레인(116)은 상호 결합하여 출력포트(118)를 형성한다. M1은 내부 커패시턴스(Cb : 커패시터 122로 도시됨)가 존재하는 곳에 게이트(120)를 가지며, M2는 내부 커패시턴스(Cc : 커패시터 126으로 도시됨)가 존재하는 곳에 게이트(124)를 갖는다.
CMOS 구동기(100)는 또한 Vcc 및 Vss 간에 직렬로 연결된 PMOS 트랜지스터(M3), 저항기(130) 및 NMOS 트랜지스터(M4)를 가진 입력단을 포함한다. M3의 소스(132)는 Vcc로 연결되며, M4의 소스(134)는 Vss로 연결된다. M3 및 M4의 각 드레인들(136,138)이 저항기(130)의 맞은편 끝에서 각각 노드들(140,142)과 연결된다. M3, M4의 게이트들(150,152)은 상호 결합되어 데이타 입력포트(154)로 연결된다.
일반적으로, Vcc는 Vss보다 큰 양(+)의 전원이다. 바람직한 실시예에서 Vcc는 보통 +5V로 세트되고 Vss는 0V(즉, 접지)로 세트된다. M1, M2, M3, M4는 되도록이면 동일한 소스 및 드레인들을 갖는 엔핸슨먼트 모드(enhancement mode) 소자들로 한다.
응용예에 따라서, 저항기(130)는 약 1k에서 10k범위의 저항값을 가지며 폴리실리콘 저항기로서 또는 P+나 N+확산을 이용하여 제조될 수 있다. 폴리실리콘 및 N+확산이 보통 20에서 30/스퀘어 범위의 저항값을 갖는 반면에 P+확산은 보통 약 100/스퀘어의 저항값을 가지기 때문에 P+확산 저항기들이 선호된다. 저항기(130)의 저항값은 가능하면 소자들(M3,M4)의 온-채널 저항값보다 크거나 그와 같은 크기로 한다. 따라서 저항기(130)는 일반적으로 트랜지스터(M3)의 온-채널 저항값 다섯배의 저항값을 갖는다.
내부 커패시턴스들(Cb, Cc)은 출력소자들의 게이트들(120,124)에서 "볼 수 있는" 모든 커패시턴스를 나타낸다. 일반적으로 Cb, Cc는 0.1 내지 1.0pf 정도의 범위를 갖는다. Cb 또는 Cc와 함께 저항기(130)의 저항값 및 M3 또는 M4의 미소한 온-채널 저항값은 RC 필터를 형성하는데, 그의 시상수가, M1 및 M2를 턴온시키는, 전압전이들을 연장시킨다.
제2(a)-2(e)도의 도면에 관하여, 제2(a)도에 도시된 전압파형을 가진 입력포트(154)에서의 한 입력 신호를 예로 들어서 CMOS 구동기의 동작을 설명한다. 편의를 위해, 입력포트(154)가 노드 A로 참조된다. t1 시간 이전에, 노드 A는 로우 즉 "0" 논리 스테이트로서, 이는 입력 PMOS 소자(M3)가 온되고 입력 NMOS 소자(M4)가 오프되도록 한다.
M3의 드레인(136), M1의 게이트(120), 저항기(130)의 도선상단 및 내부 커패시턴스(Cb)의 접합점인 노드(140)가 노드(B)로 참조된다. 마찬가지로, M4의 드레인(138), M2의 게이트(124), 저항기(130)의 도선하단 및 내부 커패시턴스(Cc) 접합점에서 노드(142)가 노드(C)로 참조된다.
제2(b) 및 2(d)도의 도면에 있어서, t1시간 이전에, M3는 온이고 M4는 오프이므로 노드 B 및 C가 하이(high)이다. t1시간 이전에, M1이 오프이고 M2가 온이므로 출력 포트(118 : 노드 D로 정의됨)에서 전압신호가 로우(low)이다.
t1시간에서, 노드 A에서의 데이타 입력신호는 순식간에 로우에서 하이 스테이트로 전이한다. 특히, 저항기(130) 및 내부 커패시턴스(Cb)로 구성된 RC 필터는 노드(142)로 하여금 대략 e-t/RC의 비율로 방전하도록 하는데, 이때 t는 시간, R은 저항기(130) 및 트랜지스터(M4)의 온-채널 저항의 결합 저항값 그리고 C는 내부커패시턴스(Cb)이다. Cb는 M4의 비교적 작은 온-채널 저항과 직렬로 연결된 R을 통해서 Vss로 방전한다.
제2(b)도와 제2(c)도를 비교하면, t1시간에서 노드(A)의 전압이 M4를 턴온시킬만큼 충분히 상승했을때 노드(C)의 전압은 비교적 빠르게 로우 스테이트가 된다. 커패시턴스(Cc)가 M4의 비교적 낮은 온-채널저항을 통해서 방전하기 때문에 노드(C)에서의 로우 스테이트로의 전이는 지연되지 않는다.
제2(d)도에 도시된 바에 따르면, 노드(B)의 파형(예를들어, M1으로의 게이트 입력전압)이 R 및 Cb로 인해서 비교적 천천히 하이에서 로우로 전이하므로 M1은 비교적 늦게(t3시간 쯤에서) 턴온된다. 그러나 노드(C)에서의 파형(M2로의 게이트 입력)은 비교적 빠르게 하이에서 로우로 전이하므로 M2는 비교적 빨리(t2시간 쯤에서) 턴오프된다. 결과적으로 M1은 비교적 늦게 턴온되는 반면 M2는 비교적 빨리 턴오프된다. 또한 이러한 전이동안에 M1 및 M2가 결코 동시에 온되지 않음에 주목한다.
이제 노드(A)에서의 입력 신호가 하이에서 로우로 바뀔때, t4 시간에서 회로응답을 고려해보자. 노드(A)에서 전압이 충분히 하강하면, M3가 턴온되고 M4가 턴오프되면서 노드(B)의 전압을 로우에서 하이 스테이트로 신속히 상승시킨다.
Cb가 M3의 비교적 낮은 온-채널 저항을 통해 Vcc까지 충전되기 때문에 이러한 노드(B)에서의 전이는 비교적 신속한다. 노드(B)의 전압은 M1으로의 게이트 입력전압을 나타내므로, 노드 B의 로우에서 하이로의 빠른 전이는 비교적 빨리(t5시간에서) M1을 턴오프시킨다.
그러나, t4시간에 노드 A가 하이에서 로우로 전이하면, 노드 C는 노드 B의 상승보다 좀더 느리게 상승한다. 내부 커패시턴스(Cc)는 M3의 온-채널 저항과 직렬로 저항기(130)를 통해 Vcc까지 충전해야하며, 그 결과로서 노드(C)에서 로우에서 하이로의 전이가 비교적 느리다. 노드(C)의 전압은 M2로의 게이트입력을 나타내기 때문에, 느린 로우에서 하이로의 전이는 M2로 하여금 비교적 느리게(t6시간에) 온되도록 한다. 따라서 t4시간에서, M2가 느리게 턴온되는 반면에 M1은 비교적 빠르게 턴오프된다. 다시한번 그 결과는 노드(A)에서 입력신호가 전이하는 동안 출력소자들(M1,M2)이 동시에 온되지 않는 것이다.
실제 출력전압파형은 전류파형 및 출력용량성부하(CL)의 함수이다 :
본 발명에 의해 d(iOUT)/dt가 제한될뿐 피크 iOUT은 제한되지 않으므로, 출력전압전이는 저항기(130)가 없을때보다 약간 느려질 뿐이다.
제2(d)도에서, 출력소자들(M1,M2)은 결코 동시에 턴온되지 않으면서, 그들은 전이도중 매우 짧은 시간간격(제2(d)도의 빗금친 영역들을 보라) 동안 동시에 오프됨에 주목하면 흥미롭다. 노드(D)가 로우에서 하이로 상승할때, M1이 천천히 턴온되고 있는 동안 M2는 이미 턴오프된 구간이 존재한다. 마찬가지로 노드(D)가 하이에서 로우로 하강할때, M2가 천천히 턴온되고 있는 동안 M1은 재빨리 턴오프된 구간이 존재한다. 동시 오프상태의 이들 두 간격들은 단지 수 나노초를 지속할 뿐이며 제1도의 회로에 불리하게 작용하지 않는다.
제2(e)도에 출력 전류파형이 도시된다. 출력전류파형의 전이 시간들은 기본적으로 저항기(130) 및 내부 커패시턴스들(Cb 또는 Cc)에 의해 결정된다. 이들 회로 요소들과 관련된 RC 시상수가 온도 및 전원전압에 따라 심하게 변하지 않으며 공정에 따라서만 약간 변화하므로, 출력 전류 전이시간들은 CMOS 소자 특성들상의 편차에서 불구하고 저항기(130)의 저항을 적절히 셋팅함으로써 조정할 수 있다. 전류피크들의 상대진폭은 출력구동기들(M1,M2)의 크기에 좌우되며 만일 이 커패시턴스가 비교적 작을 경우 출력포트(118) 및 Vss간에 연결된 부하커패시턴스(CL)의 크기에만 의존한다. M1 및 M2가 동시에 온되지 않는 까닭에 시간들(t1,t4) 이후로 비교적 큰 전원전류 스파이크가 없음에 주목하라. 응용예에 따르면, 출력전류 전이시간들은 보통 7-8ns 범위내에 있으며, 이는 종래의 CMOS 구동기에서의 1-3ns와 대비된다.
표 1은 제1도에 도시된 CMOS 구동기 회로(100)의 점진적 턴온을 범용 버퍼회로와 대비하여 컴퓨터 모의실험한 것을 나타낸다(표 1에서 "GTO 버퍼"로 지칭된다). 다양한 부하 커패시턴스(CL) 및 다양한 대기 온도에 관하여 데이타가 제시된다. 범용 버퍼와 대비한 본 발명에 있어서, 출력전류파형의 기울기, di/dt(ma/ns)상의 급격한 감소를 주목하라. 제1도에서 출력 PMOS 소자(M1)에 있어서, di/dt는 약 8의 비로 감소하여 종래 CMOS 버퍼내의 출력 PMOS 소자와 대비된다. 제1도의 출력 NMOS 소자(M2)에 있어서, di/dt는 90℃보다 높은 대기온도에서 약 4.5의 비로 감소하고, -55℃에서는 약 2.4의 비로 감소한다.
제3도는 종래의 CMOS 3-스테이트 구동기의 이행을 도시한 논리 다이어그램이다. 일반적으로 제3도의 이행은 10개 또는 그 이상의 CMOS 소자들을 필요로 한다. EN 및의 양 입력신호 모두가 회로에 유용하지 않는한 상기 회로는 반전기(160)를 반드시 포함하며, 이행을 위해서 12개의 CMOS 소자들을 필요로 한다.
제3도의 구동기는 데이타 입력포트(154)에서 데이타 신호를 수신하고 인에이블 포트(162)에서 인에이블 신호, EN을 수신한다. 상기 이행은 그 각각의 출력들로 출력소자들(M1,M2)을 구동하는 NAND 게이트(164) 및 NOR 게이트(166)를 포함한다. EN1(예를들어, 하이)일때, 상기 구동기는 "인에이블"되며, 출력포트(118)에서의 신호는 포트(154)의 데이타입력신호를 반복할 것이다. 보통 포트(118)에서의 전류출력파형상의 상승 및 하강시간은 1-3ns 범위내에 있을 수 있다. 나아가서, 전이도중 짧은 시간간격들 동안, M1 및 M2는 동시에 온될 수 있어서 전원 전류 동요 또는 스파이크를 발생시키고, 앞서 언급한 조파-EMI 문제를 더욱 악화시킨다 그러나 인에이블 신호가 로우(예를들어, EN0)일때, M1 및 M2는 둘다, 포트(154)에서의 입력신호가 하이든 로우든지에 무관하게 오프된다. 따라서, EN0일때 포트(118)에서의 출력은 기본적으로 부동상태로서 고 임피던스 상태이며, 구동기 회로가 "트리스테이트된다" 또는 디스에이블된다고 말한다.
제3도에 도시한 범용 3-스테이트 구동기에 비해서, 제4도에 도시한 출원인의 CMOS 3-스테이트 구동기(200)는 이행을 위한 단지 8개의 CMOS 소자들과(EN 및신호들이 회로에 유용하다는 가정아래), 저항기(130)를 필요로 한다. 출원인의 구동기(200)는 종래기술 3-스테이트 구동기 보다 작은 칩면적을 요구할 뿐 아니라, 출원인의 3-스테이트 구동기는 조절가능하게 느리게 턴온되어서 출력 소자들이 동시에 온됨을 허용하지 않는다. 결과적으로, 출력전류신호의 조파성분이 줄어든다. 앞서 제1도를 참조하여 기술한 점진적 턴온특성의 CMOS 구동기의 기본적인 동작 특성들은 또한 제4도의 3-스테이트 CMOS 구동기 실시예에도 적용된다.
제4도의 회로는 기본적으로 상기 제1도와 관련하여 기재된 것과 동일방식으로 연결된 출력 및 입력 CMOS 소자들(M1,M2,M3,M4)를 포함한다. 그러나 제4도의 회로는 저항기(130)의 도선하단을 노드(C)와 연결하고 그로부터 분리하고 하는 온-오픗 MDNLCL(S1 : 202로 참조됨)를 부가적으로 포함한다. S1은 두개의 상보적 입력들, EN 및을 갖는다. 상보적 인에이블 신호()는 반전기(160)에 의해 생성되는데, 이는 그 내부에 구동기(200)를 사용하는 특정한 회로에 따라 CMOS 구동기(200)에 내부적 또는 외부적일 수 있다.
상기 인에이블 신호(EN)가 "1" 또는 하이가 될때마다, 스위치(S1)가 닫히면서 제2저항기(130)를 노드(142)(노드 C로 칭한다)에 연결한다. 스위치(S1)는 서로 병렬로 연결된 CMOS 트랜지스터의 상보적 쌍(M5,M6)을 포함한다. NMOS 트랜지스터(M6)는 인에이블신호(EN)에 의해서 게이트되고, PMOS 트랜지스터(M5)는 상보적 인에이블신호()에 의해서 게이트된다.
여기서 노드(C)는 M4의 드레인(138), M2의 게이트(124), 내부 커패시턴스(Cc) 및 S1의 제1출력도선(210)의 접합점으로서 규정된다. S1은 저항기(130)의 도선하단에 연결된 제2출력도선(212)을 갖는다. 제2스위치 도선(212) 및 저항기(130)의 접합은 노드(E)로 규정된다.
3-스테이트 구동기(200)는 디스에이블링 또는 "트리스테이트"기능을 충실히 이행하기 위하여 두개의 부가적인 CMOS 소자들을 필요로한다 : 제2PMOS 소자 M3' 및 제2NMOS 소자 M4', M3'는 트랜지스터 M3와 병렬로, M4'는 트랜지스터 M4와 병렬로 연결된다. M3'의 게이트는 인에이블신호(EN)와 연결되고, M4'의 게이트는 상보적 인에이블 신호()와 연결된다.
M3', M4', M5 및 M6는 다함께 제3도에 도시된 NAND/NOR 논리함수들을 수행한다. EN1일때, M3' 및 M4'는 오프이며, M5 및 M6은 온이다(스위치(S1)를 폐쇄시키면서 저항기(130)를 노드와 연결하여서, 그로인해 구동기(200)가 정상적으로 동작하도록 허용한다). 결과적으로, EN1일때, 제4도의 CMOS 구동기(200)가 인에이블되어서 제1도의 회로와 같게 나타나며, 유사하게 동작한다. 따라서, 제2(a)-2(e)도에 도시된 여러 파형들이 EN1일때에 제4도의 3-스테이트 구동기에 동일하게 적용된다.
그러나 EN0이면, M3' 및 M4'는 둘다 온이며, M5 및 M6은 둘다 오프이어서 스위치(S1)를 개방시키면서 M3에서 M4로의 신호경로를 차단한다. M3'가 턴온되면, 노드(B)는 하이가 되며, M1이 턴오프된다. M4'가 턴온되면, 노드(C)는 로우가 되며, M2가 턴오프된다. 따라서 인에이블 신호 EN0일때, 양 출력소자들(M1,M2)은 오프상태이며, 회로가 디스에이블된, 즉 "트리스테이트된" 상태이므로 포트(18)에서의 출력은 부동상태가 된다.
제5도는, 출력 용량성부하(CL)가 100pf이고 대기온도가 130℃인 컴퓨터 모의실험에 따라서, 제3(a)도의 3-스테이트 CMOS 구동기내의 여러 노드들에서의 중첩된 전압파형들을 도시한다. 노드(A)에서의 데이타 입력 파형이 나노초에 못미치는 범위의 전이시간을 갖는 반면에 노드(D)에서의 출력파형은 약 30나노초의 상승 및 하강시간을 가지며, 이 시간은 주로 CL의 값에 의해 결정된다.
제6(a)도는 종래의 3-스테이트 CMOS 구동기 및 제3도의 회로에 대하여 중첩된 노드(A) 및 노드(D) 전압파형들을 도시한다. 제6(a)도의 파형들은 컴퓨터 모의실험의 결과로서, 이때 CLDMS 100pf으로 세트되고 대기온도는 130℃로 세트된다. 본 발명에 있어서 출력전압상승시간(제6(a)도에 "GTO"로 지칭됨)은 종래회로("STD"로 지칭됨)에 대한 약 12ns와 대비하여 약 23ns를 나타낸다. 각각의 회로에 대한 전압하강시간은 약 20ns이다. 비록 제6(a)도가 본 발명 및 종래기술 3-스테이트 CMOS 구동기간의 전압출력 로우-하이 전이에 있어서 대략 11ns의 지연을 보이고 있지만, 이는 대부분 이들 모의실험에 사용된 p-채널 구동기의 크기 감소에 기인한다.
그러나, 제6도에 도시된 출력전류파형들에 있어서의 극적인 변화에 주목하라. 본 발명이 약 6ns의 전이시간들을 갖는 반면에, 종래의 구동기는 1ns 가량의 전류 전이시간을 갖는다. 말할 필요도없이, 본 발명에서의 출력전류파형은 종래의 3-스테이트 CMOS 구동기회로에 비해 보다 적은 조파들을 포함하고, EMI를 보다 적게 발생시킨다. 게다가, 본 발명에 있어서의 전류출력 전이시간들은 종래기술의 회로에서의 전이시간보다 좀더 조절가능하도록 이행된다.
제7도는 CMOS 구동기의 출력전류파형에 존재하는 조파들을 표시하는 푸리에 스펙트럼 포락선의 사다리꼴 근사이다. 제7도는 출력파형이 반복주기 시간 T(및 주파수 F), 진폭 a, 펄스폭, 및 전이상승시간 r을 가짐을 가정한다. 이들 근사가 항상 참은 아닌 반면에, 이들은 전이상승시간( r) 및 조파의 진폭 간 관계에 대한 통찰력을 제시한다. 기본적으로, 제7도는 전이상승시간( r)을 배가함이 1/( r)보다 높은 주파수에 있어서 푸리에 스펙트럼 포락선을 6db 만큼 감소시킴을 보여준다.
이제까지 본 발명을 몇몇 특정 실시예를 참고로 기술해왔으나, 이러한 기술은 본 발명의 예시를 보이고자 함이며 본 발명을 제한하는 것으로 해석될 수 없다. 본 기술분야의 숙련자들에 있어서, 진정한 취지 및 첨부된 특허청구항들에 규정된 본 발명의 범위를 이탈하지 않는 다양한 수정이 있을 수 있다.
[표 1]

Claims (5)

  1. 입력 신호를 수신하는 입력 포트, 인에이블 신호를 수신하는 인에이블 포트, 및 출력 신호를 제공하는 출력 포트; 제1 및 제2전원 사이에 직렬로 연결된 출력 NMOS 디바이스 및 출력 PMOS 디바이스를 포함하며, 상기 출력 PMOS 및 NMOS 디바이스 각각이 게이트를 포함하고 상기 출력 포트에 연결된 드레인을 지니는 CMOS 인버터; 출력 PMOS 및 NMOS 디바이스 각각을 오프상태보다 느리게 온 상태로 구동시키도록 상기 출력 PMOS 및 NMOS 디바이스의 게이트 및 상기 입력 포트 사이에 절환가능하게 연결되어 있는 저항으로서, 상기 출력 PMOS 및 NMOS 디바이스의 게이트에 존재하는 진성 캐패시턴스와 결합하여 RC 지연 회로를 형성하는 저항을 포함하는 지연 수단; 및 상기 인에이블 신호가 미리 한정된 전압 레벨에 있는 경우 상기 출력 디바이스를 인에이블하도록 상기 인에이블 포트와 상기 게이트 사이에 상기 저항과 직렬로 연결된 스위치로서, 상기 인에이블 신호가 스위치를 개폐시키도록 상기 인에이블 포트에 연결된 스위치를 포함하는 인에이블 수단을 포함하여, 상기 출력 포트에 존재하는 출력 신호가 상기 지연 수단을 지니지 않는 CMOS 구동기에 의해 발생된 출력 신호에 비해 증가된 천이 시간 및 감소된 조파 성분을 지니게 하는 집적 회로 CMOS 3-상태 구동기.
  2. 제1항에 있어서, 상기 저항은 폴리 실리콘 저항, P+확산 저항, 및 N+확산 저항으로부터 선택된 저항 회로 요소인 집적 회로 CMOS 3-상태 구동기.
  3. 제1항에 있어서, 상기 인에이블 수단은 상기 출력 PMOS 및 NMOS 디바이스중 하나의 게이트 및 저항사이에 병렬로 연결된 NMOS 디바이스 및 PMOS 디바이스를 포함하는 집적 회로 CMOS 3-상태 구동기.
  4. 입력 신호를 수신하는 입력 포트, 인에이블 신호를 수신하는 인에이블 포트, 및 출력 신호를 제공하는 출력 포트; 제1 및 제2전원 사이에 직렬로 연결된 출력 NMOS 디바이스 및 출력 PMOS 디바이스를 포함하며, 상기 출력 PMOS 및 NMOS 디바이스 각각이 게이트 및 상기 출력 포트에 연결된 드레인을 포함하는 CMOS 출력단; 상기 CMOS 출력단에 연결된 CMOS 입력단으로서, 제2PMOS 디바이스, 저항, 스위치, 및 제1 및 제2전원 사이에 직렬로 연결된 제2NMOS 디바이스를 포함하며, 상기 저항이 상기 제2PMOS 디바이스의 온-채널 레지스턴스 보다 최소한 5배 큰 레지스턴스를 지니는 CMOS 입력단; 각각이 상기 입력 포트에 연결된 게이트를 포함하는 상기 제2PMOS 및 제2NMOS 디바이스로서, 상기 제2PMOS 디바이스가 상기 출력 PMOS 디바이스의 게이트에 연결된 드레인을 지니며, 상기 제2NMOS 디바이스가 상기 출력 NMOS 디바이스의 게이트에 연결된 드레인을 지니는 상기 제2PMOS 및 제2NMOS 디바이스; 상기 인에이블 포트에 연결된 상기 스위치로서, 상기 인에이블 신호가 상기 스위치를 개폐시키는 상기 스위치; 상기 출력 PMOS 및 NMOS 디바이스의 게이트에 존재하는 진성 캐패시턴스와 결합하여 RC 지연 회로를 형성하는 상기 저항을 포함하여, 상기 출력 포트에 존재하는 출력 신호가 상기 저항을 지니지 않는 CMOS 구동기에 의해 발생된 출력 신호에 비해 증가된 천이 시간 및 감소된 조파 성분을 지니게 하는 집적 회로 CMOS 3-상태 구동기.
  5. 제3항에 있어서, 상기 저항이 1k과 10k사이의 레지스턴스를 지니는 집적 회로 CMOS 3-상태 구동기.
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