KR100265834B1 - 반도체 장치의 입/출력 버퍼 - Google Patents

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Abstract

본 발명은 슬루 비(slew rate) 제어 방식의 입/출력 버퍼를 구성함에 있어, 서로 턴-온 시간을 달리하는 제1 및 제2 풀다운드라이버의 풀다운 구동시 상기 제1풀다운드라이버가 먼저 구동되고 상기 제1풀다운드라이버의 구동이 턴-오프된 후 상기 제2풀다운드라이버가 구동되도록 하여, 출력단에 흐르는 단위 시간당 전류가 증가하는 것을 방지하는데 적합한 슬루 비(slew rate) 제어 방식의 입/출력 버퍼를 제공한다.

Description

반도체 장치의 입/출력 버퍼{Input/output buffer in semiconductoe device}
본 발명은 반도체 소자간의 신호 상호전달을 위한 입/출력 버퍼에 관한 것으로, 특히 그라운드 바운스(ground bounce)를 최소화하는 입/출력 버퍼에 관한 것이다.
일반적으로, 반도체 소자는 주로 인쇄회로 기판(Printed Circuit Board, PCB) 내에서 구성되며, 소자와 소자간의 신호 상호전달을 담당하는 입/출력 버퍼는 인쇄회로 기판의 배선에서 생성되는 인덕턴스(inductance)와 반도체 소자를 조립할 때 사용되는 리드선(lead wire)에 의해 생성되는 인덕턴스 때문에 잡음이 발생되며, 이 잡음은 신호를 왜곡시켜 반도체 소자의 오동작을 유발한다. 이러한 잡음 또는 신호왜곡의 대표적인 신호가 그라운드 바운스이다.
이하, 첨부된 도면 도 1A 및 도 1B 내지 도 3을 참조하여 종래 기술 및 그 문제점을 상술한다.
우선, 도 1A 및 도 1B는 종래의 출력 버퍼의 트랜지스터의 구성을 회로도 및 웨이퍼 상의 단면도로 나타낸 것이다.
도 1A에 도시된 바와 같이 종래의 출력 버퍼는 각각 입력 신호 INPUT에 제어 받되, 그 소스-드레인 경로 및 기판(또는 웰)에 VSS가 연결된 풀다운 NMOS 트랜지스터 MN01과, 그 소스-드레인 경로 및 기판(또는 웰)에 VDD가 연결된 풀업 PMOS 트랜지스터 MP01으로 구성되며, 출력단은 NMOS 트랜지스터 MN01 및 PMOS 트랜지스터 MP01의 공통 드레인단에 구성되어 패드에 연결되어 있다.
도 1B은 이를 웨이퍼 상에 구현한 단면도이다.
다음으로, 도 2는 각종 배선에 의한 인덕턴스를 예시한 것으로, 리드 프레임을 연결하는 인쇄회로 기판상의 배선에 의한 인덕턴스 LPCB와 소자 내의 패드와 리드 프레임을 연결하는 리드선에 의한 인덕턴스 LPKG를 나타내고 있다.
다시 도 1A 및 도 1B로 돌아가, 입력 신호 INPUT이 로우 레벨에서 하이 레벨로 변화하게 되면 출력단에 축적된 전하는 풀다운 NMOS 트랜지스터 MN01을 통해 방전되고, 전류 i가 발생된다. 이때, 출력부하로 있던 인덕턴스는 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
따라서, 원하지 않는 잡음 V′(그라운드 바운스)를 유발하고, 이 잡음 크기에 따라 다시 잡음 V″(링 백(ring back), 출력 로우 전압 VOL)를 유발한다. 이를 도 3에 도시하였다.
여기서 만약, 잡음 V″이 다음 단의 반도체 소자가 규정하는 입력 로우 전압(VIL) 크기보다 크면 문제점이 발생하게 된다. 즉, 설계자는 시간 t1에서 다음 단의 반도체 소자의 입력이 로우가 되기를 기대하나, 실제로는 t2에서 로우로 인식되기 때문에 신호전달 지연 시간만큼 차이가 발생하게 된다.
또, 다른 문제점은 잡음 V′전압 크기이다. 즉, 잡음 V′전압 크기가 다음 단의 반도체 소자의 정해진 규격보다 크면 다음 단의 누설 전류를 발생시키고, 또한 계속적으로 인가되기 때문에 소자의 수명에도 연관이 되어 소자의 신뢰성에 중요한 문제점이 된다. 더구나 잡음 V′의 절대값이 더욱 커지면, 다음 단의 반도체 소자에서 핫 캐리어(hot carrier) 등을 유발하여 반도체 소자의 신뢰성을 크게 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 여러 가지 방법이 제시되고 있으나 이들은 그다지 큰 효과를 발휘하고 있지 못하다.
그 일예로 도 1에 도시된 출력 버퍼의 패드와 풀다운 NMOS 트랜지스터 MN01 사이에 저항을 삽입하는 방식이 있다. 그러나, 삽입된 저항이 전압강하를 일으켜 출력 버퍼의 중요한 출력 특성인 VOL/IOL특성을 열화시키는 요인으로 작용하는 문제점이 있다. 즉, IOL이 약간만 커져도 VOL은 풀다운 NMOS 트랜지스터 MN01 및 저항에 의한 전압강하가 합쳐져 VOL값이 커지게 된다.
상기한 설명을 수학식 2에 나타내었다.
VOL=VDS+IOL·R
참고로, VOL은 낮으면 낮을수록 좋으며, TTL 레벨에서 VOL의 최대값은 0.4V이다.
다른 예는 슬루(slew)비 제어 방식을 적용한 출력 버퍼로써, 이를 도 4에 도시하였다.
도시된 바와 같이 종래의 슬루(slew)비 제어 방식을 적용한 출력 버퍼는 지연부 A와 지연부 B의 전달 지연시간을 조절하여 두 개의 풀다운 NMOS 트랜지스터 MN01, MN02의 턴-온 시간을 달리하여 전류흐름을 배분하고자 하는 방식이다. 그러나, 이 방식의 문제점은 일정시간 후에는 풀다운 NMOS 트랜지스터 MN01 및 MN02가 동시에 턴-온 되어 전류량을 증가시키는 점이다. 즉, 풀다운 NMOS 트랜지스터 MN01이 패드에 충전된 전하를 충분히 방전시키지 못한 상태에서 풀다운 NMOS 트랜지스터 MN02가 턴-온 되면, 전하가 방전될 수 있는 통로가 늘어나게 되어 풀다운 NMOS 트랜지스터 MN01, MN02로 흐를수 있는 단위 시간당 전류량이 증가하게 된다.
단위 시간당 전류의 크기가 커지면 상기한 수학식 1에서 설명한 바와 같이 원하지 않은 잡음 V′이 커지게 되며, 부수적으로 잡음 V″도 커지게 되어 다시 상기한 문제점에 봉착하게 된다.
이상에서는 출력 버퍼를 위주로 설명하였으나, 상기한 문제점들은 입력 버퍼에서도 유발되는 것들이다.
본 발명은 슬루 비(slew rate) 제어 방식의 입/출력 버퍼를 구성함에 있어, 서로 턴-온 시간을 달리하는 제1 및 제2 풀다운드라이버의 풀다운 구동시 상기 제1풀다운드라이버가 먼저 구동되고 상기 제1풀다운드라이버의 구동이 턴-오프된 후 상기 제2풀다운드라이버가 구동되도록 하여, 출력단에 흐르는 단위 시간당 전류가 증가하는 것을 방지하는데 적합한 슬루 비(slew rate) 제어 방식의 입/출력 버퍼를 제공하는데 그 목적이 있다.
도 1A는 종래 기술에 따른 출력 버퍼의 회로 구성도,
도 1B는 종래 기술에 따른 출력 버퍼를 웨이퍼 상에 구현한 단면도,
도 2는 반도체 장치에서 발생되는 인덕턴스의 예시도,
도 3은 인덕턴스에 의한 신호전달 왜곡 파형도,
도 4는 종래 기술에 따른 슬루비 제어 방식의 출력 버퍼,
도 5는 본 발명의 일실시예에 따른 출력 버퍼의 회로 구성도,
도 6는 본 발명의 일실시예에 따른 출력 버퍼의 각 노드의 파형도,
도 7은 도 4 및 도 5에 도시된 회로에서 각 트랜지스터의 전류 파형도,
도 8은 도 4 및 도 5에 도시된 회로의 출력 파형도.
* 도면의 주요 부분에 대한 부호의 설명
MP01 : 풀업 PMOS 트랜지스터
MN01,MN02 : 풀다운 NMOS 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명은 풀업드라이버와, 입력신호에 응답하여 구동하되 서로 턴-온 시간을 달리하는 제1 및 제2 풀다운드라이버를 구비하는 슬루 비(slew rate) 제어 방식의 입/출력 버퍼에 있어서, 입력신호를 입력받는 제1인버터와, 상기 제1인버터의 출력을 입력받는 제2인버터와, 상기 제2인버터의 출력을 일정시간 지연시키는 버퍼와, 상기 제1인버터의 출력과 상기 버퍼의 출력을 입력받아 자신의 출력으로 상기 제1풀다운드라이버를 제어하는 낸드게이트를 포함하는 펄스발생수단; 및 상기 버퍼의 출력을 입력받아 상기 제2풀다운드라이버를 제어하는 제3인버터를 구비하여, 풀다운 구동시 상기 제1풀다운드라이버가 턴-오프된 후 상기 제2풀다운드라이버가 턴-온되는 것을 특징으로 한다.
이하, 첨부된 도면 도 5 내지 도 8을 참조하여 본 발명의 바람직한 실시예를 상술한다.
우선, 도 5는 본 발명의 일실시예에 따른 출력 버퍼의 구성도이고, 도 6은 도 5에 도시된 출력 버퍼의 각 노드의 파형도를 나타낸 것이다.
먼저 도5 및 도6을 참조하면, 본 발명에 따른 슬루 비 제어 방식 입/출력버퍼는 종래와 동일하게 풀업드라이버(107)와 서로 턴-온 시간을 달리하는 제1 및 제2 풀다운드라이버(108, 109)를 구비하고 있으나, 중요하게 본 발명의 슬루 비 제어 방식 입/출력버퍼에서는 풀다운 구동시 제1풀다운드라이버(108)가 먼저 구동되고 상기 제1풀다운드라이버(108)의 구동이 턴-오프된 후 상기 제2풀다운드라이버(109)가 구동된다는 것이다. 이러한 구동을 위해 본 실시예에서는 입력신호 INPUT를 입력받는 제1인버터(101)와, 제1인버터(101)의 출력을 입력받는 제2인버터(102)와, 제2인버터(102)의 출력을 일정시간 지연시키는 버퍼(104)와, 제1인버터(101)의 출력과 버퍼(104)의 출력을 입력받아 자신의 출력으로 제1풀다운드라이버(108)를 제어하는 낸드게이트(106)를 포함하는 펄스발생장치를 구성하고, 상기 버퍼(104)의 출력을 입력받아 제2풀다운드라이버(109)를 제어하는 제3인버터(105)를 구성하였다. 풀업드라이버(107)은 종래와 동일하며, 제2인버터(102)의 출력을 입력받는 제4인버터(103)에 의해 제어받는 PMOS트랜지스터(MPO1)로 실시 구성되어 있고, 제1 및 제2 풀다운드라이버는 각기 NMOS트랜지스터(MNO1, MNO2)로 구성되어 있다. 그리고 출력단과 NMOS트랜지스터(MNO2) 사이에는 저항(R)이 형성되어 있다.
상술한 바와같은 구성을 갖는 입/출력버퍼의 동작을 상세히 살펴보면, 우선 입력신호 INPUT에 하이 레벨 신호가 인가되면 노드 A, B, Z는 로우 레벨이 되고, 이에 따라 트랜지스터 MPO1이 온되어 패드에 하이 레벨이 인가된다.
한편, 입력신호 INPUT이 로우 레벨로 변화하면 노드 A는 하이 레벨이 되어 트랜지스터 MP01을 턴-오프 시키며, 노드 α는 하이 레벨이 인가되고, 노드 γ는 이전의 하이 레벨이므로 노드 Z에 하이 레벨이 인가되어 트랜지스터 MN01이 턴온되어 패드에 축적된 전하를 방전하기 시작한다.
다시 노드 γ가 버퍼의 일정 전달 지연시간에 의해 로우 레벨로 변화하면 노드 Z는 로우 레벨이 되어 트랜지스터 MN01이 턴-오프 되고 방전을 중단하게 된다. 이때는 아직도 노드 B가 로우 레벨 상태이므로 패드에 충전된 전하가 방전할 정규 패스가 존재하지 않으나 인덕터에 모아진 에너지는 계속적으로 방전하려고 하는 힘이 존재하기 때문에 노드 A, B, Z를 통해 방전이 이루어지게 된다.
이후, 인버터(105)에 의해 일정 시간이 흐른 후 노드 B는 하이 레벨 상태가 되어 트랜지스터 MN02을 턴-온 시키게 되고 최종 방전이 일어난다.
이와 같이 양분된 전류에 의해 단위 시간당 전류량 즉, di/dt는 격감하게 된다.
상기와 같은 회로를 구성하는데 있어서 또 하나의 장점은 트랜지스터 MN01은 동적(dynamic) 하이 상태에서만 동작하고 트랜지스터 MN02만이 DC 관계에만 관여하기 때문에 원하는 규격의 출력 버퍼(또는 입력 버퍼)의 설계가 용이하다는데 있다.
도 7에는 상기의 도 4 및 도 5의 회로에 대한 MN01과 MN02에서의 전류의 변화 양상을 도시하였다.
도시된 바와 같이 종래의 슬루(slew)비 제어 방식의 출력 버퍼 회로에서는 풀다운트랜지스터 MN01, MN02가 동시에 턴-온 됨으로써 패드에서 바라보는 전류량은 극대화되기 때문에 그라운드 바운스 전압이 대단히 큰 반면, 본 발명의 슬루 비 제어방식 출력 버퍼 회로의 풀다운트랜지스터 MN01, MN02은 전류를 각각 다른 시간에서 양분하기 때문에 단위 시간당 전류크기가 격감함을 알 수 있다.
도 8에 HSPICE를 이용하여 모의 실험결과를 도시하고 있는바, 종래의 슬루(slew)비 제어 방식의 출력 버퍼 회로에 비해 본 발명의 일실시예에 따른 출력 버퍼 회로가 그라운드 바운스 전압면에서 약 1.1V 이상 개선되었음을 알 수 있다.
본 발명은 상기와 같은 실시예에서 설명한 출력 버퍼 뿐 아니라 입력 버퍼에도 물론 적용 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 PCI(Peripheral Component Interconnection) 버퍼 및 SCSI(Small Computer System Interface) 제품과 같은 하이 엔드(high end) 제품을 비롯한 일반적인 반도체 장치의 입/출력 버퍼의 그라운드 바운스를 최소화하는 효과가 있다.

Claims (3)

  1. 풀업드라이버와, 입력신호에 응답하여 구동하되 서로 턴-온 시간을 달리하는 제1 및 제2 풀다운드라이버를 구비하는 슬루 비(slew rate) 제어 방식의 입/출력 버퍼에 있어서,
    입력신호를 입력받는 제1인버터와, 상기 제1인버터의 출력을 입력받는 제2인버터와, 상기 제2인버터의 출력을 일정시간 지연시키는 버퍼와, 상기 제1인버터의 출력과 상기 버퍼의 출력을 입력받아 자신의 출력으로 상기 제1풀다운드라이버를 제어하는 낸드게이트를 포함하는 펄스발생수단; 및
    상기 버퍼의 출력을 입력받아 상기 제2풀다운드라이버를 제어하는 제3인버터를 구비하여,
    풀다운 구동시, 상기 제1풀다운드라이버가 턴-오프된 후 상기 제2풀다운드라이버가 턴-온되는 것을 특징으로 하는 입/출력 버퍼.
  2. 제 1 항에 있어서,
    상기 풀업드라이버는 PMOS 트랜지스터를 포함하고, 상기 제1 및 제2 풀다운드라이버는 각기 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입/출력 버퍼.
  3. 제 2 항에 있어서,
    상기 제1 풀다운드라이버는 저항을 더 포함하는 것을 특징으로 하는 입/출력 버퍼.
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