JP3123952B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JP3123952B2 JP09265581A JP26558197A JP3123952B2 JP 3123952 B2 JP3123952 B2 JP 3123952B2 JP 09265581 A JP09265581 A JP 09265581A JP 26558197 A JP26558197 A JP 26558197A JP 3123952 B2 JP3123952 B2 JP 3123952B2
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    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は出力バッフア回路に
関し、特にＬＳＩ間等における高速信号の伝達用インタ
ーフェイスに用いる出力バッフア回路に関する。
【０００２】
【従来の技術】近年システムの高機能化・低消費電力化
が進むに伴い、ＬＳＩ間のインターフェイスも高速化・
小振幅化が求められている。インターフェイスの高速化
を図るためには、出力波形の振幅を小さくする必要があ
るが、振幅は接地電位もしくは電源電位を基華として設
定するので、内部動作しきい値と出力のしきい値が異な
り、出力波形のＨレベルとＬレベルの持続時間比である
デューテイ比が理想的な１：１（５０％）を維持でき
ず、大幅に変化しやすくなっている。また、多くの機能
を１個のＬＳＩの中に入れるためパッケージの多ピン化
が進みバッフアの同時動作によるノイズがテスト時に問
題になり、これを回避するためにテスト時にノイズ低減
用の回路を挿入するが、これも出力波形のデューテイ比
の変化の原因になっている。
【０００３】デューテイ比の崩れはデータの転送速度の
低下要因となるため、高速インターフェイスを可能にし
てシステムのパフォーマンスを向上させるためには、出
力バッフアの出力波形のデューテイ比を調整して５０％
に近くする必要がある。
【０００４】従来の第１の出力バッフア回路の例とし
て、近年用いられている半導体集積回路間の高速信号伝
達用インターフェイスのｌつであり、ＥｌＡ／ＪＥＤＥ
Ｃで標準現格を設定したＨＳＴＬ（Ｈｉｇｈ Ｓｐｅｅ
ｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）インターフェ
イスのバッフア回路を回路図で示す図５を参照すると、
この従来の第１の出力バッフア回路は、入力信号Ｈ０１
の供給に応答してこの信号の反転信号ａを出力するイン
バータ１と、入力信号ＴＥＳＴの供給に応答して反転信
号ｄを出力するインバータ９と、信号ａの供給に応答し
て反転信号ｂを出力するインバータ２と、信号ｂの供給
に応答して反転信号Ｐｌｌを出力するインバータ３と、
ゲートに入力信号ＴＥＳＴの供給を受けるＰｃｈトラン
ジスタとゲートに信号ｄの供給を受けるＮｃｈトランジ
スタとから成り信号ＴＥＳＴのレベルに応答して信号Ｐ
１１の導通／遮断を行い信号Ｐ１２を出力するトランス
ファゲート４と、ドレインに信号Ｐ１２の供給をゲート
に信号ｄの供給をそれぞれ受けソースに２．５Ｖ電源の
供給を受けるＰ型のトランジスタＭＰ５と、信号ａのの
供給に応答して反転信号ｃを出力するインバータ６と、
信号ｃの供給に応答して反転信号Ｐｌ３を出力するイン
バータ７と、ゲートに入力信号ＴＥＳＴの供給を受ける
Ｐｃｈトランジスタとゲートに信号ｄの供給を受けるＮ
ｃｈトランジスタとから成り信号ＴＥＳＴのレベルに応
答して信号Ｐ１３の導通／遮断を行い信号Ｐ１４を出力
するトランスファゲート８と、ドレインに信号Ｐ１４の
供給をゲートに信号ＴＥＳＴの供給をそれぞれ受けソー
スを接地したＮ型のトランジスタＭＮ９と、ゲートに信
号Ｐ１２の供給をソースに１．５Ｖ電源の供給をそれぞ
れ受けドレインから出力Ｎ０１を出力するＰｃｈトラン
ジスタＭＰ１０と、ゲートに信号Ｐ１４の供給を受けソ
ースを接地しドレインをトランジスタＭＰ１０のドレイ
ンに接続したＮｃｈトランジスタＭＮ１０と、ゲートに
信号Ｐ１１の供給をソースに１．５Ｖ電源の供給をそれ
ぞれ受けドレインをトランジスタＭＰ１０のドレインに
接続したＰｃｈトランジスタＭＰ１１と、ゲートに信号
Ｐ１３の供給を受けソースを接地しドレインをトランジ
スタＭＰ１０のドレインに接続したＮｃｈトランジスタ
ＭＮ１１とを備える。インバータ１〜３，６，７，９の
各々は２．５Ｖ電源の供給を受ける。
【０００５】また、トランジスタＭＰ１０，ＭＮ１０は
インバータ１０を、トランジスタＭＰ１１，ＭＮ１１は
インバータ１１をそれぞれ構成する。
【０００６】次に、図５を参照して、従来の第１の出力
バッフア回路の動作について説明すると、まず、入力信
号ＴＥＳＴがＬレベルのときはトランスファゲート４，
８がオンし、トランジスタＭＰ５，ＭＮ９がオフする。
したがって、入力信号Ｈ０１はトランジスタＭＰ１０，
ＭＮ１０から成るインバータ１０及びトランジスタＭＰ
１１，ＭＮ１１から成るインバータ１１に供給され、こ
れらインバータ１０，１１は入力信号Ｈ０１の供給に応
答して出力信号Ｎ０１を出力する。
【０００７】次に、入力信号ＴＥＳＴがＨレベルのとき
はトランスファゲート４，８がオフし、トランジスタＭ
Ｐ５，ＭＮ９がオンし、インバータ１０のトランジスタ
ＭＰ１０，ＭＮ１０がオフする。したがって、入力信号
Ｈ０１対応の出力信号Ｎ０１はインバータ１１のみ、す
なわちトランジスタＭＰ１１，ＭＮ１１のみにによって
出力されるので、駆動能力が低下し、これによりスイッ
チングノイズを抑圧している。
【０００８】従来の第１の出力バッフア回路の動作波形
をタイムチャートで示す図６を参照して動作の詳細につ
いて説明すると、入力信号Ｈ０１がＨレベルに変化した
とき、トランジスタＭＰ１１のゲート入力信号Ｐ１１が
Ｌレベルになった後トランジスタＭＰ１０のゲート入力
信号Ｐ１２がＬレベルになる。同時に、トランジスタＭ
Ｎ１１のゲート入力信号Ｐ１３がＬレベルになった後ト
ランジスタＭＮ１０のゲート入力信号Ｐ１４がＬレベル
になる。これは、信号Ｐ１１の電位がトランスファゲー
ト４を通して信号Ｐ１２に、信号Ｐ１３の電位がトラン
スファゲート８を通してＰｌ４に伝わるからである。
【０００９】ＨＳＴＬインターフェイスは伝送路の終端
方法によってクラス１〜４の４クラスに分けられ、その
１つであるＨＳＴＬクラス２インターフェイスの構成を
ブロックで示す図７を参照すると、このＨＳＴＬクラス
２インターフェイスは、電源電圧１．５Ｖで入力信号Ｈ
０１の供給に応答して出力信号Ｎ０１を出力する出力バ
ッフア１０１と、一方の端子を０．７５Ｖ電源に他方の
端子を出力バッフア１０１の出力にそれぞれ接続し抵抗
値が５０Ωの抵抗１０２と、一方の端子を出力バッフア
７０１の出力に接続しインピーダンスが５０Ωの伝送路
１０４と、一方の端子を０．７５Ｖ電源に他方の端子を
伝送路１０４の他方の端子にそれぞれ接続し抵抗値が５
０Ωの抵抗１０３と、正入力端子を伝送路１０４の他方
の端子に負入力端子を電圧０．７５Ｖの基準信号Ｖｒｅ
ｆにそれぞれ接続する差動増幅器１０５とを備える。こ
こで、出力バッフア１０１として上述の従来の第１の出
力バッフア回路又は後述する従来の第２の出力バッフア
回路を使用する。
【００１０】出力バッフア１０１に従来の第１の出力バ
ッフア回路を用いた場合のＨＳＴＬクラス２インターフ
ェイスにおける入出力信号波形をタイムチャートで示す
図８を参照すると、０．７５Ｖにクランプされた抵抗１
０２，１０３を出力バッフア１０１の出力側に接続して
いるため、この出力バッフア１０ｌの出力信号Ｎ０１の
波形の振幅は電源電圧の０Ｖ〜１．５Ｖの振幅が得られ
ず小さくなる。
【００１１】次に、ＨＳＴＬインターフェイスの場合の
従来の第２の出力バッフア回路を図５と共通の構成要素
には共通の参照文字／数字を付して同様に回路図で示す
図９を参照すると、この従来の第２の出力バッフア回路
は、従来の第１の出力バッフア回路と共通のインバータ
１，２，３，６，７，９，１０，１１に加えて、入力信
号ＴＥＳＴとインバータ１の出力信号ａとを否定論理和
演算し信号ｆを出力する２入力のＮＯＲ１２と、信号ｆ
の供給に応答して反転し信号ｇを出力してインバータ１
１のトランジスタＭＰ１１に供給するインバータ１３
と、インバータ９の出力信号ｄと信号ａとを否定論理積
演算し信号ｈを出力する２入力のＮＡＮＤ１４と、信号
ｈの供給に応答して反転し信号ｉを出力してインバータ
１１のトランジスタＭＮ１１に供給するインバータ１５
とを備える。ここで、インバータ３の出力信号Ｐ１１は
直接インバータ１０のトランジスタＭＰ１０のゲート
に、インバータ７の出力信号Ｐ１１４は直接インバータ
１０のトランジスタＭＮ１０のゲートにそれぞれ供給さ
れる。インバータ１〜３，６，７，９，１３，１５の各
々及びＮＯＲ１２，ＮＡＮＤ１４は２．５Ｖ電源の供給
を受ける。
【００１２】次に、図９を参照して従来の第２の出力バ
ッフア回路の動作について説明すると、まず、入力信号
ＴＥＳＴがＬレベルのときは、ＮＯＲ１２はこの信号Ｔ
ＥＳＴのＬレベルに応答して他方の入力へ供給を受けた
入力信号Ｈ０１の反転信号ａの反転信号ｆを出力する。
また、ＮＡＮＤ１４は一方の入力への信号ＴＥＳＴの反
転信号ｄのＨレベルに応答して他方の入力への供給信号
ａの反転信号ｈを出力する。したがって、インバータ１
０，１１は入力信号Ｈ０１対応の出力信号ＮＯ１を出力
する。
【００１３】次に、入力信号ＴＥＳＴがＨレベルのとき
は、ＮＯＲ１２はこの信号ＴＥＳＴのＨレベルに応答し
てＬレベル信号ｆを出力し、ＮＡＮＤ１４は一方の入力
への信号ＴＥＳＴの反転信号ｄのＬレベルに応答してＨ
レベルの信号ｈを出力する。したがって、インバータ１
１のトランジスタＭＰ１１，ＭＮ１１はオフし、インバ
ータ１０のみによって入力信号Ｈ０１対応の出力信号Ｎ
０１を出力する。これにより、駆動能力を低下させてス
イッチングノイズを抑圧する。
【００１４】次に、従来の第１，第２の出力バッフア回
路と同様に、近年用いられている半導体集積回路間の高
速信号伝達用インターフェイスのｌつであり、ＥｌＡ／
ＪＥＤＥＣで標準現格を設定したＳＳＴＬ（Ｓｔｕｂ
Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）イ
ンターフェイスのバッフア回路である従来の第３の出力
バッフア回路を図５と共通の構成要素には共通の参照文
字／数字を付して同様に回路図で示す図１０を参照する
と、この従来の第３の出力バッフア回路は、従来の第１
の出力バッフア回路と共通のインバータ１，３，７，
９，１０，１１と、トランスファゲート４，８と、トラ
ンジスタＭＰ５，ＭＮ９とに加えて、インバータ１の出
力信号ａをそれぞれ所定のレベルシフトし信号ｊ，ｋを
出力してそれぞれインバータ３，７に供給するレベルシ
フト回路２２，２６を備える。
【００１５】インバータ１は２．５Ｖ電源の供給を、他
のインバータ３，７，９，１０，１１と、トランスファ
ゲート４，８と、トランジスタＭＰ５，ＭＮ９とは３．
３Ｖ電源の供給をそれぞれ受ける。
【００１６】次に、図１０を参照して従来の第３の出力
バッフア回路の動作について説明すると、まず、入力信
号ＴＥＳＴがＬレベルのときは、従来の第１の出力バッ
フア回路と同様に、トランスファゲート４，８がオン
し、トランジスタＭＰ５，ＭＮ９がオフする。したがっ
て、入力信号Ｈ０１はトランジスタＭＰ１０，ＭＮ１０
から成るインバータ１０及びトランジスタＭＰ１１，Ｍ
Ｎ１１から成るインバータ１１に供給され、これらイン
バータ１０，１１は入力信号Ｈ０１の供給に応答して出
力信号Ｎ０１を出力する。
【００１７】次に、入力信号ＴＥＳＴがＨレベルのとき
は、トランスファゲート４，８がオフし、トランジスタ
ＭＰ５，ＭＮ９がオンし、インバータ１０のトランジス
タＭＰ１０，ＭＮ１０がオフする。したがって、入力信
号Ｈ０１対応の出力信号Ｎ０１はインバータ１１のみ、
すなわちトランジスタＭＰ１１，ＭＮ１１のみにによっ
て出力されるので、駆動能力が低下し、これによりスイ
ッチングノイズを抑圧している。
【００１８】この従来の第３の出力バッフア回路は、Ｌ
ＳＩの消費電力を低滅するために出力電圧３．３Ｖに対
して内部のマクロ電源電圧を２．５Ｖと低くしている。
そのため、出力バッフアは２．５Ｖから３．３Ｖに昇圧
するレベルシフト回路２２，２６を必要とする。
【００１９】レベルシフト回路２２の構成を回路図で示
す図１１を参照すると、このレベルシフト回路２２は、
ゲートに入力信号ａの供給をソースに２．５Ｖ電源の供
給をそれぞれ受けドレインから信号Ｐ０１を出力するＰ
ｃｈトランジスタＭＰ２１と、ゲートに入力信号ａの供
給を受けソースを接地しドレインをトランジスタＭＰ２
１のドレインに接続したＮｃｈトランジスタＭＮ２１
と、ゲートにトランジスタＭＰ２１のドレインを接続し
ソースを接地しドレインから信号Ｐ０２を出力するＮｃ
ｈトランジスタＭＮ２２と、ゲートに出力信号ｊの供給
を受けソースに３．３Ｖ電源をドレインにトランジスタ
ＭＮ２２のドレインをそれぞれ接続したＰｃｈトランジ
スタＭＰ２２と、ゲートにトランジスタＭＰ２２のドレ
インをソースに３．３Ｖ電源をそれぞれ接続しドレイン
から出力信号ｊを出力するＰｃｈトランジスタＭＰ２３
と、ゲートに入力信号ａの供給を受けソースを接地しド
レインをトランジスタＭＰ２２のドレインに接続したＮ
ｃｈトランジスタＭＮ２３とを備える。
【００２０】次に、図１１及び各部動作波形をタイムチ
ャートで示す図１２を参照してレベルシフト回路２２の
動作について説明すると、まず、入力信号ａがＨレベル
（２．５Ｖ）に変化したとき、トランジスタＭＮ２３が
オンする。このとき、終段のトランジスタＭＰ２３もオ
ン状態となるが、トランジスタＭＮ２３のサイズをトラ
ンジスタＭＰ２３よりも大きくしているため、これらト
ランジスタＭＰ２３，ＭＮ２３を貫通する貫通電流が流
れ出力信号ｊは次段のブロックのしきい値を下まわりＬ
レベルとなる。その後、信号Ｐ０２が３．３ＶのＨレベ
ルに達すると貫通電流も止まる。
【００２１】次に、入力信号ａがＬレベルに変化する
と、信号Ｐ０１がＨレベル（２．５Ｖ）になり、トラン
ジスタＭＮ２２がオンし、信号Ｐ０２がＬレベルになり
トランジスタＭＰ２３がオンする。この時、既に、トラ
ンジスタＭＮ２３はオフしているので出力信号ｊはＨレ
ベル（３．３Ｖ）となる。したがって、入力信号ａがＨ
レベルになってから出力信号ｊがＬレベルになるまでの
時間ＴｐｄＨＬに比べて、入力信号ａがＬレベルになっ
てから出力信号ｊがＨレベルになるまでの時間ＴｐｄＬ
Ｈの方が入力から出力までの信号経路が長いので遅延時
間が大きくなる。
【００２２】ＳＳＴＬインターフェイスは伝送路の終端
方法によってクラス１，２の２クラスに分けられ、その
１つであるＳＳＴＬクラス２インターフェイスの構成を
ブロックで示す図１３を参照すると、このＳＳＴＬクラ
ス２インターフェイスは、電源電圧３．３Ｖで入力信号
Ｈ０１の供給に応答して出力信号Ｎ０１を出力する出力
バッフア２０１と、一方の端子を出力バッフア２０１の
出力に接続し抵抗値が２５Ωの抵抗２０２と、一方の端
子を抵抗２０２の他方の端子に接続しインピーダンスが
５０Ωの伝送路２０４と、一方の端子を１．５Ｖ電源に
他方の端子を伝送路１０４の他方の端子にそれぞれ接続
し抵抗値が２５Ωの抵抗２０３と、正入力端子を伝送路
２０４の他方の端子に負入力端子を電圧１．５Ｖの基準
信号Ｖｒｅｆにそれぞれ接続する差動増幅器２０５とを
備える。ここで、出力バッフア２０１として上述の従来
の第３の出力バッフア回路を使用する。
【００２３】この場合も、従来の第１の出力バッフア回
路の場合と同様に、出力バッフア２０１の出力Ｎ０１に
接続した抵抗２０２と、この抵抗２０２に接続され１．
５Ｖにクランプされた抵抗２０３により、この出力バッ
フア２０ｌの出力信号Ｎ０１の波形の振幅は電源電圧の
０Ｖ〜３．３Ｖの振幅が得られず小さくなる。
【００２４】上述の従来の第１，第２及び第３の出力バ
ッフア回路の第ｌの問題点は、高速バッフアである従来
の第１，第２及び第３の出力バッフア回路の出力波形は
Ｈ，Ｌレベルの持続時間比であるデューテイ比が５０％
から変化し（以下デューテイ比崩れ）ているため、動作
周波数を上げていくと持続時間の短い方からレベル低下
が生じて波形が歪み、遂には出力波形そのものが消失し
てしまうので高速化が図れないことである。
【００２５】その理由は、従来の第１，第２の出力バッ
フア回路のようなＨＳＴＬインターフェイスの高速バッ
フアは、最終段のインバータの電源電圧が１．５Ｖであ
るのに対して、プリバッフアの電源電圧は１．５Ｖより
高い電圧、例えば０．２５μｍプロセスでは２．５Ｖで
使用される。したがって、バッフアの出力信号の立ち上
がり時は、プリバッフアの出力信号波形に対し最終段の
インバータのしきい値が低いため、プリバッフアの出力
信号レベルが上記しきい値より低くなるまでに時間がか
かりバッフアの遅延時間が大きくなる。一方、バッフア
の出力信号の立ち下がり時は、プリバッフア出力信号レ
ベルが直に上記しきい値より高くなるので遅延時間が小
さくなり、出力信号波形のデューテイ比が崩れる。
【００２６】そこで、実効的にバッフアの出力信号の立
ち上がり時と立ち下がり時の遅延時間が等しくなるよう
にプリバッフアの出力段のＰｃｈトランジスタとＮｃｈ
トランジスタのサイズ比を調整して出力信号波形のデュ
ーテイ比崩れを抑圧しようとしても、プリバッフア出力
信号レベルと上記しきい値のレベル差が約０．５Ｖと大
きいため、完全に出力波形のデューテイ比崩れを抑える
ことができない。
【００２７】また、ＨＳＴＬのような高速バッフアは、
ＤＣ現格で入力／出力のＨ／Ｌレベルが規定されている
ため、ＤＣレベルの変化を伴う出力バッフアの最終段の
インバータのＰｃｈトランジスタとＮｃｈトランジスタ
のサイズ比の調整によるデューテイ比調整が不可能であ
り、したがって、このサイズ比の調整でデューテイ比崩
れを改善できない。
【００２８】さらに、従来の第１の出力バッフア回路の
ように、テスト時のスイッチングノイズ低減用の駆動能
力コントロール回路を備えたバッフアの場合、プリバッ
フアと最終段のインバータの間にトランスファゲートが
入り、このトランスファゲートのオン抵抗によってプリ
バッフアの出力信号波形が鈍りデューテイ比が崩れる。
そこで、オン抵抗を下げるためにトランスファゲートの
サイズを大きくすると、拡散容量が大きくなりプリバッ
フアの信号波形がさらに鈍る。
【００２９】従来の第３の出力バッフア回路のようなＳ
ＳＴＬインターフェイスの高速バッフアは、最終段のイ
ンバータの電源電圧が３．３Ｖであるのに対してプリバ
ッフアの電源電圧は３．３Ｖより低い電圧、例えば０．
２５μｍプロセスでは２．５Ｖで使用されるため、２．
５Ｖから３．３Ｖへ昇圧するレベルシフト回路が必要に
なるが、上述のように、Ｈレベル出力時とＬレベル出力
時で信号の伝達経路が違うため遅延時間が大きく異な
る。また、ＨＳＴＬと同様に、ＳＳＴＬのバッフアもＤ
Ｃ現格で入力／出力のＨ／Ｌレベルが規定されているた
め、出力バッフアの最終段のインバータのＰｃｈトラン
ジスタとＮｃｈトランジスタのサイズ比の調整によりデ
ューテイ比崩れを改善できない。
【００３０】
【発明が解決しようとする課題】上述した従来の第１，
第２及び第３の出力バッフア回路は、内部動作しきい値
と出力信号のしきい値が異なることと、パッケージの多
ピン化に伴う複数バッフアのテスト時の同時動作による
ノイズ低減用の回路の挿入することとに起因して、出力
波形のＨ，Ｌレベルの持続時間比であるデューテイ比が
理想的な５０％から変化しているため、動作周波数を上
げていくと持続時間の短い方からレベル低下が生じて波
形が歪み、遂には出力波形そのものが消失してしまうの
で高速化が図れないという欠点があった。
【００３１】本発明の目的は、上記欠点を解消し、出力
信号のデューテイ比を理想的な５０％に維持できる出力
バッフア回路を提供することにある。
【００３２】
【課題を解決するための手段】本発明の出力バッフア回
路は、第１の導電型の第１のトランジスタと第２の導電
型の第２のトランジスタから成る第１のインバータと、
サイズが前記第１のトランジスタより小さい第１の導電
型の第３のトランジスタとサイズが前記第２のトランジ
スタより小さい第２の導電型の第４のトランジスタから
成る第２のインバータと、前記第１のトランジスタと第
２のトランジスタの各々のゲートに試験制御信号の供給
に応答して駆動能力を切り換えるスイッチ回路とを備
え、前記第１及び第２のインバータの出力端子を共通接
続し入力信号の供給に応答して所定の信号レベルの出力
信号を出力する出力バッフア回路において、前記入力信
号のレベル遷移に応答して前記出力信号が第１のレベル
から第２のレベルへ遷移するまでの第１の遅延時間と前
記第２のレベルから前記第１のレベルへ遷移するまでの
第２の遅延時間とがほぼ同一となるよう前記入力信号の
最初段バッファの出力信号を用いて前記第１及び第２の
トランジスタの各々のゲートを制御することにより前記
出力信号波形の前記第１及び第２のレベルの持続時間の
比であるデューテイ比をほぼ５０％に保持するデューテ
イ比調整回路を備えて構成されている。
【００３３】
【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態の出力バッフア回路は、従来の第１の出力バッ
フア回路と共通のインバータ１，２，３，４，６、７，
９，１０，１１と、トランスファゲート４，８と、トラ
ンジスタＭＰ５とに加えて、インバータ１０のトランジ
スタＭＰ１０，ＭＮ１０のゲートを制御して立ち上がり
時間を速くすることによりデューテイ比を５０％に近づ
けるデューテイ比調整回路１８を備える。
【００３４】デューテイ比調整回路１８は、入力信号Ｔ
ＥＳＴとインバータ１の出力信号ａとを否定論理和演算
し信号Ｐ１を出力する２入力のＮＯＲ８１と、ゲートに
信号Ｐ１をドレインをインバータ１０のトランジスタＭ
Ｎ１０のゲートにそれぞれ接続しソースを接地したＮｃ
ｈトランジスタＭＮ８１と、インバータ９の出力信号ｄ
と信号ａとを否定論理積演算し信号Ｐ２を出力する２入
力のＮＡＮＤ８２と、ゲートの信号Ｐ２をドレインをイ
ンバータ１０のトランジスタＭＮ１０のゲートにそれぞ
れ接続しソースを接地したＮｃｈトランジスタＭＮ８２
とを備える。
【００３５】次に、図１を参照して本実施の形態の動作
について説明すると、まず、入力信号ＴＥＳＴがＬレベ
ルのときは信号ｄがＨレベルとなりトランスファゲート
４，８がオンし、トランジスタＭＰ５がオフする。この
状態で入力信号Ｈ０１がＨレベルに変化すると、反転信
号ａはＬレベルとなり、デューテイ比調整回路１８のＮ
ＯＲ８１の出力信号Ｐ１がＨレベルになり、この信号Ｐ
１のＨレベルに応答してトランジスタＭＮ８１がオン
し、このトランジスタＭＮ８１のドレイン電位すなわち
インバータ１０のトランジスタＭＰ１０のゲート電位が
低下するので、このトランジスタＭＰ１０がオンする。
さらに、信号ａのＬレベル，信号ｄのＨレベルに応答し
てＮＡＮＤ８２の出力信号Ｐ２がＨレベルになり、この
信号Ｐ２のＨレベルに応答してトランジスタＭＮ８２が
オンし、このトランジスタＭＮ８２のドレイン電位すな
わちインバータ１０のトランジスタＭＮ１０のゲート電
位が低下するので、このトランジスタＭＮ１０がオフす
る。
【００３６】ここで、インバータ１０のトランジスタＭ
Ｐ１０，ＭＮ１０のサイズは、インバータ１１のトラン
ジスタＭＰ１１，ＭＮ１１よりも大きくしているので、
インバータ１１の動作状態とは無関係にバッフア出力信
号Ｎ０１はＨレベルとなる。また、遅れて、インバータ
３の出力信号Ｐ１１のＬレベルへの遷移に応答してイン
バータ１１のトランジスタＭＰ１１がオンし、同時にイ
ンバータ７の出力信号Ｐ１３のＬレベルへの遷移に応答
してインバータ１１のトランジスタＭＮ１１がオフす
る。これにより出力信号Ｎ０１はＬレベルになる。
【００３７】次に、入力信号Ｈ０１がＬレベルに変化す
ると、上記とは逆に、デューテイ比調整回路１８のＮＯ
Ｒ８１の出力信号Ｐ１がＬレベルになり、この信号Ｐ１
のＬレベルに応答してトランジスタＭＮ８１がオフし、
トランジスタＭＰ１０のゲート電位が上昇するので、こ
のトランジスタＭＰ１０がオフする。さらにＮＡＮＤ８
２の出力信号Ｐ２がＬレベルになり、この信号Ｐ２のＬ
レベルに応答してトランジスタＭＮ８２がオフし、トラ
ンジスタＭＮ１０のゲート電位が上昇するので、このト
ランジスタＭＮ１０がオンする。また、遅れて、インバ
ータ３の出力信号Ｐ１１のＨレベルへの遷移に応答して
トランジスタＭＰ１１がオフし、同時にインバータ７の
出力信号Ｐ１３のＨレベルへの遷移に応答してトランジ
スタＭＮ１１がオンする。これにより、バッフア出力信
号Ｎ０１がＬレベルになる。
【００３８】次に、入力信号ＴＥＳＴがＨレベルのとき
はトランスファゲート４，８がオフし、トランジスタＭ
Ｐ５及びデューテイ比調整回路１８のトランジスタＭＮ
８２がオンし、インバータ１０のトランジスタＭＰ１
０，ＭＮ１０がオフする。したがって、従来と同様に、
入力信号Ｈ０１対応の出力信号Ｎ０１はインバータ１１
のみ、すなわちトランジスタＭＰ１１，ＭＮ１１のみに
によって出力されるので、駆動能力が低下し、これによ
りスイッチングノイズを抑圧している。
【００３９】次に、図１を参照してデューテイ比調整回
路１８の動作を説明すると、近時の高集積度化ＬＳＩで
は、高密度化を図るために回路の微細化が進み、内部の
論理回路を構成するマクロはできるだけ小さなサイズで
構成されているようになってきている。これに伴い、出
力バッフア回路を駆動する一般論理回路のマクロのサイ
ズに比べて、出力バッフア回路の最終段のインバータの
サイズは３５０倍程度になる。例えば０．２５μｍルー
ルの場合一般論理回路のマクロのサイズが３．３２μｍ
に対し、本実施の形態のようなＨＳＴＬクラス２の最終
段のインバータのサイズは１１９０μｍとなる。このた
め、この種の高速バッフア回路を設計する場合は、最終
段のインバータを駆動するプリバッフアはインバータを
カスケード接続し、これらインバータのサイズを前段か
ら徐々に大きくしていく必要がある。本実施の形態で
は、インバータ１，２，３及びインバータ６，７が上記
プリバッフアに相当する。
【００４０】デューテイ比調整回路１８は、出力バッフ
ア回路の出力信号Ｎ０１の立ち上がり時に、プリバッフ
アの初段のインバータ１の出力信号ａを使ってトランジ
スタＭＮ８１，ＭＮ８２をオンさせ、強制的に最終段イ
ンバータ１０のトランジスタＭＰ１０，ＭＮ１０のゲー
ト電圧を引き下げ（プルダウン）、降下させる。
【００４１】従来の第１の出力バッフア回路はトランジ
スタＭＰ１０，ＭＮ１０のゲート電圧の引き下げのため
インバータ３，７を、また、従来の第２の出力バッフア
回路はインバータ１３，１５をそれぞれ使用しているの
に対して、本実施の形態では、ＮｃｈトランジスタＭＮ
８１，ＭＮ８２で行っているため、ゲートサイズが大き
い最終段インバータ１０のＰｃｈトランジスタＭＰ１０
を直接駆動する必要がなくなり駆動負荷を低減すること
ができる。これにより、ＮＯＲ８１，ＮＡＮＤ８２の各
々を構成するトランジスタ素子サイズも小さくでき、出
力バッフア回路の出力信号Ｎ０１の立ち上がり時のスピ
ードを速くできる。
【００４２】デューテイ比調整回路１８の各部動作波形
をタイムチャートで示す図２を参照すると、出力バッフ
ア回路の出力信号Ｎ０１の立ち上がり時は、ＮＯＲ８１
の出力信号Ｐ１がＨレベルになり、トランジスタＭＮ８
１がオンし強制的にインバータ１０のトランジスタＭＰ
１０のゲート電圧Ｐ１２をＬレベルにする。これによ
り、インバータ１１のトランジスタＭＰ１１のゲート電
圧対応の信号Ｐ１１よりも速く信号Ｐ１２を変化させ
る。同時に、ＮＡＮＤ８２の出力信号Ｐ２がＨレベルに
なり、トランジスタＭＮ８２がオンし強制的にトランジ
スタＭＮ１０のゲート電圧Ｐ１４をＬレベルにすること
で、トランジスタＭＮ１１のゲート電圧対応の信号Ｐ１
３よりも速く信号Ｐ１４をＬレベルに変化させる。
【００４３】図７で示したＨＳＴＬクラス２インターフ
ェイスの出力バッフア１０１に本実施の形態の出力バッ
フア回路を使用した場合の入出力波形を示す図３を参照
すると、入力信号Ｈ０１が立ち上がってから出力信号Ｎ
０１が立ち上がるまでの時間ＴｐｄＨＨは、従来の第
１，第２の出力バッフア回路ではそれぞれ１１８９ｐ
ｓ，９０９ｐｓであったのに対し、本実施の形態ではデ
ューテイ比調整回路１８により、７６１ｐｓに向上でき
る。
【００４４】一方、入力信号Ｈ０１が立ち下がってから
出力信号Ｎ０１が立ち下がるまでの時間ＴｐｄＬＬは、
従来の第１，第２の出力バッフア回路ではそれぞれ６７
９ｐｓ，６４１ｐｓであったのに対し、本実施の形態で
は６９９ｐｓと若干遅くなるだけですむ。
【００４５】これにより、出力信号周波数が２６７ＭＨ
ｚ時の出力波形のデューテイ比は、従来の第１，第２の
出力バッフア回路ではそれぞれ３６．３％，４２．８％
であったのに対し、本実施の形態では４８．３％とデュ
ーテイ比を５０％に近くすることができ、大幅に改善さ
れている。
【００４６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図４を参照すると、この図に示す本実施
の形態の前述の第１の実施の形態との相違点は、ＳＳＴ
Ｌインターフェイスに適用するため、インバータ２，３
の代わりに、信号レベルを３．３Ｖに昇圧するレベルシ
フト回路２２，２３を備え、さらにテスト信号ＴＥＳＴ
の信号レベルを昇圧して信号ｌを出力するレベルシフト
回路２７と、信号ｌを反転して信号ｍを出力するインバ
ータ２８とを備え、トランスフアゲート４，８をこれら
信号ｌ，ｍで制御することと、インバータ１は２．５Ｖ
電源の供給を、他のインバータ３，７，２８と、トラン
スファゲート４，８と、トランジスタＭＰ５とは３．３
Ｖ電源の供給をそれぞれ受けることとである。
【００４７】次に、図４を参照して本実施の形態の動作
について説明すると、２．５Ｖの入力信号Ｈ０１のレベ
ルを３．３Ｖの出力信号Ｎ０１に昇圧するレベルシフト
動作の他は第１の実施の形態と同様である。したがっ
て、デューテイ比調整回路１８の動作も第１の実施の形
態と同一である。
【００４８】以上説明したように、本発明の出力バッフ
ア回路は、デューテイ比調整回路により出力信号波形の
立ち上がり時の遅延時間を短縮することにより、デュー
テイ比を理想的な５０％近傍に保持できるので、ＬＳＩ
間の信号伝送速度の高速化を図ることができる。
【００４９】
【発明の効果】以上説明したように、本発明の出力バッ
フア回路は、入力信号のレベル遷移に応答して出力信号
が第１のレベルから第２のレベルへ遷移するまでの第１
の遅延時間と第２のレベルから第１のレベルへ遷移する
までの第２の遅延時間とがほぼ同一となるよう最初段バ
ッファの出力信号を用いて第１及び第２のトランジスタ
の各々のゲートを制御して導通／遮断させるデューテイ
比調整回路を備え、カスケード接続されたプリバッフア
回路の初段のインバータの出力信号を使って最終段のイ
ンバータの各トランジスタのゲートをコントロールして
立ち上がり時の遅延時間を短縮することによりデューテ
イ比を理想的な５０％近傍に保持できるので、ＬＳＩ間
の信号伝送速度の高速化を図ることができるという効果
がある。
【図面の簡単な説明】
【図１】本発明の出力バッフア回路の第１の実施の形態
を示す回路図である。
【図２】本実施の形態の出力バッフア回路における動作
の一例を示すタイムチャートである。
【図３】ＨＳＴＬクラス２インターフェイスの出力バッ
フアに本実施の形態の出力バッフア回路を使用した場合
の入出力波形の一例を示すタイムチャートである。
【図４】本発明の出力バッフア回路の第２の実施の形態
を示す回路図である。
【図５】従来の第１の出力バッフア回路の一例を示す回
路図である。
【図６】従来の第１の出力バッフア回路における動作の
一例を示すタイムチャートである。
【図７】ＨＳＴＬクラス２インターフェイスのの構成を
示すブロック図である。
【図８】ＨＳＴＬクラス２インターフェイスの出力バッ
フアに従来の第１の出力バッフア回路を使用した場合の
入出力波形の一例を示すタイムチャートである。
【図９】従来の第２の出力バッフア回路の一例を示す回
路図である。
【図１０】従来の第３の出力バッフア回路の一例を示す
回路図である。
【図１１】レベルシフト回路の構成を示す回路図であ
る。
【図１２】レベルシフト回路の動作の一例を示すタイム
チャートである。
【図１３】ＳＳＴＬクラス２インターフェイスの構成を
示すブロック図である。
【符号の説明】
１〜３，６，７，９〜１１，２１ インバータ ４，８ トランスファゲート １８ デューテイ比調整回路 ２２，２６，２７ レベルシフト回路 １２，１４，８１，８２ 論理回路 ＭＰ５，ＭＰ１０，ＭＰ１１，ＭＮ５，ＭＮ１０，ＭＮ
１１，ＭＮ８１，ＭＮ８２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 H03K 5/02

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型の第１のトランジスタと第
    ２の導電型の第２のトランジスタから成る第１のインバ
    ータと、サイズが前記第１のトランジスタより小さい第
    １の導電型の第３のトランジスタとサイズが前記第２の
    トランジスタより小さい第２の導電型の第４のトランジ
    スタから成る第２のインバータと、前記第１のトランジ
    スタと第２のトランジスタの各々のゲートに試験制御信
    号の供給に応答して駆動能力を切り換えるスイッチ回路
    とを備え、前記第１及び第２のインバータの出力端子を
    共通接続し入力信号の供給に応答して所定の信号レベル
    の出力信号を出力する出力バッフア回路において、 前記入力信号のレベル遷移に応答して前記出力信号が第
    １のレベルから第２のレベルへ遷移するまでの第１の遅
    延時間と前記第２のレベルから前記第１のレベルへ遷移
    するまでの第２の遅延時間とがほぼ同一となるよう前記
    入力信号の最初段バッファの出力信号を用いて前記第１
    及び第２のトランジスタの各々のゲートを制御すること
    により前記出力信号波形の前記第１及び第２のレベルの
    持続時間の比であるデューテイ比をほぼ５０％に保持す
    るデューテイ比調整回路を備えることを特徴とする出力
    バッフア回路。
  2. 【請求項２】 前記スイッチ回路が、前記試験制御信号
    の供給に応答して前記入力信号の前記第１及び第２のト
    ランジスタの各々のゲートへの入力を遮断する第１及び
    第２のトランスファゲートを備えることを特徴とする請
    求項１記載の出力バッフア回路。
  3. 【請求項３】 前記デューテイ比調整回路が、前記試験
    制御信号と前記入力信号とを論理演算しそれぞれ第１及
    び第２の論理信号を出力する第１及び第２の論理回路
    と、 ドレインを前記第１のトランジスタのゲートに接続しソ
    ースを接地しゲートに前記第１の論理信号の供給を受け
    る第２の導電型の第５のトランジスタと、 ドレインを前記第２のトランジスタのゲートに接続しソ
    ースを接地しゲートに前記第２の論理信号の供給を受け
    る第２の導電型の第６のトランジスタとを備えることを
    特徴とする請求項１記載の出力バッフア回路。
  4. 【請求項４】 前記入力信号及び試験制御信号の振幅が
    前記出力信号の振幅より小さい場合に、前記入力信号及
    び試験制御信号を前記出力信号の振幅まで昇圧するレベ
    ルシフト回路を備えることを特徴とする請求項１記載の
    出力バッフア回路。
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