JPH06244706A

JPH06244706A - 補償形低域フィルタ網を備えた入力バッファ

Info

Publication number: JPH06244706A
Application number: JP5266862A
Authority: JP
Inventors: Steven A Hunley; エイハンリースティーヴン; Kevin M Ovens; エムオーヴェンスケヴィン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-10-27
Filing date: 1993-10-26
Publication date: 1994-09-02
Also published as: US5324999A

Abstract

(57)【要約】【目的】本発明の目的は、回復時間を短縮して高濾過
品位が得られるように改良された濾過回路を提供するこ
とにある。【構成】本発明による回復時間を大幅に短縮した非反
転高周波フィルタ回路は、入力及び出力を備えたバッフ
ァを有し、前記出力が前記回路の出力を形成しており、
バッファの入力と前記回路の入力との間に接続された第
１可変抵抗器と、バッファの入力と第１電圧源との間に
接続された第２可変抵抗器と、バッファの入力と第２電
圧源との間に接続された可変コンデンサと、バッファの
出力と第２可変抵抗器との間に接続された第１補償回路
とを更に有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子回路に関し、より詳
しくはバッファ回路に関する。

【０００２】

【従来の技術】コンピュータシステム内のコンポーネン
ツの信頼性のある作動は、しばしば、システム内のバス
ラインに存在するノイズによる妨害を受ける。図１は、
一般的なバスライン信号１０及び該バスライン信号１０
に関連するノイズと、ノイズを生じない第２信号１３と
の比較を示すものである。高周波ノイズは、デジタル電
圧閾値を充分にクロスする大きなノイズ増幅が行われる
デジタル回路において意図しないスイッチングを引き起
こすことがある。従来技術による標準的なノイズ除去方
法は、図２に示すような入力バッファ回路２２を形成す
るバッファを備えたＲＣ低域フィルタ網を用いている。
入力バッファ回路２２は、ノード（節点）Ａでコンデン
サ１６及びヒステリシスを有するバッファ１８の両方に
接続された抵抗器１４に接続されている。回路の出力２
０はバッファ１８の出力である。この構成では、抵抗器
１４及びコンデンサ１６が、回路設計技術分野の当業者
により良く知られたＲＣ低域フィルタを形成している。
この回路２２は高周波ノイズを効率的に濾過除去するけ
れども、スイッチング速度が制限される。出力２０のス
イッチングが制限される理由は、ノードＡが、抵抗器１
４及びコンデンサ１６により形成されるＲＣ時定数に基
づく速度で充／放電しなければならないからである。ス
イッチング速度が上昇すると、ノードＡは、入力１２が
「低→高」値から遷移するときに、入力電圧まで完全に
は充電されない。次に入力１２が低に切り替わるとき、
ノードＡの電圧は予測できない電圧にあり且つ不一致バ
ッファ伝搬遅延が生じる。この場合、「回復時間」は、
ノードＡが完全に充電するのに要する時間であると説明
され、図３で容易に理解されよう。図３において、ノー
ドＡは、入力が３Ｖに切り替えられてから１７ナノ秒後
に、３Ｖまで完全には充電されない。３０ナノ秒に及ぶ
回復時間は、従来技術の回路では普通のことである。ま
た、ノードＡは、入力１２が「高→低」値から遷移する
ときに、完全には放電しない。入力１２が再び高に切り
替わると、ノードＡの電圧は予測できない電圧にあり、
更に不一致バッファ伝搬遅延が生じる。この場合、「回
復時間」は、ノードＡが完全に放電するのに要する時間
であると説明される。

【０００３】従って、回路のＲＣ時定数を増大させるこ
とにより濾過（フィルタリング）能力を最大にすること
を試みると、回復時間を延長させる必要があり、このた
め更にスイッチング速度が低下する。逆に、回路２２の
ＲＣ時定数を減少させて回復時間を短縮させると、濾過
能力の低下を招く。従って、従来技術の濾過解決方法
は、濾過品位と拘束スイッチング能力とが二律背反的で
あるという問題がある。

【０００４】

【発明が解決しようとする課題】本発明の目的は、回復
時間を短縮して高濾過品位が得られるように改良された
濾過回路を提供することにある。本発明の他の目的は、
高速コンピュータでの有効なノイズ濾過を与えることに
ある。

【０００５】

【課題を解決するための手段】本発明の低域フィルタを
備えた改良形バッファ回路は、該バッファ回路の入力を
形成し且つクランプ回路に接続された第１可変抵抗器
と、可変コンデンサと、第２可変抵抗器と、第３可変抵
抗器と、バッファとを有している。第１補償回路は、バ
ッファと第２可変抵抗器との間に接続されている。第２
補償回路は、バッファと第３可変抵抗器との間に接続さ
れている。第１及び第２補償回路は、第２及び第３可変
抵抗器を通るフィードバック経路を形成し、該フィード
バック経路は、第１可変抵抗器と、クランプ回路と、可
変コンデンサと、バッファとを接続するノードにおける
電圧を、入力での信号遷移に基づいて「プルアップ」又
は「プルダウン」可能にし、これにより、バッファ回路
の入力にノード電圧をより迅速に印加し、かくして回復
時間を短縮し、且つバッファ回路がノイズの濾過及びス
イッチング周波数の増大を同時に行い得るようにする。
本発明の他の目的及び長所は、添付図面に関連して述べ
る以下の詳細な説明から当業者には明らかになるであろ
う。

【０００６】

【実施例】図４は、本発明の好ましい実施例を示す回路
図である。バッファ回路１１は、可変抵抗器３０に接続
された入力１２を有している。可変抵抗器３０は、ノー
ドＡにおいて、クランプ回路３２と、可変コンデンサ３
４と、第２可変抵抗器４２と、第３可変抵抗器４１と、
バッファ３６とに接続されている。バッファ３６はヒス
テリシスを有しており、このヒステリシスは入力バッフ
ァにとって長所であることが当業者には理解されよう。
バッファ３６の出力は回路の出力２０を形成する。バッ
ファ３６の出力と第２可変抵抗器４２との間には第１補
償回路４０が接続されている。バッファ３６の出力と第
３可変抵抗器４１との間には第２補償回路３９が接続さ
れている。説明において「抵抗器（resistor) 」という
用語が使用されているが、この用語「抵抗器」とは、有
効な電気抵抗をもつあらゆる手段をいうものであり、制
限的な意味に解するべきではない。Ｖdd及びＶssは供給
電圧であり、Ｖdd＞Ｖssである。この実施例では、Ｖss
は、全てのノード電圧に対してゼロ電圧基準である。概
略的にいえば、入力バッファ回路１１は、第１可変抵抗
器３０及び可変コンデンサ３４により形成された低域フ
ィルタ網を通して、入力１２の高周波ノイズを有効に濾
過する。従来技術の入力バッファ回路２２と比較し、こ
の入力バッファ回路１１はまた、入力１２が「低→高」
電圧から遷移するときには第１補償回路４０及び第２可
変抵抗器４２を介して、及び入力１２が「高→低」電圧
から遷移するときには第２補償回路３９及び第３可変抵
抗器４１を介して、ノードＡにおける回復時間を大幅に
短縮させる。ノードＡにおける回復時間とは、ノードＡ
が、入力１２での切替え遷移の直後の入力１２の電圧に
ほぼ等しい安定電圧に到達するのに要する時間として定
義される。第１補償回路４０は、ノードＡが低論理レベ
ルからバッファ３６の閾電圧より高い電圧レベルへと遷
移するときの論理状態の変化を検出し、且つノードＡが
電圧源Ｖddの方に「プルアップ」するように第２可変抵
抗器４２を操作する。より詳しくは、第１補償回路４０
は、充電電流が可変コンデンサ３４に供給されてノード
Ａの電圧を迅速にＶddの方に上昇させるように、第２可
変抵抗器４２の抵抗を減少させることにより第２可変抵
抗器４２を操作する。設計遅延後は、第１補償回路４０
は、Ｖddからの充電電流がもはや可変コンデンサ３４に
流入しないように且つノードＡの電圧がもはやＶddの方
に上昇しないようにして、ノードＡでの電圧が安定し且
つ入力１２の電圧にほぼ等しくなるように第２可変抵抗
器４２の抵抗を増大させることにより、再び第２可変抵
抗器４２を操作する。ノードＡの電圧が入力１２の電圧
より上昇するような状況においては、クランプ回路３２
を付勢して、ノードＡの電圧を、入力１２の電圧にほぼ
等しい安定値に戻るように迅速に放電させる。

【０００７】同様に、入力１２が「高→低」電圧値から
遷移するとき、第２補償回路３９は、第３可変抵抗器４
１が可変コンデンサ３４用の低インピーダンス放電経路
を形成するように第３可変抵抗器４１を操作して、ノー
ドＡを電圧源Ｖssの方に「プルダウン」させる。設計遅
延後は、第２補償回路３９は、低インピーダンス放電経
路が遮断されるように、再び第３可変抵抗器４１を操作
する。このようにして、ノードＡの電圧は、入力１２が
「高→低」電圧レベルから遷移した後、迅速に入力１２
の電圧１２にほぼ等しくなる。入力１２での論理遷移後
に、ノードＡに安定した予測できる電圧を迅速に確立す
ると、回路１１が高作動周波数で作動できると同時に入
力１２と出力２０との間に一致伝搬遅延を与える。図５
は、図４のバッファ回路１１の回路レベル図を示すもの
である。ＮＭＯＳトランジスタ３０′は第１可変抵抗器
３０のように作動する。トランジスタ３０′のゲートは
電圧源Ｖddに接続されている。ノードＡとＶssとの間に
は、クランプ回路３２のように作動するＰＭＯＳトラン
ジスタ３２′が接続されている。トランジスタ３２′の
ゲートも入力１２に接続されている。ノードＡと電圧源
Ｖssとの間には可変コンデンサ３４′が接続されてい
る。説明を明瞭にする目的から、可変コンデンサ３４′
は、トランジスタ３０′、３２′、４１ｂ、４２ｂのド
レン対Ｖssキャパシタンス及びバッファ３６のゲート対
Ｖss入力キャパシタンスからなる集中定数とする。コン
デンサ３４′は更に、設計上の必要により、別々の酸化
物キャパシタンス又は接合キャパシタンスを付加でき
る。

【０００８】再び図５を参照すると、バッファ３６の出
力には第１インバータ３８が接続されており、該第１イ
ンバータ３８の出力には第２インバータ４４が接続され
ている。第２インバータ４４の出力は回路１１の出力２
０を形成している。第３インバータ４０ａ及びライン４
０ｂは、図４の補償回路４０を構成する。第３インバー
タ４０ａは、時間遅延と、ＰＭＯＳトランジスタ４２ａ
を制御する信号反転とを与える。ライン４０ｂは、もう
１つのＰＭＯＳトランジスタ４２ｂに制御信号を伝達す
る機能を有する。トランジスタ４２ｂもノードＡに接続
されている。トランジスタ４２ａ、４２ｂは、図４の第
２可変抵抗器４２として作動する。これらのトランジス
タ４２ａ、４２ｂは、ＶddとノードＡとの間で直列に接
続されている。両トランジスタ４２ａ、４２ｂが導通し
ているとき、これらは、ＶddとノードＡとの間の事実上
の短絡回路として機能する。トランジスタ４２ａ又はト
ランジスタ４２ｂのいずれか一方が導通していないとき
には、これらは、ＶddとノードＡとの間の事実上の開放
回路として機能する。引続き図５を参照すると、第４イ
ンバータ３９ａ及びライン３９ｂは、図４の第２補償回
路３９を構成している。第４インバータ３９ａは、時間
遅延と、ＮＭＯＳトランジスタ４１ａを制御する信号反
転とを与える。ライン３９ｂは、もう１つのＮＭＯＳト
ランジスタ４１ｂに制御信号を伝達する機能を有する。
トランジスタ４１ｂもノードＡに接続されている。トラ
ンジスタ４１ａ、４１ｂは、図４の第３可変抵抗器４１
として作動する。これらのトランジスタ４１ａ、４１ｂ
は、ＶssとノードＡとの間で直列に接続されている。両
トランジスタ４１ａ、４１ｂが導通しているとき、これ
らは、ＶssとノードＡとの間の事実上の短絡回路として
機能する。トランジスタ４１ａ又はトランジスタ４１ｂ
のいずれか一方が導通していないときには、これらは、
ＶssとノードＡとの間の事実上の開放回路として機能す
る。

【０００９】回路１１は、次のようにして、入力１２に
おける低域フィルタを与えると同時にノードＡでの高速
回復時間を有効に与える。入力１２が低電圧（０Ｖ）に
あるとき、ノードＡ及び出力２０における電圧も０Ｖに
ある。入力１２が切り替えられると（すなわち、入力１
２が、この高デジタル値であると考えられる０Ｖから３
Ｖに増大されると）、回路１１はその濾過機能を開始す
る。トランジスタ３０′は、そのゲートにおける電圧値
及びサイズに基づき、可変抵抗器として機能する。この
特定の実施例では、トランジスタ３０′のゲートがＶdd
に接続されており、トランジスタ３０′の抵抗は、その
「オン」抵抗値Ｒds(on)で決定される。ノードＡの電圧
はゆっくりと上昇し、ノードＡの電圧の上昇速度はＲＣ
時定数τにより決定される。この場合、回路１１のＲＣ
時定数τは、 τ＝Ｒds(on)₃₀′^*Ｃ（ノードＡ）で与えられる。ここでＣ（ノードＡ）は、可変コンデン
サ３４′である。ノードＡでの電圧がバッファ３６の正
の閾電圧Ｖ_t+（この閾電圧は、この特定実施例では約1.
6 Ｖである）より高く上昇するやいなや、出力２０が切
り替わる。強く望まれることは、ノードＡがバッファ３
６の閾電圧Ｖ_t+に到達する瞬間に、ノードＡの電圧を、
迅速に入力１２の電圧にほぼ等しい電圧まで上昇させ
て、ノードＡに安定電圧を迅速に確立することである。
ノードＡの電圧の迅速な安定化により、入力１２でのそ
の後の「高→低」遷移がより迅速に行われることを可能
にし、これにより、バッファ回路１１の設計の作動周波
数能力が増大される。ノードＡが入力１２での高レベル
電圧にほぼ等しい予測可能な安定電圧を達成する前に、
入力１２での「高→低」遷移が生じるようなことがある
と、「入力１２→出力２０」の伝搬遅延時間は、設計者
が伝搬遅延時間のより大きい許容範囲を説明することを
必要とする。従来技術の回路２２では、実用的な作動周
波数の条件は、次の電圧遷移前の予測可能な安定電圧レ
ベルを達成しないノードＡにより引き起こされる大きな
伝搬時間許容範囲により妥協される。ノードＡでの電圧
予測可能性があるため、本発明の回路１１は、高周波数
スイッチング中に、入力１２と出力２０との間の一致伝
搬遅延時間をつくり出す。

【００１０】図６は、図２の回路２２と比較した図４及
び図５の回路１１の長所を示すものである。グラフに示
すように、入力１２のスイッチング後、約6.5 ナノ秒の
時点で、出力２０は０Ｖから５Ｖまで遷移し、入力１２
は３Ｖであり、ノードＡは約1.7 Ｖである。従って、入
力１２と出力２０との間の伝搬遅延は予測不可能であ
り、この場合、入力１２と出力２０との間の伝搬遅延は
通常より短くなる。ノードＡが安定した予測可能な電圧
レベルになければ、入力１２と出力２０との間の伝搬遅
延は一致しなくなり、従って好ましくなくなる。引続き
図６を参照すると、回路１１において、図５の入力１２
が３Ｖに上昇すると、図４及び図５のノードＡの電圧
は、ノードＡがバッファ３６の閾電圧Ｖ_t+に到達するま
で、時定数τにより決定される速度で上昇する。この瞬
間に、バッファ３６は、ライン４０ｂ及びインバータ４
０ａに供給するインバータ３８を付勢する。ライン４０
ｂは、トランジスタ４２ｂを付勢する低状態（０Ｖ）に
遷移する。トランジスタ４２ａは既に「オン」状態にあ
るので、ＰＭＯＳトランジスタ４２ａ、４２ｂは、充電
電流がＶddからコンデンサ３４′に流れることを可能に
して、ノードＡの電圧レベルを迅速に上昇させる。短い
時間遅延（インバータ４０ａを通る信号伝搬遅延により
決定される）の後、トランジスタ４２ａは除勢され、こ
れによりＶddとノードＡとの間の有効抵抗が大幅に増大
される。これにより、ノードＡの値の上昇が停止する。
ライン４０ｂ及びインバータ４０ａからの補償が、ノー
ドＡの電圧の「プリングアップ」を助ける。このように
して、ノードＡの電圧は入力１２の電圧にほぼ等しい安
定電圧に迅速に到達し、かくして、入力１２が、該入力
１２と出力２０との間の予測可能な伝搬遅延をもってよ
り早くスイッチングすることを可能にする。回路１１
は、ノードＡの回復時間を、従来技術の約３０ナノ秒か
ら約２〜３ナノ秒に大幅に短縮する。

【００１１】コンデンサ３４′が過剰量の補償充電（電
荷）を受けて、ノードＡの電圧レベルが入力１２の電圧
レベルより高くなる場合には、クランプ回路３２′が過
剰量電荷を短絡して、ノードＡの電圧レベルを、入力１
２の電圧レベルにほぼ等しい値にクランプする。図５の
回路１１の場合には、ノードＡの電圧が入力１２より少
なくともトランジスタ３２′の閾電圧Ｖ_t+だけ上昇する
と、トランジスタ３２′が付勢されて、ノードＡの電圧
をＶssにプルダウンする。ノードＡが入力１２のＶ
_t（トランジスタ３２′の閾電圧）以下に低下するやい
なや、トランジスタ３２′が除勢される。従って、ノー
ドＡが入力１２の電圧より上昇すると、トランジスタ３
２′は、ノードＡを入力１２の電圧に有効にクランプす
る。図５において、入力１２が高電圧レベル（３Ｖ）に
あるとき、ノードＡの電圧は約３Ｖであり、出力２０の
電圧は約５Ｖである。入力１２が切り替えられると、回
路１１はその濾過機能を開始する。ノードＡの電圧はゆ
っくりと低下し、ノードＡの電圧の低下速度はＲＣ時定
数τにより決定される。ノードＡの電圧がバッファ３６
の負の閾値Ｖ_t-（この特定実施例では約1.0 Ｖである）
より低下するやいなや、出力２０が切り替わる。強く望
まれることは、ノードＡがバッファ３６の電圧閾値Ｖ_t-
に到達する瞬間に、ノードＡの電圧を入力１２の電圧に
ほぼ等しい電圧まで迅速に低下させ、迅速にノードＡに
安定電圧を確立することである。ノードＡの電圧の予測
可能性が得られると、回路１１は、高周波数スイッチン
グ中に入力１２と出力２０との間に一致伝搬遅延時間を
つくり出す。

【００１２】図７は、図２の回路２２と比較した図４及
び図５の回路１１の長所を示すものである。グラフに示
すように、スイッチング後、約7.0 ナノ秒の時点で、出
力２０は５Ｖから０Ｖまで遷移し、入力１２は０Ｖであ
り、ノードＡは約１Ｖである。もしも５ナノ秒後に入力
１２が高に切り替わるならば、図２のノードＡは０Ｖの
入力値に到達しないし（ノードＡは約0.45Ｖである）、
出力２０は通常よりも迅速に応答するであろう。従っ
て、入力１２と出力２０との間の伝搬遅延は予測不可能
である。ノードＡが入力１２とほぼ同じ電圧になけれ
ば、入力１２と出力２０との間の伝搬遅延は一致しなく
なり、従って好ましくなくなる。引続き図７を参照する
と、回路１１において、図５の入力１２が０Ｖに低下す
ると、図４及び図５のノードＡの電圧は、ノードＡがバ
ッファ３６の閾電圧Ｖ_t-に到達するまで、時定数τによ
り決定される速度で低下する。この瞬間に、バッファ３
６は、ライン３９ｂ及びインバータ３９ａに供給するイ
ンバータ３８を付勢する。ライン３９ｂは、トランジス
タ４１ｂを付勢する高状態（５Ｖ）に遷移する。トラン
ジスタ４１ａは既に「オン」状態にあるので、ＰＭＯＳ
トランジスタ４１ａ、４１ｂは、コンデンサ３４′のた
めの低インピーダンス放電経路を形成して、ノードＡの
電圧レベルを迅速に低下させる。短い時間遅延（インバ
ータ３９ａを通る信号伝搬遅延により決定される）の
後、トランジスタ４１ａは除勢され、これによりＶssと
ノードＡとの間の有効抵抗が大幅に増大される。これに
より、ノードＡの値の低下が停止する。ライン４１ｂ及
びインバータ３９ａからの補償が、ノードＡの電圧の
「プリングダウン」を助ける。このようにして、ノード
Ａの電圧は入力１２の電圧にほぼ等しい安定電圧に迅速
に到達し、かくして、入力１２が、該入力１２と出力２
０との間の予測可能な伝搬遅延をもってより早くスイッ
チングすることを可能にする。

【００１３】補償形入力バッファ回路１１は、高周波ノ
イズを有効に濾過すると同時に回復時間を短縮し、且つ
実際のデジタルバスインターフェースのノイズ濾過条件
及び作動周波数条件の両方に合致又は凌駕する有効なバ
ッファ回路を構成する。以上、本発明を好ましい実施例
について説明したけれども、上記説明は制限的であるこ
とを意図したものではない。本発明の説明を参照すると
き、当業者ならばここに説明した実施例についての種々
の変更が明らかであろう。従って、特許請求の範囲の記
載は、このようなあらゆる変更を本発明の範囲に包含さ
れるものとしてカバーするものと考える。以上の記載に
関連して、以下の各項を開示する。１．回復時間を大幅に短縮した非反転高周波フィルタ回
路において、入力及び出力を備えたバッファを有し、前
記出力が前記回路の出力を形成しており、前記バッファ
の入力と前記回路の入力との間に接続された第１可変抵
抗器と、前記バッファの入力と第１電圧源との間に接続
された第２可変抵抗器と、前記バッファの入力と第２電
圧源との間に接続された可変コンデンサと、前記バッフ
ァの出力と第２可変抵抗器との間に接続された第１補償
回路とを更に有することを特徴とする非反転高周波フィ
ルタ回路。

【００１４】２．前記第１可変抵抗器が、前記回路の入
力に接続されたドレンターミナルを備えたＮＭＯＳトラ
ンジスタと、前記第１電圧源に接続されたゲートターミ
ナルと、前記バッファの入力に接続されたソースターミ
ナルとを備えていることを特徴とする前記項１に記載の
回路。３．前記バッファの入力と第２電圧源との間に接続され
たクランプ回路を更に有していることを特徴とする前記
項１に記載の回路。４．前記可変コンデンサが、前記第１可変抵抗器と関連
する合成キャパシタンスと、第２可変抵抗器と、第３可
変抵抗器と、クランプ回路と、バッファとを備えている
ことを特徴とする前記項３に記載の回路。５．前記クランプ回路が更に、前記バッファの入力に接
続されたソースターミナルを備えた第１ＰＭＯＳトラン
ジスタと、前記第２電圧源に接続されたドレンターミナ
ルと、前記回路の入力に接続されたゲートとを備えてお
り、ゲートターミナルより高い閾電圧に上昇すると、前
記第１ＰＭＯＳトランジスタのソースターミナルが導通
して、ソースターミナルの電圧を前記回路の入力の電圧
にクランプすることを特徴とする前記項３に記載の回
路。

【００１５】６．入力及び出力を備えた第１インバータ
を更に有しており、該第１インバータの前記入力が前記
バッファの出力と第１補償回路との間に接続されてお
り、前記第１インバータの前記出力が前記回路の出力を
も形成しており、前記回路が、反転高周波フィルタ回路
を形成することを特徴とする前記項１に記載の回路。７．入力及び出力を備えた第２インバータを更に有して
おり、該第２インバータの前記入力が第１インバータの
出力に接続されており、前記第２インバータの前記出力
が前記回路の出力を形成しており、前記回路が、非反転
高周波フィルタ回路を形成することを特徴とする前記項
６に記載の回路。８．前記第２可変抵抗器が、第２ＰＭＯＳトランジスタ
を有しており、該第２ＰＭＯＳトランジスタが、第１電
圧源に接続されたドレンターミナルと、第１補償回路に
接続されたゲートターミナルと、ソースターミナルとを
備えており、第３ＰＭＯＳトランジスタを更に有してお
り、該第３ＰＭＯＳトランジスタが、第２ＰＭＯＳトラ
ンジスタのソースターミナルに接続されたドレンターミ
ナルと、第１補償回路に接続されたゲートターミナル
と、バッファの入力に接続されたソースターミナルとを
備えており、前記第２ＰＭＯＳトランジスタと第３ＰＭ
ＯＳトランジスタとが協働して事実上の短絡回路から事
実上の開放回路に至る範囲の可変抵抗を形成して、バッ
ファの入力の電圧の「プルアップ」を補助し且つ実質的
に回路の回復時間を短縮することを特徴とする前記項７
に記載の回路。

【００１６】９．前記第１補償回路が、第１インバータ
の出力から接続された電圧信号を第３ＰＭＯＳトランジ
スタのゲートに伝達するラインを有しており、該ライン
が第３ＰＭＯＳトランジスタの導通制御を行ない、入力
及び出力を備えた第３インバータを更に有しており、該
第３インバータの入力が第１インバータの出力に接続さ
れ且つ第３インバータの出力が第２ＰＭＯＳトランジス
タのゲートターミナルに接続されており、第３インバー
タが第２ＰＭＯＳトランジスタの導通制御を形成するこ
とを特徴とする前記項８に記載の回路。 10．前記バッファの入力と第２電圧源との間に接続され
た第３可変抵抗器と、前記バッファの出力と第３可変抵
抗器との間に接続された第２補償回路とを更に有してい
ることを特徴とする前記項１に記載の回路。 11．前記第３可変抵抗器が、第２ＮＭＯＳトランジスタ
を有しており、該第２ＮＭＯＳトランジスタが、第２電
圧源に接続されたソースターミナルと、第２補償回路に
接続されたゲートターミナルと、ドレンターミナルとを
備えており、第３ＮＭＯＳトランジスタを更に有してお
り、該第３ＮＭＯＳトランジスタが、第２ＮＭＯＳトラ
ンジスタのドレンターミナルに接続されたソースターミ
ナルと、第２補償回路に接続されたゲートターミナル
と、バッファの入力に接続されたドレンターミナルとを
備えており、前記第２ＮＭＯＳトランジスタと第３ＮＭ
ＯＳトランジスタとが協働して事実上の短絡回路から事
実上の開放回路に至る範囲の可変抵抗を形成して、バッ
ファの入力の電圧の「プルダウン」を補助し且つ実質的
に回路の回復時間を短縮することを特徴とする前記項１
０に記載の回路。

【００１７】12．入力及び出力を備えた第１インバータ
を更に有しており、該第１インバータの前記入力がバッ
ファの出力に接続されており、前記第１インバータの前
記出力が前記第２補償回路及び前記回路の出力に接続さ
れており、前記回路が、反転高周波フィルタ回路を形成
することを特徴とする前記項１０に記載の回路。 13．入力及び出力を備えた第２インバータを更に有して
おり、該第２インバータの前記入力が第１インバータの
出力に接続されており、前記第２インバータの前記出力
が前記回路の出力を形成していることを特徴とする前記
項１２に記載の回路。 14．前記第２補償回路が、第１インバータの出力から接
続された電圧信号を第３ＮＭＯＳトランジスタのゲート
に伝達するラインを有しており、該ラインが第３ＮＭＯ
Ｓトランジスタの導通制御を行ない、入力及び出力を備
えた第４インバータを更に有しており、該第４インバー
タの入力が第１インバータの出力に接続され且つ第４イ
ンバータの出力が第２ＮＭＯＳトランジスタのゲートタ
ーミナルに接続されており、第４インバータが第２ＮＭ
ＯＳトランジスタの導通制御を形成することを特徴とす
る前記項１３に記載の回路。

【００１８】15．前記回路の低域フィルタ部分が第１可
変抵抗器及び可変コンデンサを備えており、低域フィル
タが高周波信号を拒絶し且つ低周波信号を受け入れるこ
とを特徴とする前記項１に記載の回路。 16．回復時間を大幅に短縮した非反転高周波フィルタ回
路において、入力及び出力を備えたバッファを有し、前
記出力が前記回路の出力を形成しており、前記バッファ
の入力と前記回路の入力との間に接続された第１可変抵
抗器と、前記バッファの入力と第１電圧源との間に接続
された第２可変抵抗器と、前記バッファの入力と第１電
圧源との間に接続された可変コンデンサと、前記バッフ
ァの出力と第２可変抵抗器との間に接続された補償回路
とを更に有することを特徴とする非反転高周波フィルタ
回路。 17．前記第１可変抵抗器が、前記回路の入力に接続され
たドレンターミナルを備えたＮＭＯＳトランジスタと、
前記第２電圧源に接続されたゲートターミナルと、前記
バッファの入力に接続されたソースターミナルとを備え
ていることを特徴とする前記項１６に記載の回路。

【００１９】18．前記可変コンデンサが、前記第１可変
抵抗器と関連する合成キャパシタンスと、第２可変抵抗
器と、バッファとを備えていることを特徴とする前記項
１７に記載の回路。 19．補償形低域フィルタ網を備えた回路において、該回
路の入力を形成するドレンターミナルと、ゲートターミ
ナルと、ソースターミナルとを備えた第１ＮＭＯＳトラ
ンジスタと、該第１ＮＭＯＳトランジスタのソースター
ミナルに接続されたソースターミナルと、第１ＮＭＯＳ
トランジスタのドレンに接続されたゲートターミナル
と、ドレンターミナルとを備えた第１ＰＭＯＳトランジ
スタと、第１ＮＭＯＳトランジスタのゲートターミナル
に接続された第１電圧源と、第１ＰＭＯＳトランジスタ
のドレンターミナルに接続された第２電圧源と、入力及
び出力を備えたバッファとを有しており、該バッファの
入力が第１ＮＭＯＳトランジスタのソースターミナルに
接続されており、入力及び出力を備えた第１インバータ
を有しており、該第１インバータの入力がバッファの出
力に接続されており、入力及び出力を備えた第２インバ
ータを有しており、該第２インバータの入力が第１イン
バータの出力に接続され且つ第２インバータの出力が前
記回路の出力を形成しており、入力及び出力を備えた第
３インバータを有しており、該第３インバータの入力が
第１インバータの出力に接続されており、入力及び出力
を備えた第４インバータを有しており、該第４インバー
タの入力が第１インバータの出力に接続されており、第
１ＮＭＯＳトランジスタのソースターミナルに接続され
たドレンターミナルと、第１インバータの出力に接続さ
れたゲートターミナルと、ソースターミナルとを備えた
第２ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジス
タのソースターミナルに接続されたドレンターミナル
と、第３インバータの出力に接続されたゲートターミナ
ルと、第１電圧源に接続されたソースターミナルとを備
えた第３ＰＭＯＳトランジスタと、第１ＮＭＯＳトラン
ジスタのソースターミナルに接続されたドレンターミナ
ルと、第１インバータの出力に接続されたゲートターミ
ナルと、ソースターミナルとを備えた第２ＮＭＯＳトラ
ンジスタと、第２ＮＭＯＳトランジスタのソースターミ
ナルに接続されたドレンターミナルと、第４インバータ
の出力に接続されたゲートターミナルと、第２電圧源に
接続されたソースターミナルとを備えた第３ＮＭＯＳト
ランジスタとを有することを特徴とする補償形低域フィ
ルタ網を備えた回路。

【００２０】20．前記バッファがヒステリシスを有して
いることを特徴とする前記項１９に記載の回路。 21．回復時間を短縮させることにより、低域フィルタ網
を用いた入力バッファ回路の作動周波数を増大させる方
法において、入力バッファ回路の入力に２進信号レベル
を付与し、入力バッファ回路の応答を減衰させることに
より前記２進信号を高周波ノイズに濾過して、論理レベ
ル閾値を通って遷移する高周波ノイズに対する前記入力
バッファ回路のスイッチング応答を防止し、低周波２進
信号論理遷移に応答して入力バッファ回路を切り替え、
入力バッファ回路のスイッチングに応答して補償回路を
付勢し、濾過された２進信号の内部電圧レベルを、前記
補償回路を用いて修正し、安定した予測可能な電圧を迅
速に達成して入力バッファ回路の回復時間を短縮させる
ことを特徴とする方法。 22．低域フィルタを備えたバッファ回路（１１）であっ
て、バッファ回路の入力を形成し且つクランプ回路（３
２）に接続された第１可変抵抗器（３０）と、可変コン
デンサ（３４）と、第２可変抵抗器（４２）と、第３可
変抵抗器（４１）と、バッファ（３６）とを有する改良
されたバッファ回路（１１）。第１補償回路（４０）
は、バッファ（３６）と第２可変抵抗器（４２）との間
に接続されている。第２補償回路（３９）は、バッファ
（３６）と第３可変抵抗器（４１）との間に接続されて
いる。第１及び第２補償回路（３９、４０）は、第２及
び第３可変抵抗器（４１、４２）を通るフィードバック
経路を形成し、該フィードバック経路は、第１可変抵抗
器（３０）と、クランプ回路（３２）と、可変コンデン
サ（３４）と、バッファ（３６）とを接続するノードに
おける電圧を、入力での信号遷移に基づいて「プルアッ
プ」又は「プルダウン」可能にし、これにより、バッフ
ァ回路の入力にノード電圧をより迅速に印加し、かくし
て回復時間を短縮し、且つバッファ回路（１１）がノイ
ズの濾過及びスイッチング周波数の増大を同時に行い得
るようにする。

【図面の簡単な説明】

【図１】標準バスライン信号１０のノイズを示すグラフ
である。

【図２】ＲＣ低域フィルタ網を具現する入力フィルタを
示す従来技術の回路図である。

【図３】回復時間についての図２の従来技術のＲＣ低域
フィルタの効果を示すタイミング図である。

【図４】本発明の好ましい実施例を示すブロック図であ
る。

【図５】本発明の好ましい実施例を示す部分論理部分概
略図である。

【図６】図４及び図５の回路の回復時間作動を示すタイ
ミング図である。

【図７】図４及び図５の回路の回復時間作動を示す別の
タイミング図である。

【符号の説明】

１０バスライン信号１１バッファ回路（入力バッファ回路）１２入力１３第２信号１４抵抗器１６コンデンサ１８バッファ２０出力２２入力バッファ回路３０可変抵抗器３０′ ＮＭＯＳトランジスタ３２クランプ回路３２′ ＰＭＯＳトランジスタ３４可変コンデンサ３４′ 可変コンデンサ３６バッファ３８第１インバータ３９第２補償回路３９ａ第４インバータ３９ｂライン４０第１補償回路４０ａ第３インバータ４０ｂライン４１第３可変抵抗器４１ａＮＭＯＳトランジスタ４１ｂトランジスタ４２第２可変抵抗器４２ａＰＭＯＳトランジスタ４２ｂＰＭＯＳトランジスタ４４第２インバータ

Claims

【特許請求の範囲】

【請求項１】回復時間を大幅に短縮した非反転高周波
フィルタ回路において、入力及び出力を備えたバッファを有し、前記出力が前記
回路の出力を形成しており、前記バッファの入力と前記回路の入力との間に接続され
た第１可変抵抗器と、前記バッファの入力と第１電圧源との間に接続された第
２可変抵抗器と、前記バッファの入力と第２電圧源との間に接続された可
変コンデンサと、前記バッファの出力と第２可変抵抗器との間に接続され
た第１補償回路とを更に有することを特徴とする非反転
高周波フィルタ回路。
【請求項２】回復時間を短縮させることにより、低域
フィルタ網を用いた入力バッファ回路の作動周波数を増
大させる方法において、入力バッファ回路の入力に２進信号レベルを付与し、入力バッファ回路の応答を減衰させることにより前記２
進信号を高周波ノイズに濾過して、論理レベル閾値を通
って遷移する高周波ノイズに対する前記入力バッファ回
路のスイッチング応答を防止し、低周波２進信号論理遷移に応答して入力バッファ回路を
切り替え、入力バッファ回路のスイッチングに応答して補償回路を
付勢し、濾過された２進信号の内部電圧レベルを、前記補償回路
を用いて修正し、安定した予測可能な電圧を迅速に達成
して入力バッファ回路の回復時間を短縮させることを特
徴とする方法。