JP2021044644A - 集積回路 - Google Patents

Abstract

【課題】パルス幅が変化する入力信号を適切に処理することができる集積回路を提供する。【解決手段】集積回路は、パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第１の時定数を有する第１フィルタ部と前記第１の時定数より大きい第２の時定数を有する第２フィルタ部とを有するフィルタ部と、前記第１フィルタ部と前記第２フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、を備える。【選択図】図１

Description

本発明は、集積回路に関する。

集積回路の外部からの信号を、内部の回路に伝える回路として、インターフェース回路がある（例えば、特許文献１）。

特開平５−６３５２４号公報

インターフェース回路は、例えば、入力信号に含まれるパルス幅の短いノイズ成分を除去し、パルス幅の長い信号成分のみを内部回路に伝えるようにすることがある。このような回路において、ノイズ成分と信号成分の境界付近で、ノイズ成分のパルス幅が長くなると、ノイズが内部回路に伝えられてしまう。また、仮に信号成分のパルス幅が短くなると、入力信号のうち信号成分が除去されてしまう。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、パルス幅が変化する入力信号を適切に処理することができる集積回路を提供することにある。

前述した課題を解決する主たる本発明は、パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第１の時定数を有する第１フィルタ部と前記第１の時定数より大きい第２の時定数を有する第２フィルタ部とを有するフィルタ部と、前記第１フィルタ部と前記第２フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、を備える集積回路である。

本発明によれば、パルス幅が変化する入力信号を適切に処理することができる集積回路を提供することができる。

第１の実施形態のインターフェース回路１００ａの構成を示す図である。 ＲＣ積分回路２００の構成を示す図である。 ＲＣ積分回路２００の動作を説明するための図である。 ＲＣ積分回路２００の動作を説明するための図である。 ＲＣ積分回路２００の動作を説明するための図である。 第１の実施形態のインターフェース回路１００ａの動作波形を示す図である。 第１の実施形態のインターフェース回路１００ａの動作波形を示す図である。 第１の実施形態のインターフェース回路１００ａの動作波形を示す図である。 第２の実施形態のインターフェース回路１００ｂの構成を示す図である。 第２の実施形態のインターフェース回路１００ｂの動作波形を示す図である。 第２の実施形態のインターフェース回路１００ｂの動作波形を示す図である。 第２の実施形態のインターフェース回路１００ｂの動作波形を示す図である。 第３の実施形態のインターフェース回路１００ｃの構成を示す図である。 第４の実施形態のインターフェース回路１００ｄの構成を示す図である。 第５の実施形態のインターフェース回路１００ｅの構成を示す図である。 第５の実施形態のインターフェース回路１００ｅの動作波形を示す図である。 第５の実施形態のインターフェース回路１００ｅの動作波形を示す図である。 第５の実施形態のインターフェース回路１００ｅの動作波形を示す図である。 第６の実施形態のインターフェース回路１００ｆの構成を示す図である。 第６の実施形態のインターフェース回路１００ｆの動作波形を示す図である。 第６の実施形態のインターフェース回路１００ｆの動作波形を示す図である。 第６の実施形態のインターフェース回路１００ｆの動作波形を示す図である。 第７の実施形態のインターフェース回路１００ｇの構成を示す図である。 第８の実施形態のインターフェース回路１００ｈの構成を示す図である。 第１の実施形態のインターフェース回路１００ａの変形例を示すインターフェース回路１００ｉの構成を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＜＜＜第１の実施形態のインターフェース回路１００ａの構成＞＞＞
図１は、本発明の一実施形態であるインターフェース回路１００ａの構成を示す図である。インターフェース回路１００ａは、入力信号ＩＮに含まれるパルス信号のパルス幅に基づいてノイズ成分と信号成分を分離し、ノイズ成分を除去し、出力信号ＯＵＴを出力する集積回路である。なお、出力信号ＯＵＴは、インターフェース回路１００ａを含む集積回路中の、例えばマイコンや論理回路等の内部回路（不図示）に出力される。

インターフェース回路１００ａは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ａと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５とを有する。第１フィルタ部１０と第２フィルタ部１５とは、いわゆるローパスフィルタである。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

＝＝入力端子９０＝＝
入力端子９０は、インターフェース回路１００ａを含む集積回路（不図示）に設けられた端子であり、外部からの入力信号ＩＮが入力される。入力端子９０には、ＰＭＯＳトランジスタ９１のドレインと、ＮＭＯＳトランジスタ９２のドレインとが接続される。ＰＭＯＳトランジスタ９１のゲートと、ＮＭＯＳトランジスタ９２のゲートと、には、信号ＩＮ＿ｃｏｎｔｒｏｌが入力される。ここで、信号ＩＮ＿ｃｏｎｔｒｏｌは、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、の何れかをオンする。

信号ｉｎｉｔｉａｌがローレベル（以下、「Ｌレベル」とする。）である場合、第１の実施形態のインターフェース回路１００ａでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｌレベルとなる。そして、入力端子９０は、プルアップされ、ハイレベル（以下、「Ｈレベル」とする。）となる。ここで、入力端子９０からの入力信号ＩＮがインターフェース回路１００ａの内部に伝わるよう、ＰＭＯＳトランジスタ９１のオン抵抗は十分大きい値となるよう、設計されている。このため、ＰＭＯＳトランジスタ９１は、入力信号ＩＮが入力されない場合に、入力端子９０をプルアップするプルアップ抵抗として動作する。これにより、入力端子９０の電位がフローティングになることを防止する。なお、信号ｉｎｉｔｉａｌは、インターフェース回路１００ａが組み込まれる集積回路中のマイコン等により制御されてもよい。

＝＝フィルタ部９＝＝
フィルタ部９は、パルス信号を含む入力信号ＩＮをフィルタ処理する。第１フィルタ部１０は、入力端子９０からの入力信号ＩＮが入力されるフィルタであり、インバータ２０と、抵抗２１と、キャパシタ２２と、インバータ２３と、インバータ４３とを含んで構成される。また、ここでは、第２フィルタ部１５は、第１フィルタ部１０と、第１フィルタ部１０に直列に接続された第３フィルタ部１１とを含んで構成されている。第３フィルタ部１１は、いわゆるローパスフィルタであって、抵抗２４と、キャパシタ２５と、インバータ４０とを含んで構成される。

インバータ２０は、入力端子９０からの信号を反転して抵抗２１の一端に出力する。抵抗２１の他端と接地との間にはキャパシタ２２が接続される。このため、第１フィルタ部１０は、入力端子９０からの入力信号が反転されたインバータ２０の出力信号を積分して出力するＲＣ積分回路を含んでいる。なお、第１フィルタ部１０の時定数は、抵抗２１の抵抗値と、キャパシタ２２の容量値と、を掛け合わした値である。ここで、第１フィルタ部１０の時定数τ１は、「第１の時定数」に相当する。インバータ２３は、抵抗２１とキャパシタ２２とのＲＣ積分回路の出力を反転して、第３フィルタ部１１に出力する。また、インバータ４３は、抵抗２１とキャパシタ２２とのＲＣ積分回路の出力を反転して、後述のカウント信号生成回路３１に出力する。すなわち、インバータ２３，４３は、第１フィルタ部１０の出力となる。

第３フィルタ部１１は、抵抗２４の一端が第１フィルタ部１０からの出力を受け、抵抗２４の他端と接地との間にはキャパシタ２５が接続される。このため、第３フィルタ部１１は、第１フィルタ部１０の出力を積分して出力するＲＣ積分回路を含んでいる。なお、第３フィルタ部１１の時定数は、抵抗２４の抵抗値と、キャパシタ２５の容量値とを掛け合わした値である。インバータ４０は、抵抗２４とキャパシタ２５とのＲＣ積分回路の出力を反転して信号ＤＥＬＡＹＥＤとして出力する。すなわち、インバータ４０の出力である信号ＤＥＬＡＹＥＤは、第３フィルタ部１１、延いては第２フィルタ部１５の出力となる。ここで、第１フィルタ部１０の抵抗２１の抵抗値とキャパシタ２２の容量値と、第３フィルタ部１１の抵抗２４の抵抗値とキャパシタ２５の容量値に応じて定まる第２フィルタ部１５の時定数τ２が、「第２の時定数」に相当する。より具体的には、第２の時定数τ２は、第１フィルタ部１０の時定数τ１と、第３フィルタ部１１の時定数との合計である。

＜＜ＲＣ積分回路２００の動作の説明＞＞
幅の異なる「大パルス」、「中パルス」、「小パルス」が、第１フィルタ部１０、第２フィルタ部１５に入力された際に、第１フィルタ部１０、第２フィルタ部１５からの出力を説明するために、ＲＣ積分回路について説明する。

図２は、ＲＣ積分回路２００の構成を示す図である。ＲＣ積分回路２００は、抵抗２１０と、キャパシタ２２０と、を含み、抵抗２１０の一端には入力Ｖ１が印可される。抵抗２１０の他端は、ＲＣ積分回路２００の出力となり出力Ｖ２が出力される。抵抗２１０の他端と接地との間には、キャパシタ２２０が接続される。

図３から図５は、それぞれ、ＲＣ積分回路２００に大パルス、中パルス、小パルスが入力された場合の動作を示している。ここで、図３に示す大パルスのパルス幅は、ＲＣ積分回路２００の時定数τａと比較して大きい。図４に示す中パルスのパルス幅はＲＣ積分回路２００の時定数τａと比較してほぼ同じである。図５に示す小パルスのパルス幅はＲＣ積分回路２００の時定数τａと比較して小さい。

図３から図５に共通して抵抗２１０の抵抗値Ｒ＝１００ｋΩ、キャパシタ２２０の容量値Ｃ＝１ｐＦとし、この結果、ＲＣ積分回路２００の時定数ＣＲ＝τａ＝１００ｎＳとなる。そして、一例として、“大パルス”は、パルス幅が１０００ｎＳであり、“中パルス”は、パルス幅が１００ｎＳであり、“小パルス”は、パルス幅が５０ｎＳであるとする。

ＲＣ積分回路２００において、時刻ｔ＝０における入力Ｖ１の立ち上がりに伴う出力Ｖ２の変化を式（１）に示し、時刻ｔ＝０における入力Ｖ１の立ち下りに伴う出力Ｖ２の変化を式（２）に示す。ここで、Ｖｄｄは、電源電圧とする。

Ｖ２＝Ｖｄｄ×（１−ｅ^{−（ｔ／ＣＲ）}） ・・・（１）
Ｖ２＝Ｖｄｄ×ｅ^{−（ｔ／ＣＲ）} ・・・（２）
式（１）に基づけば、時刻ｔが時定数τａに等しくなると、Ｖ２＝０．６３２×Ｖｄｄとなる。次に、式（２）に基づけば、時刻ｔが時定数τａに等しくなると、Ｖ２＝０．３６８×Ｖｄｄとなる。すなわち、時刻ｔ＝０から期間τａ経つと、時刻ｔ＝０の時から、６３．２％立ち上がる（または立ち下る）ことになる。

＜＜大パルスがＲＣ積分回路２００に入力された際の動作＞＞
図３は、時刻ｔ０において０ＶからＶｄｄまで立ち上がり、時刻ｔ２においてＶｄｄから０Ｖまで立ち下がる大パルスが、ＲＣ積分回路２００に入力された際のＲＣ積分回路２００の出力Ｖ２を示す。

時刻ｔ０において、大パルスが立ち上がると、ＲＣ積分回路２００の出力は上昇する。時刻ｔ０から期間τａ経つと、ＲＣ積分回路２００の出力Ｖ２は、０．６３８×Ｖｄｄとなる。時刻ｔ２において、大パルスが立ち下がると、ＲＣ積分回路２００の出力Ｖ２は下降する。時刻ｔ２から期間τａ経つと、ＲＣ積分回路２００の出力Ｖ２は、０．３６８×Ｖｄｄとなる。

したがって、入力閾値電圧をＶｄｄ／２としたとき、ＲＣ積分回路２００の出力Ｖ２のデジタル表現は、時刻ｔ１から時刻ｔ３の間Ｖｄｄとなり、入力された大パルスの幅とほぼ同じパルス波形となる。

＜＜中パルスがＲＣ積分回路２００に入力された際の動作＞＞
図４は、時刻ｔ４において０ＶからＶｄｄまで立ち上がり、時刻ｔ６においてＶｄｄから０Ｖまで立ち下がる中パルスが、ＲＣ積分回路２００に入力された際のＲＣ積分回路２００の出力Ｖ２を示す。

時刻ｔ４において、中パルスが立ち上がると、ＲＣ積分回路２００の出力Ｖ２は上昇する。時刻ｔ４から期間τａ経ち、時刻ｔ６となると、ＲＣ積分回路２００の出力Ｖ２は、０．６３８×Ｖｄｄとなる。時刻ｔ６において、中パルスが立ち下がると、ＲＣ積分回路２００の出力Ｖ２は下降する。時刻ｔ６から期間τａ経つと、ＲＣ積分回路２００の出力Ｖ２は、０．３６８×０．６３８×Ｖｄｄ（すなわち、０．２３４×Ｖｄｄ）となる。

したがって、入力閾値電圧をＶｄｄ／２としたとき、ＲＣ積分回路２００の出力Ｖ２のデジタル表現は、時刻ｔ５から時刻ｔ７の間Ｖｄｄとなり、入力された中パルスの幅が狭くなったパルス波形となる。

＜＜小パルスがＲＣ積分回路２００に入力された際の動作＞＞
図５は、時刻ｔ８において０ＶからＶｄｄまで立ち上がり、時刻ｔ９においてＶｄｄから０Ｖまで立ち下がる小パルスが、ＲＣ積分回路２００に入力された際のＲＣ積分回路２００の出力Ｖ２を示す。

時刻ｔ８において、小パルスが立ち上がると、ＲＣ積分回路２００の出力Ｖ２は上昇する。時刻ｔ９において、小パルスが立ち下がると、Ｖ２＝Ｖｄｄ×（１−ｅ^{−（１／２）}）＝０．３９３×ＶｄｄであったＲＣ積分回路２００の出力Ｖ２は下降する。ここで、（１／２）は、（５０×１０^−９／１００×１０^−９）をあらわす。

したがって、入力閾値電圧をＶｄｄ／２としたとき、ＲＣ積分回路２００の出力Ｖ２のデジタル表現は、Ｖｄｄとなる期間はなく、入力された小パルスは、ＲＣ積分回路２００から出力されず、結果的にブロックされる。本明細書中で、パルスを「ブロックする」とは、パルスを通過させないことを意味する。

＜＜“大パルス”、“中パルス”、“小パルス”＞＞
本実施形態では、パルス信号のパルス幅が相対的に大きいものが大パルス、パルス信号のパルス幅が相対的に小さいものが小パルス、パルス幅が小パルスと大パルスとの間のものを中パルスとしている。以下、より詳細に大パルス、中パルス、小パルスについて説明する。

まず、第１フィルタ部１０の時定数をτ１、第２フィルタ部１５の時定数をτ２とする。ここで、時定数τ１＜時定数τ２とする。この時、大パルスのパルス幅は、時定数τ１、時定数τ２よりも十分に大きい。また、中パルスのパルス幅は、時定数τ１より大きく時定数τ２よりも小さい。さらに、小パルスのパルス幅は、時定数τ１、時定数τ２よりも小さい。

なお、大パルスは、入力信号ＩＮのうち、例えば、信号成分を示すパルスであり、小パルスは、例えば、ノイズ成分を示すパルスである。そして、中パルスは、例えば、入力信号ＩＮの仕様や規格等（以下、単に“仕様”とする。）に基づいて、信号成分かノイズ成分であるかの属性が定まるパルスであることとする。

また、第１フィルタ部１０、第２フィルタ部１５のインバータ２０，２３，４３，４０は、論理レベルを変化させるためのものであり、遅延時間は十分短い。したがって、例えば、図３〜図５で説明したように、第１フィルタ部１０の出力は、大パルスまたは中パルスに応じて変化し、第２フィルタ部１５（第３フィルタ部１１）の出力は、大パルスに応じて変化する。

このため、入力信号ＩＮに、大パルスまたは中パルスが含まれている場合、第１フィルタ部１０は、大パルスまたは中パルスを通過させる。また、入力信号ＩＮに、大パルスが含まれている場合、第２フィルタ部１５（第３フィルタ部１１）は、大パルスを通過させ信号ＤＥＬＡＹＥＤとして出力する。なお、入力信号ＩＮに含まれる小パルスは、第１フィルタ部１０にてブロックされるため、インターフェース回路１００ａの内部に伝わることはない。

＝＝パルス信号識別部１６＝＝
パルス信号識別部１６は、第１フィルタ部１０と第２フィルタ部１５とにおけるパルス信号の検出の違いに応じて所定パルス信号を識別する。ここで、上述のように第１フィルタ部１０は中パルスを通過させ、第２フィルタ部１５は中パルスをブロックするので、所定パルス信号は中パルスである。ここでは、パルス信号識別部１６は、この検出の違いが所定回数に達した場合に、所定パルス信号として中パルスを識別する。

論理回路１２は、検出回路１３とともに、中パルスをカウントする回路である。具体的には、論理回路１２は、検出回路１３のカウントをリセットするためのリセット信号Ｒｅｓｅｔ＿Ｂと、検出回路１３に中パルスをカウントさせるためのカウント信号ＣＯＵＮＴを生成する回路である。

論理回路１２は、リセット信号生成回路３０と、カウント信号生成回路３１と、を含んで構成される。リセット信号生成回路３０は、第２フィルタ部１５（第３フィルタ部１１）から出力される信号ＤＥＬＡＹＥＤと、信号ｉｎｉｔｉａｌと、に基づいて、リセット信号Ｒｅｓｅｔ＿Ｂを生成する回路である。なお、詳細は後述するが、信号ｉｎｉｔｉａｌは、出力信号生成部１４ａ（後述）によって生成される出力信号ＯＵＴの初期値を設定する信号である。

リセット信号生成回路３０は、ＮＡＮＤゲート４１とインバータ４２とを含んで構成される。ＮＡＮＤゲート４１は、信号ＤＥＬＡＹＥＤと、信号ｉｎｉｔｉａｌと、の論理積をとって反転した信号を、インバータ４２に出力する。そして、インバータ４２の出力がリセット信号Ｒｅｓｅｔ＿Ｂとなる。本実施形態では、入力信号ＩＮに大パルスが含まれる場合、大パルスが第２フィルタ部１５（第３フィルタ部１１）を通過して信号ＤＥＬＡＹＥＤが立ち下がり、リセット信号Ｒｅｓｅｔ＿ＢがＬレベルとなる。したがって、検出回路１３のカウントはリセットされる。

カウント信号生成回路３１は、第１フィルタ部１０を通過する大パルスまたは中パルスとリセット信号Ｒｅｓｅｔ＿Ｂとに基づいてカウント信号ＣＯＵＮＴを生成する回路である。カウント信号生成回路３１は、ＮＡＮＤゲート４４とインバータ４５とを含んで構成される。ＮＡＮＤゲート４４は、第１フィルタ部１０の出力と、リセット信号Ｒｅｓｅｔ＿Ｂと、の論理積をとって反転した信号を、インバータ４５に出力する。そして、インバータ４５は、カウント信号ＣＯＵＮＴを出力する。

検出回路１３は、リセット信号Ｒｅｓｅｔ＿ＢがＨレベルで、リセットが解除されている間に、第１フィルタ部１０から出力される中パルスが所定回数に達するか否かを検出する回路である。検出回路１３は、論理回路１２で生成されたリセット信号Ｒｅｓｅｔ＿Ｂとカウント信号ＣＯＵＮＴとに基づいて、カウント信号ＣＯＵＮＴの発生回数をカウントするカウンタ５２を含んで構成される。カウンタ５２は、Ｄフリップフロップ（以下、「ＤＦＦ」とする。）５０，５１とを有する。

カウント信号ＣＯＵＮＴの立ち上がりエッジに伴い、ＤＦＦ５０，５１はそれぞれのＤ入力を取り込む。電源Ｖｄｄは、ＤＦＦ５０のＤ入力に接続される。ＤＦＦ５０のＱ出力は、ＤＦＦ５１のＤ入力に接続される。リセット信号生成回路３０の出力がＬレベルになると、ＤＦＦ５０，５１はリセットされる。そして、ＤＦＦ５１のＱ出力は、信号ＣＯＵＮＴＥＤとなる。

したがって、カウンタ５２は、第１フィルタ部１０を通過したパルス信号に基づくカウント信号ＣＯＵＮＴの立ち上がりエッジに伴いインクリメントし、第２フィルタ部１５（第３フィルタ部１１）を通過したパルス信号に基づくリセット信号Ｒｅｓｅｔ＿Ｂの立ち下がりエッジに伴いリセットされる。カウンタ５２のカウント値が所定回数であるＤＦＦ５０，５１の段数に達した場合に、信号ＣＯＵＮＴＥＤが立ち上がり、中パルスが識別される。なお、パルス信号識別部１６の出力は、この信号ＣＯＵＮＴＥＤである。

＝＝出力信号生成部１４ａ＝＝
出力信号生成部１４ａは、所定の条件において、入力信号ＩＮと同様に変化する出力信号ＯＵＴを生成する回路である。具体的には、出力信号生成部１４ａは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤと、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ａは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ａは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号ＯＵＴを出力する。

出力信号生成部１４ａは、ＮＡＮＤゲート６０，６３と、ＮＯＲゲート６１と、ＸＯＲゲート６２と、インバータ６４，６５と、を含んで構成される。

ＮＡＮＤゲート６０は、入力信号ＩＮと、信号ＣＯＵＮＴＥＤと、の論理積をとって反転した信号を、ＸＯＲゲート６２に出力する。ＮＯＲゲート６１は、信号ＤＥＬＡＹＥＤと、信号ＣＯＵＮＴＥＤと、の論理和をとって反転した信号を、ＸＯＲゲート６２に出力する。ＸＯＲゲート６２は、ＮＡＮＤゲート６０の出力と、ＮＯＲゲート６１の出力と、の排他的論理和をとった信号を、ＮＡＮＤゲート６３に出力する。ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、ＸＯＲゲート６２の出力と、の論理積をとって反転した信号を、インバータ６４に出力する。インバータ６４は、信号ＩＮ＿ｃｏｎｔｒｏｌをインバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第１の実施形態のインターフェース回路１００ａの動作＞＞＞
＜＜入力信号ＩＮに大パルスが含まれる場合＞＞
図６は、入力信号ＩＮに含まれるパルス信号が大パルスである場合のインターフェース回路１００ａの動作波形を示す図である。なお、上述のように、大パルスは、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）を通過する。

時刻ｔ１０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ａのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。したがって、このタイミングでは、出力信号ＯＵＴが、入力信号ＩＮに応じて変化することは無い。

ここで、時刻ｔ１０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ１１に、入力信号ＩＮとしてＨレベルの大パルスが入力されたこととする。時刻ｔ１１から、第２フィルタ部１５の時定数τ２に応じた時間経過した時刻ｔ１２になると、第２フィルタ部１５（第３フィルタ部１１）の出力すなわち信号ＤＥＬＡＹＥＤがＨレベルからＬレベルに変化する。また、時刻ｔ１２に信号ＤＥＬＡＹＥＤがＬレベルとなると、ＮＡＮＤゲート４１の出力がＨになるので、リセット信号Ｒｅｓｅｔ＿Ｂも、ＨレベルからＬレベルに変化する。

なお、このタイミングで、リセット信号Ｒｅｓｅｔ＿ＢがＬレベルに変化すると、時刻ｔ１１から時刻ｔ１２までにカウントされた、Ｈレベルのカウント信号ＣＯＵＮＴの回数はリセットされる。具体的には、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数“１回”は、リセットされ、信号ＣＯＵＮＴＥＤはＬレベルを維持する。

また、時刻ｔ１２において、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ及び入力信号ＩＮは、Ｈレベルであり、信号ＤＥＬＡＹＥＤ及び信号ＣＯＵＮＴＥＤは、Ｌレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなり、出力信号ＯＵＴは、Ｈレベルとなる。

さらに、時刻ｔ１３に入力信号ＩＮがＬレベルになり、時刻ｔ１３から、第２フィルタ部１５の時定数τ２に応じた時間経過した時刻ｔ１４になると、第２フィルタ部１５（第３フィルタ部１１）の出力すなわち信号ＤＥＬＡＹＥＤがＬレベルからＨレベルに変化する。したがって、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ及び信号ＤＥＬＡＹＥＤはＨレベルであり、入力信号ＩＮ及び信号ＣＯＵＮＴＥＤは、Ｌレベルである。

この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。時刻ｔ１４以降、時刻ｔ１１から時刻ｔ１４で説明した動作が繰り返される。

したがって、インターフェース回路１００ａは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、入力信号ＩＮに含まれる大パルスに応じた出力信号ＯＵＴを出力する。

＜＜入力信号ＩＮに小パルスが含まれる場合＞＞
図７は、入力信号ＩＮに含まれるパルス信号が小パルスである場合のインターフェース回路１００ａの動作波形を示す図である。なお、上述のように、小パルスは、第１フィルタ部１０によってブロックされる。当然ながら、小パルスは、第２フィルタ部１５（第３フィルタ部１１）によってもブロックされる。

時刻ｔ２０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ａのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。したがって、このタイミングでは、出力信号ＯＵＴが、入力信号ＩＮに応じて変化することは無い。

ここで、時刻ｔ２０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ２１に、入力信号ＩＮとしてＨレベルの小パルスが入力されたこととする。時刻ｔ２１から時刻ｔ２２まで、入力信号ＩＮはＨレベルとなる。しかしながら、小パルスのＨレベルである期間は、第１フィルタ部１０の時定数τ１と比較して小さいため、小パルスは、第１フィルタ部１０の出力に伝達されず、第１フィルタ部１０の出力は、Ｌレベルとなる。したがって、第２フィルタ部１５（第３フィルタ部１１）の出力にも、小パルスは伝達されず、その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。そのため、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままとなり、カウント信号ＣＯＵＮＴは、Ｌレベルのままとなる。そのため、検出回路１３でカウント信号ＣＯＵＮＴの発生回数はカウントされず、信号ＣＯＵＮＴＥＤは、Ｌレベルのままである。

時刻ｔ２１において、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ、入力信号ＩＮ及び信号ＤＥＬＡＹＥＤは、Ｈレベルであり、信号ＣＯＵＮＴＥＤは、Ｌレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様にＨレベルに固定し、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなる。そして、出力信号ＯＵＴは、入力信号ＩＮと同様に変化せず、出力信号ＯＵＴは、Ｌレベルとなる。

また、時刻ｔ２２に入力信号ＩＮがＬレベルとなっても、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままであり、カウント信号ＣＯＵＮＴは、Ｌレベルのままである。また、時刻ｔ２２において、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ及び信号ＤＥＬＡＹＥＤは、Ｈレベルであり、信号ＣＯＵＮＴＥＤ及び入力信号ＩＮは、Ｌレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様にＨレベルに固定し、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなる。そして、出力信号ＯＵＴは、入力信号ＩＮと同様に変化せず、出力信号ＯＵＴは、Ｌレベルとなる。時刻ｔ２２以降、時刻ｔ２１から時刻ｔ２２で説明した動作が繰り返される。

したがって、インターフェース回路１００ａは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになった場合、入力信号ＩＮに含まれるノイズ成分を示す小パルスを除去する。この結果、出力信号ＯＵＴはＬレベルのままとなり、入力信号ＩＮに含まれる小パルスに応じて変化することはない。

＜＜入力信号ＩＮに中パルスが含まれる場合＞＞
図８は、入力信号ＩＮに含まれるパルス信号が中パルスである場合のインターフェース回路１００ａの動作波形を示す図である。なお、上述のように、中パルスは第１フィルタ部１０を通過し、第２フィルタ部１５（第３フィルタ部１１）によってブロックされる。なお、ここでは、所定の仕様に基づいて、インターフェース回路１００ａに入力される中パルスは、信号成分であることとする。

時刻ｔ３０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ａのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。

ここで、時刻ｔ３０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ３１に、入力信号ＩＮとしてＨレベルの中パルスが入力されたこととする。時刻ｔ３１から、第１フィルタ部１０の時定数τ１に応じた時間経過すると、第１フィルタ部１０の出力はＨレベルとなる。一方、中パルスがＨレベルである期間は、第２フィルタ部１５の時定数τ２よりも短い。そのため、第２フィルタ部１５（第３フィルタ部１１）の出力は、中パルスに応じて変化しない。その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。

したがって、信号ＤＥＬＡＹＥＤと、信号ｉｎｉｔｉａｌとがＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ３１以降に、カウント信号ＣＯＵＮＴが、Ｈレベルとなると、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数は、１回となる。

また、時刻ｔ３２に入力信号ＩＮがＬレベルとなると、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままであり、カウント信号ＣＯＵＮＴは、ＨレベルからＬレベルに変化する。また、時刻ｔ３２において、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ及び信号ＤＥＬＡＹＥＤは、Ｈレベルであり、入力信号ＩＮ及び信号ＣＯＵＮＴＥＤは、Ｌレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。

さらに、時刻ｔ３３に入力信号ＩＮがＨレベルになり、時刻ｔ３３から、第１フィルタ部１０の時定数τ１に応じた時間経過すると、第１フィルタ部１０の出力も、Ｈレベルとなる。一方、中パルスがＨレベルである期間は、第２フィルタ部１５の時定数τ２よりも小さい。そのため、第２フィルタ部１５（第３フィルタ部１１）の出力は、中パルスに応じて変化しない。その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。

したがって、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤと、がＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ３３以降に、カウント信号ＣＯＵＮＴがＨレベルとなると、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数は、２回となる。この結果、信号ＣＯＵＮＴＥＤは、ＬレベルからＨレベルに変化する。

したがって、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌ、信号ＤＥＬＡＹＥＤ、入力信号ＩＮ及び信号ＣＯＵＮＴＥＤはＨレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、入力信号ＩＮを反転した信号と同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなり、出力信号ＯＵＴは、Ｈレベルとなる。

そして、時刻ｔ３４に入力信号ＩＮがＬレベルになり、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤとがＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ３４以降に、カウント信号ＣＯＵＮＴが、ＨレベルからＬレベルに変化すると、信号ＣＯＵＮＴＥＤは、Ｈのままである。

したがって、出力信号生成部１４ａに入力される信号のうち、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤと、信号ＣＯＵＮＴＥＤとはＨレベルであり、入力信号ＩＮは、Ｌレベルである。この状態において、出力信号生成部１４ａは、信号ＩＮ＿ｃｏｎｔｒｏｌを、入力信号ＩＮを反転した信号と同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。時刻ｔ３４以降、時刻ｔ３３から時刻ｔ３４で説明した動作が繰り返される。

したがって、インターフェース回路１００ａは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、入力信号ＩＮに含まれる中パルスに応じた出力信号ＯＵＴを出力する。

図６〜図８に示すように、仮に中パルス以上の幅のパルスが信号成分である仕様においては、インターフェース回路１００ａは、信号成分のみを内部回路に伝えることができる。

＜＜＜第２の実施形態のインターフェース回路１００ｂの構成＞＞＞
図９は、本発明の一実施形態であるインターフェース回路１００ｂの構成を示す図である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第２の実施形態のインターフェース回路１００ｂでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなる。そして、入力端子９０は、プルダウンされる。

インターフェース回路１００ｂは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｂと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｂ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、入力制御部９３と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｂと、の相違点である出力信号生成部１４ｂについてのみ説明する。

＝＝出力信号生成部１４ｂ＝＝
出力信号生成部１４ｂは、所定の条件において、入力信号ＩＮと同様に変化する出力信号ＯＵＴを生成する回路である。具体的には、出力信号生成部１４ｂは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｂは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｂは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号ＯＵＴを出力する。

出力信号生成部１４ｂは、ＮＡＮＤゲート６０，６３と、ＮＯＲゲート６１と、ＸＯＲゲート６２と、インバータ６５，６６と、を含んで構成される。

ＮＡＮＤゲート６０は、入力信号ＩＮと、信号ＣＯＵＮＴＥＤと、の論理積をとって反転した信号を、ＸＯＲゲート６２に出力する。ＮＯＲゲート６１は、信号ＤＥＬＡＹＥＤと、信号ＣＯＵＮＴＥＤと、の論理和をとって反転した信号を、ＸＯＲゲート６２に出力する。

ＸＯＲゲート６２は、ＮＡＮＤゲート６０の出力と、ＮＯＲゲート６１の出力と、の排他的論理和をとった信号を、インバータ６６に出力する。インバータ６６は、ＸＯＲゲート６２からの信号を反転してＮＡＮＤゲート６３に出力する。

ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、インバータ６６の出力と、の論理積をとって反転した信号ＩＮ＿ｃｏｎｔｒｏｌを、インバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第２の実施形態のインターフェース回路１００ｂの動作＞＞＞
インターフェース回路１００ｂは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴがＬレベルであることを除いてインターフェース回路１００ａと同様の動作をする。したがって、図６と図１０、図７と図１１、図８と図１２のそれぞれにおいて同様の動作をする時刻には、それぞれ図１０〜図１２において同一の符号を付している。

図１０に示すように、インターフェース回路１００ｂは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＬレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、大パルスに応じた出力信号ＯＵＴを出力する。

図１１に示すように、インターフェース回路１００ｂは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＬレベルとする。また、インターフェース回路１００ｂは、信号ｉｎｉｔｉａｌがＨレベルになった場合、入力信号ＩＮに含まれるノイズ成分を示す小パルスをブロックする。この結果、出力信号ＯＵＴは、Ｌレベルのままとなり、入力信号ＩＮに含まれる小パルスに応じて変化することはない。

図１２に示すように、インターフェース回路１００ｂは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＬレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、中パルスに応じたＯＵＴを出力する。この結果、仮に中パルス以上のパルス幅の信号が信号成分である仕様においては、インターフェース回路１００ｂは、信号成分のみを内部回路に伝えることができる。

＜＜＜第３の実施形態のインターフェース回路１００ｃの構成＞＞＞
図１３は、本発明の一実施形態であるインターフェース回路１００ｃの構成を示す図である。インターフェース回路１００ｃは、インターフェース回路１００ａと同様の動作をする集積回路である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌとの関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第３の実施形態のインターフェース回路１００ｃでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｌレベルとなる。そして、入力端子９０は、プルアップされる。

インターフェース回路１００ｃは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｃと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｃ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、入力制御部９３と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｃと、の相違点である出力信号生成部１４ｃについてのみ説明する。

＝＝出力信号生成部１４ｃ＝＝
出力信号生成部１４ｃは、検出回路１３のＤＦＦ５１のＱＢ出力である信号ＣＯＵＮＴＥＤ＿Ｂの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路である。具体的には、出力信号生成部１４ｃは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｃは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｃは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号ＯＵＴを出力する。

出力信号生成部１４ｃは、ＮＡＮＤゲート６３，６８と、ＮＯＲゲート６７と、ＸＮＯＲゲート６９と、インバータ６４，６５と、を含んで構成される。

ＮＯＲゲート６７は、入力信号ＩＮと、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理和をとって反転した信号を、ＸＮＯＲゲート６９に出力する。ＮＡＮＤゲート６８は、信号ＤＥＬＡＹＥＤと、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、ＸＮＯＲゲート６９に出力する。ＸＮＯＲゲート６９は、ＮＯＲゲート６７の出力と、ＮＡＮＤゲート６８の出力と、の排他的論理和をとって反転した信号を、ＮＡＮＤゲート６３に出力する。ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、ＸＮＯＲゲート６９の出力と、の論理積をとって反転した信号を、インバータ６４に出力する。インバータ６４は、インバータ６５に信号ＩＮ＿ｃｏｎｔｒｏｌを出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第３の実施形態のインターフェース回路１００ｃの動作＞＞＞
インターフェース回路１００ｃは、インターフェース回路１００ａと同様の動作をする。したがって、ここでは、インターフェース回路１００ｃの動作の説明を省略する。

＜＜＜第４の実施形態のインターフェース回路１００ｄの構成＞＞＞
図１４は、本発明の一実施形態であるインターフェース回路１００ｄの構成を示す図である。インターフェース回路１００ｄは、インターフェース回路１００ｂと同様の動作をする集積回路である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第４の実施形態のインターフェース回路１００ｄでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなる。そして、入力端子９０は、プルダウンされる。

インターフェース回路１００ｄは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｄと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｄ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、入力制御部９３と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｄと、の相違点である出力信号生成部１４ｄについてのみ説明する。

＝＝出力信号生成部１４ｄ＝＝
出力信号生成部１４ｄは、信号ＣＯＵＮＴＥＤ＿Ｂの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路である。具体的には、出力信号生成部１４ｄは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｄは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｄは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号ＯＵＴを出力する。

出力信号生成部１４ｄは、ＮＡＮＤゲート６３，６８と、ＮＯＲゲート６７と、ＸＮＯＲゲート６９と、インバータ６５，６６と、を含んで構成される。

ＮＯＲゲート６７は、入力信号ＩＮと、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理和をとって反転した信号を、ＸＮＯＲゲート６９に出力する。ＮＡＮＤゲート６８は、信号ＤＥＬＡＹＥＤと、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、ＸＮＯＲゲート６９に出力する。

ＸＮＯＲゲート６９は、ＮＯＲゲート６７の出力と、ＮＡＮＤゲート６８の出力と、の排他的論理和をとって反転した信号を、インバータ６６に出力する。インバータ６６は、ＮＡＮＤゲート６３に出力する。

ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、インバータ６６の出力と、の論理積をとって反転した信号ＩＮ＿ｃｏｎｔｒｏｌを、インバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第４の実施形態のインターフェース回路１００ｄの動作＞＞＞
インターフェース回路１００ｄは、インターフェース回路１００ｂと同様の動作をする。したがって、ここでは、インターフェース回路１００ｄの動作の説明を省略する。

＜＜＜第５の実施形態のインターフェース回路１００ｅの構成＞＞＞
図１５は、本発明の一実施形態であるインターフェース回路１００ｅの構成を示す図である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第５の実施形態のインターフェース回路１００ｅでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｌレベルとなる。そして、入力端子９０は、プルアップされる。

インターフェース回路１００ｅは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｅと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｅ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｅと、の相違点である出力信号生成部１４ｅについてのみ説明する。

＝＝出力信号生成部１４ｅ＝＝
出力信号生成部１４ｅは、検出回路１３のＤＦＦ５０のＱ出力である信号ＤＦＦ１Ｑの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路であり、検出回路１３が中パルスを所定回数検出すると、出力信号ＯＵＴをＬレベルに固定する回路である。具体的には、出力信号生成部１４ｅは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂ及びＤＦＦ１Ｑの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｅは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｅは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、出力信号ＯＵＴをＬレベルに固定する。

出力信号生成部１４ｅは、ＮＡＮＤゲート６０，６３，７０と、ＮＯＲゲート６１と、ＸＮＯＲゲート６９と、インバータ６４，６５と、を含んで構成される。

ＮＡＮＤゲート６０は、入力信号ＩＮと、検出回路１３のＤＦＦ５０のＱ出力である信号ＤＦＦ１Ｑと、の論理積をとって反転した信号を、ＸＮＯＲゲート６９に出力する。ＮＯＲゲート６１は、信号ＤＥＬＡＹＥＤと、信号ＤＦＦ１Ｑと、の論理和をとって反転した信号を、ＸＮＯＲゲート６９に出力する。

ＸＮＯＲゲート６９は、ＮＡＮＤゲート６０の出力と、ＮＯＲゲート６１の出力と、の排他的論理和をとって反転した信号を、ＮＡＮＤゲート７０に出力する。ＮＡＮＤゲート７０は、ＸＮＯＲゲート６９の出力と、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、ＮＡＮＤゲート６３に出力する。

ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、ＮＡＮＤゲート７０の出力と、の論理積をとって反転した信号を、インバータ６４に出力する。インバータ６４は、信号ＩＮ＿ｃｏｎｔｒｏｌをインバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第５の実施形態のインターフェース回路１００ｅの動作＞＞＞
図１６から図１８は、入力信号ＩＮに含まれるＨレベルのパルスが大パルス、小パルス、中パルスである場合のインターフェース回路１００ｅの動作波形を示す図である。

インターフェース回路１００ｅは、入力信号ＩＮとして大パルスまたは小パルスが入力される場合、インターフェース回路１００ａと同様の動作をする。したがって、図６と図１６、図７と図１７のそれぞれにおいて同様の動作をする時刻には、それぞれ図１６、１７において同一の符号を付している。

＜＜入力信号ＩＮとして大パルスが入力される場合＞＞
図１６は、入力信号ＩＮに含まれるパルス信号が大パルスである場合のインターフェース回路１００ｅの動作波形を示す図である。なお、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）のインバータ２０，２３，４０，４３は、論理レベルを変化させるためのものであり、図３で説明したように、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）の出力は、大パルスに応じて変化する。具体的には、入力信号ＩＮに大パルスが含まれると、第１フィルタ部１０は大パルスを通過させ、第３フィルタ部１１は大パルスを通過させる。

時刻ｔ１０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ｅのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。したがって、このタイミングでは、出力信号ＯＵＴが、入力信号ＩＮに応じて変化することは無い。

ここで、時刻ｔ１０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ１１に、入力信号ＩＮとしてＨレベルの大パルスが入力されたこととする。時刻ｔ１１から、第２フィルタ部１５の時定数τ２に応じた時間経過した時刻ｔ１２になると、第２フィルタ部１５（第３フィルタ部１１）の出力、すなわちＤＥＬＡＹＥＤが、ＨレベルからＬレベルに変化する。また、時刻ｔ１２に信号ＤＥＬＡＹＥＤがＬレベルとなると、ＮＡＮＤゲート４１の出力がＨになるので、リセット信号Ｒｅｓｅｔ＿Ｂも、ＨレベルからＬレベルに変化する。

なお、このタイミングで、リセット信号Ｒｅｓｅｔ＿ＢがＬレベルに変化すると、時刻ｔ１１から時刻ｔ１２までにカウントされた、Ｈレベルのカウント信号ＣＯＵＮＴの回数はリセットされる。具体的には、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数“１回”は、リセットされ、信号ＤＦＦ１Ｑは、ＨレベルからＬレベルへ変化し、信号ＣＯＵＮＴＥＤ＿ＢはＨレベルを維持する。

また、時刻ｔ１２において、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌ及び入力信号ＩＮは、Ｈレベルであり、信号ＤＥＬＡＹＥＤ及び信号ＤＦＦ１Ｑは、Ｌレベルである。この状態において、出力信号生成部１４ｅは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなり、出力信号ＯＵＴは、Ｈレベルとなる。

さらに、時刻ｔ１３に入力信号ＩＮがＬレベルになり、時刻ｔ１３から、第２フィルタ部１５の時定数τ２に応じた時間経過した時刻ｔ１４になると、第２フィルタ部１５（第３フィルタ部１１）の出力、すなわち信号ＤＥＬＡＹＥＤが、ＬレベルからＨレベルに変化する。したがって、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌ及び信号ＤＥＬＡＹＥＤはＨレベルであり、入力信号ＩＮ及び信号ＤＦＦ１Ｑは、Ｌレベルである。

この状態において、出力信号生成部１４ｅは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。時刻ｔ１４以降、時刻ｔ１１から時刻ｔ１４で説明した動作が繰り返される。

したがって、インターフェース回路１００ｅは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、入力信号ＩＮに含まれる大パルスに応じた出力信号ＯＵＴを出力する。

＜＜入力信号ＩＮに小パルスが含まれる場合＞＞
図１７は、入力信号ＩＮに含まれるパルス信号が小パルスである場合のインターフェース回路１００ｅの動作波形を示す図である。なお、上述のように、小パルスは、第１フィルタ部１０によってブロックされる。当然ながら、小パルスは、第２フィルタ部１５（第３フィルタ部１１）によってもブロックされる。

時刻ｔ２０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ｅのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。したがって、このタイミングでは、出力信号ＯＵＴが、入力信号ＩＮに応じて変化することは無い。

ここで、時刻ｔ２０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ２１に、入力信号ＩＮとしてＨレベルの小パルスが入力されたこととする。時刻ｔ２１から時刻ｔ２２まで、入力信号ＩＮはＨレベルとなる。しかしながら、小パルスのＨレベルである期間は、第１フィルタ部１０の時定数τ１と比較して小さいため、小パルスは、第１フィルタ部１０の出力に伝達されず、第１フィルタ部１０の出力は、Ｌレベルとなる。

したがって、第２フィルタ部１５（第３フィルタ部１１）の出力にも、小パルスは伝達されず、その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。そのため、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままとなり、カウント信号ＣＯＵＮＴは、Ｌレベルのままとなる。そのため、検出回路１３でカウント信号ＣＯＵＮＴの発生回数はカウントされず、信号ＤＦＦ１Ｑは、Ｌレベルのままである。

時刻ｔ２１において、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌ、入力信号ＩＮ及び信号ＤＥＬＡＹＥＤは、Ｈレベルであり、信号ＤＦＦ１Ｑは、Ｌレベルである。この状態において、出力信号生成部１４ｅは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様にＨレベルに固定し、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなる。そして、出力信号ＯＵＴは、入力信号ＩＮと同様に変化せず、出力信号ＯＵＴは、Ｌレベルとなる。

また、時刻ｔ２２に入力信号ＩＮがＬレベルとなっても、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままであり、カウント信号ＣＯＵＮＴは、Ｌレベルのままである。

また、時刻ｔ２２において、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌ及び信号ＤＥＬＡＹＥＤは、Ｈレベルであり、信号ＤＦＦ１Ｑ及び入力信号ＩＮは、Ｌレベルである。この状態において、出力信号生成部１４ｅは、信号ＩＮ＿ｃｏｎｔｒｏｌを、信号ＤＥＬＡＹＥＤと同様にＨレベルに固定し、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなる。そして、出力信号ＯＵＴは、入力信号ＩＮと同様に変化せず、出力信号ＯＵＴは、Ｌレベルとなる。

時刻ｔ２２以降、時刻ｔ２１から時刻ｔ２２で説明した動作が繰り返される。

したがって、インターフェース回路１００ｅは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになった場合、入力信号ＩＮに含まれる小パルスを除去する。この結果、出力信号ＯＵＴは、Ｌレベルのままとなり、入力信号ＩＮに含まれる小パルスに応じて変化することはない。

＜＜入力信号ＩＮに中パルスが含まれる場合＞＞
図１８は、入力信号ＩＮに含まれるパルス信号が中パルスである場合のインターフェース回路１００ｅの動作波形を示す図である。なお、上述のように、中パルスは、第１フィルタ部１０を通過し、第２フィルタ部１５（第３フィルタ部１１）によってブロックされる。

なお、ここでは、所定の仕様に基づいて、インターフェース回路１００ｅに入力される中パルスは、ノイズ成分であることとする。

時刻ｔ４０より前においては、信号ｉｎｉｔｉａｌは、Ｌレベルである。このため、出力信号生成部１４ｅのＮＡＮＤゲート６３の出力は、Ｈレベルとなるため、インバータ６４から出力される信号ＩＮ＿ｃｏｎｔｒｏｌはＬレベルとなる。この結果、出力信号ＯＵＴは、常にＨレベルとなる。

ここで、時刻ｔ４０に、信号ｉｎｉｔｉａｌがＨレベルとなり、時刻ｔ４１に、入力信号ＩＮとしてＨレベルの中パルスが入力されたこととする。時刻ｔ４１から、第１フィルタ部１０の時定数τ１に応じた時間経過すると、第１フィルタ部１０の出力は、Ｌレベルとなる。一方、中パルスがＨレベルである期間は、第２フィルタ部１５の時定数τ２よりも短い。そのため、第２フィルタ部１５（第３フィルタ部１１）の出力は、中パルスに応じて変化しない。その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。

したがって、信号ＤＥＬＡＹＥＤと、信号ｉｎｉｔｉａｌとがＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ４１以降に、カウント信号ＣＯＵＮＴが、Ｈレベルとなると、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数は、１回となる。

また、時刻ｔ４２に入力信号ＩＮがＬレベルとなると、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままであり、カウント信号ＣＯＵＮＴは、ＨレベルからＬレベルに変化する。また、時刻ｔ４２において、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤ及び信号ＤＦＦ１Ｑは、Ｈレベルであり、入力信号ＩＮは、Ｌレベルである。この状態において、出力信号生成部１４ｅは、信号ＩＮ＿ｃｏｎｔｒｏｌを、入力信号ＩＮを反転した信号と同様に変化させるため、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。

さらに、時刻ｔ４３に入力信号ＩＮがＨレベルになり、時刻ｔ４３から、第１フィルタ部１０の時定数τ１に応じた時間経過すると、第１フィルタ部１０の出力も、Ｈレベルとなる。一方、中パルスがＨレベルである期間は、第２フィルタ部１５の時定数τ２よりも小さい。そのため、第２フィルタ部１５（第３フィルタ部１１）の出力は、中パルスに応じて変化しない。その結果、信号ＤＥＬＡＹＥＤは、Ｈレベルのままとなる。

したがって、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤと、がＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ４３以降に、カウント信号ＣＯＵＮＴがＨレベルとなると、検出回路１３でカウントされたカウント信号ＣＯＵＮＴの発生回数は、２回となる。この結果、信号ＤＦＦ１Ｑは、Ｈレベルのままであり、信号ＣＯＵＮＴＥＤ＿Ｂは、ＨレベルからＬレベルに変化する。

したがって、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌ、信号ＤＥＬＡＹＥＤ、入力信号ＩＮ及び信号ＤＦＦ１ＱはＨレベルである。この状態において、出力信号生成部１４ｅは、ＸＮＯＲゲート６９の出力を、入力信号ＩＮを反転した信号と同様に変化させる。そして、出力信号生成部１４ｅは、ＮＡＮＤゲート７０によって、Ｌレベルとなった信号ＣＯＵＮＴＥＤ＿Ｂと、ＸＮＯＲゲート６９の出力と、の論理積をとって反転したＨレベルの信号を生成する。このため、信号ＩＮ＿ｃｏｎｔｒｏｌはＨレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。

そして、時刻ｔ４４に入力信号ＩＮがＬレベルになり、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤとがＨレベルである時、ＮＡＮＤゲート４１の出力はＬレベルとなり、リセット信号Ｒｅｓｅｔ＿Ｂは、Ｈレベルのままである。そして、時刻ｔ４４以降に、カウント信号ＣＯＵＮＴが、ＨレベルからＬレベルに変化すると、信号ＣＯＵＮＴＥＤ＿Ｂは、Ｌのままである。

したがって、出力信号生成部１４ｅに入力される信号のうち、信号ｉｎｉｔｉａｌと、信号ＤＥＬＡＹＥＤとはＨレベルであり、入力信号ＩＮ、信号ＣＯＵＮＴＥＤ＿Ｂとは、Ｌレベルである。この状態において、出力信号生成部１４ａは、ＸＮＯＲゲート６９の出力を、入力信号ＩＮを反転した信号と同様に変化させる。そして、出力信号生成部１４ｅは、ＮＡＮＤゲート７０によって、Ｌレベルとなった信号ＣＯＵＮＴＥＤ＿Ｂと、ＸＮＯＲゲート６９の出力と、の論理積をとって反転したＨレベルの信号を生成する。このため、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなり、出力信号ＯＵＴは、Ｌレベルとなる。時刻ｔ４４以降、時刻ｔ４３から時刻ｔ４４で説明した動作が繰り返される。

したがって、インターフェース回路１００ｅは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴをＨレベルとし、信号ｉｎｉｔｉａｌがＨレベルになると、Ｌレベルに固定された出力信号ＯＵＴを出力する。

図１６〜図１８に示すように、仮に中パルスのパルス幅以下の信号がノイズ成分である仕様においては、インターフェース回路１００ａは、大パルスのみを内部回路に伝えることができる。

＜＜＜第６の実施形態のインターフェース回路１００ｆの構成＞＞＞
図１９は、本発明の一実施形態であるインターフェース回路１００ｆの構成を示す図である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第６の実施形態のインターフェース回路１００ｆでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなる。そして、入力端子９０は、プルダウンされる。

インターフェース回路１００ｆは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｆと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｆ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｆと、の相違点である出力信号生成部１４ｆについてのみ説明する。

＝＝出力信号生成部１４ｆ＝＝
出力信号生成部１４ｆは、検出回路１３のＤＦＦ５０のＱ出力である信号ＤＦＦ１Ｑの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路であり、検出回路１３が中パルスを所定回数検出すると、出力信号ＯＵＴをＬレベルに固定する回路である。具体的には、出力信号生成部１４ｆは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂ、ＤＦＦ１Ｑの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｆは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｆは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、出力信号ＯＵＴをＬレベルに固定する。

出力信号生成部１４ｆは、ＮＡＮＤゲート６０，６３，７０と、ＮＯＲゲート６１と、ＸＮＯＲゲート６９と、インバータ６５，６６と、を含んで構成される。

ＮＡＮＤゲート６０は、入力信号ＩＮと、検出回路１３のＤＦＦ５０のＱ出力である信号ＤＦＦ１Ｑと、の論理積をとって反転した信号を、ＸＮＯＲゲート６９に出力する。ＮＯＲゲート６１は、信号ＤＥＬＡＹＥＤと、信号ＤＦＦ１Ｑと、の論理和をとって反転した信号を、ＸＮＯＲゲート６９に出力する。

ＸＮＯＲゲート６９は、ＮＡＮＤゲート６０の出力と、ＮＯＲゲート６１の出力と、の排他的論理和をとって反転した信号を、ＮＡＮＤゲート７０に出力する。ＮＡＮＤゲート７０は、ＸＮＯＲゲート６９の出力と、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、インバータ６６に出力する。

インバータ６６は、ＮＡＮＤゲート７０の出力を反転した信号をＮＡＮＤゲート６３に出力する。ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、インバータ６６の出力と、の論理積をとって反転した信号ＩＮ＿ｃｏｎｔｒｏｌを、インバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第６の実施形態のインターフェース回路１００ｆの動作＞＞＞
インターフェース回路１００ｆは、信号ｉｎｉｔｉａｌがＬレベルである際に出力信号ＯＵＴがＬレベルであることを除いてインターフェース回路１００ｅと同様の動作をする。したがって、図１６と図２０、図１７と図２１、図１８と図２２のそれぞれにおいて同様の動作をする時刻には、それぞれ図２０〜図２２において同一の符号を付している。

＜＜＜第７の実施形態のインターフェース回路１００ｇの構成＞＞＞
図２３は、本発明の一実施形態であるインターフェース回路１００ｇの構成を示す図である。インターフェース回路１００ｇは、インターフェース回路１００ｅと同様の動作をする集積回路である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第７の実施形態のインターフェース回路１００ｇでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｌレベルとなる。そして、入力端子９０は、プルアップされる。

インターフェース回路１００ｇは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｇと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｇ中の、第１フィルタ部１０、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｇと、の相違点である出力信号生成部１４ｇについてのみ説明する。

＝＝出力信号生成部１４ｇ＝＝
出力信号生成部１４ｇは、検出回路１３のＤＦＦ５０のＱ出力である信号ＤＦＦ１Ｑの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路であり、検出回路１３が中パルスを所定回数検出すると、出力信号ＯＵＴをＬレベルに固定する回路である。具体的には、出力信号生成部１４ｇは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂ、ＤＦＦ１ＱＢの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｇは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｇは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、出力信号ＯＵＴをＬレベルに固定する。

出力信号生成部１４ｇは、ＮＡＮＤゲート６３，６８，７０と、ＮＯＲゲート６７と、ＸＯＲゲート６２と、インバータ６４，６５と、を含んで構成される。

ＮＯＲゲート６７は、入力信号ＩＮと、検出回路１３のＤＦＦ５０のＱＢ出力である信号ＤＦＦ１ＱＢと、の論理和をとって反転した信号を、ＸＯＲゲート６２に出力する。ＮＡＮＤゲート６８は、信号ＤＥＬＡＹＥＤと、信号ＤＦＦ１ＱＢと、の論理積をとって反転した信号を、ＸＯＲゲート６２に出力する。

ＸＯＲゲート６２は、ＮＯＲゲート６７の出力と、ＮＡＮＤゲート６８の出力と、の排他的論理和をとった信号を、ＮＡＮＤゲート７０に出力する。ＮＡＮＤゲート７０は、ＸＯＲゲート６２の出力と、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、ＮＡＮＤゲート６３に出力する。

ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、ＮＡＮＤゲート７０の出力と、の論理積をとって反転した信号を、インバータ６４に出力する。インバータ６４は、ＮＡＮＤゲート６３の出力を反転した信号ＩＮ＿ｃｏｎｔｒｏｌをインバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第７の実施形態のインターフェース回路１００ｇの動作＞＞＞
インターフェース回路１００ｇは、インターフェース回路１００ｅと同様の動作をする。したがって、ここでは、インターフェース回路１００ｇの動作の説明を省略する。

＜＜＜第８の実施形態のインターフェース回路１００ｈの構成＞＞＞
図２４は、本発明の一実施形態であるインターフェース回路１００ｈの構成を示す図である。インターフェース回路１００ｈは、インターフェース回路１００ｆと同様の動作をする集積回路である。

入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、信号ＩＮ＿ｃｏｎｔｒｏｌと、の関係は、第１の実施形態と同様である。そして、信号ｉｎｉｔｉａｌがＬレベルである場合、第８の実施形態のインターフェース回路１００ｈでは、信号ＩＮ＿ｃｏｎｔｒｏｌは、Ｈレベルとなる。そして、入力端子９０は、プルダウンされる。

インターフェース回路１００ｈは、フィルタ部９と、パルス信号識別部１６と、出力信号生成部１４ｈと、入力端子９０と、入力制御部９３と、を含んで構成される。フィルタ部９は、第１フィルタ部１０と第２フィルタ部１５（第３フィルタ部１１）とを有する。パルス信号識別部１６は、論理回路１２と検出回路１３とを有する。入力制御部９３は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とを有する。

インターフェース回路１００ｈ中の、第１フィルタ部１０と、第２フィルタ部１５（第３フィルタ部１１）と、論理回路１２と、検出回路１３と、入力端子９０と、ＰＭＯＳトランジスタ９１と、ＮＭＯＳトランジスタ９２と、の構成は、インターフェース回路１００ａと同様である。

以下、インターフェース回路１００ａと、インターフェース回路１００ｈと、の相違点である出力信号生成部１４ｈについてのみ説明する。

＝＝出力信号生成部１４ｈ＝＝
出力信号生成部１４ｈは、検出回路１３のＤＦＦ５０のＱＢ出力である信号ＤＦＦ１ＱＢの値に応じて信号ＤＥＬＡＹＥＤまたは入力信号ＩＮに基づく出力信号ＯＵＴを生成する回路であり、検出回路１３が中パルスを所定回数検出すると、出力信号ＯＵＴをＬレベルに固定する回路である。具体的には、出力信号生成部１４ｈは、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤと、パルス信号識別部１６からの出力である信号ＣＯＵＮＴＥＤ＿Ｂ、ＤＦＦ１ＱＢの値と、入力信号ＩＮと、信号ｉｎｉｔｉａｌと、を受けて、出力信号ＯＵＴを生成する回路である。出力信号生成部１４ｈは、パルス信号識別部１６が所定パルス信号として中パルスを識別していない場合、第２フィルタ部１５（第３フィルタ部１１）からの出力である信号ＤＥＬＡＹＥＤに基づき、出力信号ＯＵＴを出力する。また、ここでは、出力信号生成部１４ｈは、パルス信号識別部１６が所定パルス信号としての中パルスを識別している場合、出力信号ＯＵＴをＬレベルに固定する。

出力信号生成部１４ｈは、ＮＡＮＤゲート６３，６８，７０と、ＮＯＲゲート６７と、ＸＯＲゲート６２と、インバータ６５，６６と、を含んで構成される。

ＮＯＲゲート６７は、入力信号ＩＮと、検出回路１３のＤＦＦ５０のＱＢ出力である信号ＤＦＦ１ＱＢと、の論理和をとって反転した信号を、ＸＯＲゲート６２に出力する。ＮＡＮＤゲート６８は、信号ＤＥＬＡＹＥＤと、信号ＤＦＦ１ＱＢと、の論理積をとって反転した信号を、ＸＯＲゲート６２に出力する。

ＸＯＲゲート６２は、ＮＯＲゲート６７の出力と、ＮＡＮＤゲート６８の出力と、の排他的論理和をとった信号を、ＮＡＮＤゲート７０に出力する。ＮＡＮＤゲート７０は、ＸＯＲゲート６２の出力と、信号ＣＯＵＮＴＥＤ＿Ｂと、の論理積をとって反転した信号を、インバータ６６に出力する。

インバータ６６は、ＮＡＮＤゲート７０の出力を反転してＮＡＮＤゲート６３に出力する。ＮＡＮＤゲート６３は、信号ｉｎｉｔｉａｌと、インバータ６６の出力と、の論理積をとって反転した信号ＩＮ＿ｃｏｎｔｒｏｌを、インバータ６５に出力する。インバータ６５は、出力信号ＯＵＴを出力する。

＜＜＜第８の実施形態のインターフェース回路１００ｈの動作＞＞＞
インターフェース回路１００ｈは、インターフェース回路１００ｆと同様の動作をする。したがって、ここでは、インターフェース回路１００ｈの動作の説明を省略する。

＝＝＝変形例＝＝＝
また、図２５のインターフェース回路１００ｉに示す通り、２つの第１フィルタ部１０と、第２フィルタ部１５を並列に接続してもよい。なお、インターフェース回路１００ａと、インターフェース回路１００ｉとでは、２つのローパスフィルタの接続関係以外の構成は同じである。

また、インターフェース回路１００ａから１００ｉにおいて、検出回路１３をシフトレジスタであるとして示しているが、他に所定回数をカウントできる様々なカウント回路を検出回路として用いてもよい。

また、インターフェース回路１００ａから１００ｉにおいて、検出回路１３は、中パルスを所定回数として２回カウントする回路として示しているが、所定回数を任意の回数とすることができる。

＝＝＝まとめ＝＝＝
以上、本実施形態のインターフェース回路１００ａ〜１００ｉについて説明した。

本実施形態のインターフェース回路１００ａ〜１００ｉは、第１フィルタ部１０と、第２フィルタ部１５とにおけるパルス信号の検出の違いに応じて、例えば、大パルス、中パルス、小パルスを分類することができる。この結果、インターフェース回路１００ａ〜１００ｉは、パルス幅が変化する入力信号を適切に処理することができる。

また、インターフェース回路１００ａ〜１００ｉは、第１フィルタ部１０と第２フィルタ部１５とで通過させるパルス信号の相違によるパルス信号の検出の違いに応じて、中パルスを識別することができる。

出力信号生成部１４ａ〜１４ｈは、パルス信号の検出結果に応じて適切な出力信号を生成することができる。

出力信号生成部１４ａ〜１４ｈは、入力信号ＩＮに、中パルスが含まれていない場合、第２フィルタ部１５の出力を出力信号として出力することで、パルス幅が変化する入力信号を適切に処理することができる。

出力信号生成部１４ａ〜１４ｈは、入力信号ＩＮに、中パルスが含まれている場合、仕様に応じて、出力信号として、中パルスを出力することもでき、所定レベルに固定することもできる。

また、インターフェース回路１００ａ〜１００ｉは、入力端子を備え、集積回路中に配置されて、入力端子からの入力信号を内部回路に伝達することができる。そして、インターフェース回路１００ａ〜１００ｉは、入力端子をプルアップするＰＭＯＳトランジスタ９１またはプルダウンするＮＭＯＳトランジスタ９２を備えている。このため、入力端子に何ら接続されていない場合であっても、入力端子の電位がフローティングになることを防止することができる。

また、例えば、本実施形態のインターフェース回路１００ａは、直列に接続された第１フィルタ部１０及び第３フィルタ部１１を用いている。この結果、インターフェース回路１００ａ〜１００ｉは、単純な構成で、入力信号ＩＮに含まれる中パルスを識別することができる。また、第１フィルタ部１０及び第３フィルタ部１１は、小パルスをブロックする時定数を有する。このため、例えば、物理的なスイッチがオンする際のチャタリング等の短いパルスを確実に除去することができる。

また、本実施形態のインターフェース回路１００ｉは、異なる時定数τ１，τ２を有し、並列に接続された第１フィルタ部１０及び第２フィルタ部１５を用いている。このような構成を用いる場合であっても、単純な構成で、入力信号ＩＮに含まれる中パルスを識別することができる。

また、インターフェース回路１００ａ〜１００ｉは、例えば、中パルスが所定回数入力されることにより、中パルスに応じた出力信号ＯＵＴを出力するか否かを定めている。このため、例えば信号成分の中パルスと、ノイズ成分とを入力回数に応じて判別することができる。

また、パルス信号識別部１６は、ＤＦＦ５０，５１で構成される「カウンタ５２」にて、中パルスの回数をカウントする。このため、精度良く、中パルスの発生回数をカウントできる。

１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ インターフェース回路
９ フィルタ部
１０ 第１フィルタ部
１１ 第３フィルタ部
１５ 第２フィルタ部
１２ 論理回路
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ 出力信号生成部
３０ リセット信号生成回路
３１ カウント信号生成回路
１３ 検出回路
１６ パルス信号識別部
２０，２３，２６，４０，４２，４３，４５，６４，６５，６６ インバータ
２１，２４，２７，２１０ 抵抗
２２，２５，２８，２２０ キャパシタ
４１，４４，６０，６３，６８，７０ ＮＡＮＤゲート
５０，５１ Ｄフリップフロップ
５２ カウンタ
６１，６７ ＮＯＲゲート
６２ ＸＯＲゲート
６９ ＸＮＯＲゲート
９０ 入力端子
９１ ＰＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
９３ 入力制御部
２００ ＲＣ積分回路

Claims (10)

1. パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第１の時定数を有する第１フィルタ部と前記第１の時定数より大きい第２の時定数を有する第２フィルタ部とを有するフィルタ部と、
   前記第１フィルタ部と前記第２フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、
   を備える集積回路。
2. 前記第１フィルタ部は、前記パルス信号のパルス幅が相対的に小さい小パルスをブロックし、
   前記第２フィルタ部は、前記パルス信号のパルス幅が相対的に大きい大パルスを通過させ、
   前記パルス信号識別部は、前記第１フィルタ部を通過し前記第２フィルタ部によってブロックされる、前記パルス信号のパルス幅が小パルスと大パルスとの間の中パルスを前記所定パルス信号として識別する
   請求項１に記載の集積回路。
3. 前記第２フィルタ部からの出力と前記パルス信号識別部からの出力とを受けて、出力信号を生成する出力信号生成部
   を更に備える請求項１または２に記載の集積回路。
4. 前記出力信号生成部は、前記パルス信号識別部が前記所定パルス信号を識別していない場合、前記第２フィルタ部からの出力に基づき、前記出力信号を出力する
   請求項３に記載の集積回路。
5. 前記出力信号生成部は、前記パルス信号識別部が前記所定パルス信号を識別している場合、前記パルス信号に応じた前記出力信号を出力するか、所定レベルの前記出力信号を出力する
   請求項３または４に記載の集積回路。
6. 前記入力信号が入力される入力端子と、
   前記出力信号に基づいて前記入力端子をプルアップまたはプルダウンする入力制御部と、
   を更に備える請求項３から５のいずれか１項に記載の集積回路。
7. 前記第２フィルタ部は、
   前記第１フィルタ部と、前記第１フィルタ部に直列に接続された第３フィルタ部とを含んで構成されている
   請求項１から６のいずれか1項に記載の集積回路。
8. 前記第１フィルタ部と前記第２フィルタ部とが並列に接続されている
   請求項１から６のいずれか１項に記載の集積回路。
9. 前記パルス信号識別部は、前記第１フィルタ部と前記第２フィルタ部とにおける前記パルス信号の検出の違いが所定回数に達した場合に、前記所定パルス信号と識別する
   請求項１から８のいずれか1項に記載の集積回路。
10. 前記パルス信号識別部は、
    前記第１フィルタ部を通過した前記パルス信号に基づいてインクリメントし、前記第２フィルタ部を通過した前記パルス信号に基づいてリセットされるカウンタを有し、
    前記カウンタのカウント値が前記所定回数に達した場合に、前記所定パルス信号と識別する
    請求項９に記載の集積回路。

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