JP2021044644A - 集積回路 - Google Patents
集積回路 Download PDFInfo
- Publication number
- JP2021044644A JP2021044644A JP2019164215A JP2019164215A JP2021044644A JP 2021044644 A JP2021044644 A JP 2021044644A JP 2019164215 A JP2019164215 A JP 2019164215A JP 2019164215 A JP2019164215 A JP 2019164215A JP 2021044644 A JP2021044644 A JP 2021044644A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- filter unit
- output
- pulse
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims abstract description 55
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 109
- 238000000034 method Methods 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 description 77
- 239000003990 capacitor Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
【課題】パルス幅が変化する入力信号を適切に処理することができる集積回路を提供する。【解決手段】集積回路は、パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第1の時定数を有する第1フィルタ部と前記第1の時定数より大きい第2の時定数を有する第2フィルタ部とを有するフィルタ部と、前記第1フィルタ部と前記第2フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、を備える。【選択図】図1
Description
本発明は、集積回路に関する。
集積回路の外部からの信号を、内部の回路に伝える回路として、インターフェース回路がある(例えば、特許文献1)。
インターフェース回路は、例えば、入力信号に含まれるパルス幅の短いノイズ成分を除去し、パルス幅の長い信号成分のみを内部回路に伝えるようにすることがある。このような回路において、ノイズ成分と信号成分の境界付近で、ノイズ成分のパルス幅が長くなると、ノイズが内部回路に伝えられてしまう。また、仮に信号成分のパルス幅が短くなると、入力信号のうち信号成分が除去されてしまう。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、パルス幅が変化する入力信号を適切に処理することができる集積回路を提供することにある。
前述した課題を解決する主たる本発明は、パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第1の時定数を有する第1フィルタ部と前記第1の時定数より大きい第2の時定数を有する第2フィルタ部とを有するフィルタ部と、前記第1フィルタ部と前記第2フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、を備える集積回路である。
本発明によれば、パルス幅が変化する入力信号を適切に処理することができる集積回路を提供することができる。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
<<<第1の実施形態のインターフェース回路100aの構成>>>
図1は、本発明の一実施形態であるインターフェース回路100aの構成を示す図である。インターフェース回路100aは、入力信号INに含まれるパルス信号のパルス幅に基づいてノイズ成分と信号成分を分離し、ノイズ成分を除去し、出力信号OUTを出力する集積回路である。なお、出力信号OUTは、インターフェース回路100aを含む集積回路中の、例えばマイコンや論理回路等の内部回路(不図示)に出力される。
図1は、本発明の一実施形態であるインターフェース回路100aの構成を示す図である。インターフェース回路100aは、入力信号INに含まれるパルス信号のパルス幅に基づいてノイズ成分と信号成分を分離し、ノイズ成分を除去し、出力信号OUTを出力する集積回路である。なお、出力信号OUTは、インターフェース回路100aを含む集積回路中の、例えばマイコンや論理回路等の内部回路(不図示)に出力される。
インターフェース回路100aは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14aと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15とを有する。第1フィルタ部10と第2フィルタ部15とは、いわゆるローパスフィルタである。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
==入力端子90==
入力端子90は、インターフェース回路100aを含む集積回路(不図示)に設けられた端子であり、外部からの入力信号INが入力される。入力端子90には、PMOSトランジスタ91のドレインと、NMOSトランジスタ92のドレインとが接続される。PMOSトランジスタ91のゲートと、NMOSトランジスタ92のゲートと、には、信号IN_controlが入力される。ここで、信号IN_controlは、PMOSトランジスタ91と、NMOSトランジスタ92と、の何れかをオンする。
入力端子90は、インターフェース回路100aを含む集積回路(不図示)に設けられた端子であり、外部からの入力信号INが入力される。入力端子90には、PMOSトランジスタ91のドレインと、NMOSトランジスタ92のドレインとが接続される。PMOSトランジスタ91のゲートと、NMOSトランジスタ92のゲートと、には、信号IN_controlが入力される。ここで、信号IN_controlは、PMOSトランジスタ91と、NMOSトランジスタ92と、の何れかをオンする。
信号initialがローレベル(以下、「Lレベル」とする。)である場合、第1の実施形態のインターフェース回路100aでは、信号IN_controlは、Lレベルとなる。そして、入力端子90は、プルアップされ、ハイレベル(以下、「Hレベル」とする。)となる。ここで、入力端子90からの入力信号INがインターフェース回路100aの内部に伝わるよう、PMOSトランジスタ91のオン抵抗は十分大きい値となるよう、設計されている。このため、PMOSトランジスタ91は、入力信号INが入力されない場合に、入力端子90をプルアップするプルアップ抵抗として動作する。これにより、入力端子90の電位がフローティングになることを防止する。なお、信号initialは、インターフェース回路100aが組み込まれる集積回路中のマイコン等により制御されてもよい。
==フィルタ部9==
フィルタ部9は、パルス信号を含む入力信号INをフィルタ処理する。第1フィルタ部10は、入力端子90からの入力信号INが入力されるフィルタであり、インバータ20と、抵抗21と、キャパシタ22と、インバータ23と、インバータ43とを含んで構成される。また、ここでは、第2フィルタ部15は、第1フィルタ部10と、第1フィルタ部10に直列に接続された第3フィルタ部11とを含んで構成されている。第3フィルタ部11は、いわゆるローパスフィルタであって、抵抗24と、キャパシタ25と、インバータ40とを含んで構成される。
フィルタ部9は、パルス信号を含む入力信号INをフィルタ処理する。第1フィルタ部10は、入力端子90からの入力信号INが入力されるフィルタであり、インバータ20と、抵抗21と、キャパシタ22と、インバータ23と、インバータ43とを含んで構成される。また、ここでは、第2フィルタ部15は、第1フィルタ部10と、第1フィルタ部10に直列に接続された第3フィルタ部11とを含んで構成されている。第3フィルタ部11は、いわゆるローパスフィルタであって、抵抗24と、キャパシタ25と、インバータ40とを含んで構成される。
インバータ20は、入力端子90からの信号を反転して抵抗21の一端に出力する。抵抗21の他端と接地との間にはキャパシタ22が接続される。このため、第1フィルタ部10は、入力端子90からの入力信号が反転されたインバータ20の出力信号を積分して出力するRC積分回路を含んでいる。なお、第1フィルタ部10の時定数は、抵抗21の抵抗値と、キャパシタ22の容量値と、を掛け合わした値である。ここで、第1フィルタ部10の時定数τ1は、「第1の時定数」に相当する。インバータ23は、抵抗21とキャパシタ22とのRC積分回路の出力を反転して、第3フィルタ部11に出力する。また、インバータ43は、抵抗21とキャパシタ22とのRC積分回路の出力を反転して、後述のカウント信号生成回路31に出力する。すなわち、インバータ23,43は、第1フィルタ部10の出力となる。
第3フィルタ部11は、抵抗24の一端が第1フィルタ部10からの出力を受け、抵抗24の他端と接地との間にはキャパシタ25が接続される。このため、第3フィルタ部11は、第1フィルタ部10の出力を積分して出力するRC積分回路を含んでいる。なお、第3フィルタ部11の時定数は、抵抗24の抵抗値と、キャパシタ25の容量値とを掛け合わした値である。インバータ40は、抵抗24とキャパシタ25とのRC積分回路の出力を反転して信号DELAYEDとして出力する。すなわち、インバータ40の出力である信号DELAYEDは、第3フィルタ部11、延いては第2フィルタ部15の出力となる。ここで、第1フィルタ部10の抵抗21の抵抗値とキャパシタ22の容量値と、第3フィルタ部11の抵抗24の抵抗値とキャパシタ25の容量値に応じて定まる第2フィルタ部15の時定数τ2が、「第2の時定数」に相当する。より具体的には、第2の時定数τ2は、第1フィルタ部10の時定数τ1と、第3フィルタ部11の時定数との合計である。
<<RC積分回路200の動作の説明>>
幅の異なる「大パルス」、「中パルス」、「小パルス」が、第1フィルタ部10、第2フィルタ部15に入力された際に、第1フィルタ部10、第2フィルタ部15からの出力を説明するために、RC積分回路について説明する。
幅の異なる「大パルス」、「中パルス」、「小パルス」が、第1フィルタ部10、第2フィルタ部15に入力された際に、第1フィルタ部10、第2フィルタ部15からの出力を説明するために、RC積分回路について説明する。
図2は、RC積分回路200の構成を示す図である。RC積分回路200は、抵抗210と、キャパシタ220と、を含み、抵抗210の一端には入力V1が印可される。抵抗210の他端は、RC積分回路200の出力となり出力V2が出力される。抵抗210の他端と接地との間には、キャパシタ220が接続される。
図3から図5は、それぞれ、RC積分回路200に大パルス、中パルス、小パルスが入力された場合の動作を示している。ここで、図3に示す大パルスのパルス幅は、RC積分回路200の時定数τaと比較して大きい。図4に示す中パルスのパルス幅はRC積分回路200の時定数τaと比較してほぼ同じである。図5に示す小パルスのパルス幅はRC積分回路200の時定数τaと比較して小さい。
図3から図5に共通して抵抗210の抵抗値R=100kΩ、キャパシタ220の容量値C=1pFとし、この結果、RC積分回路200の時定数CR=τa=100nSとなる。そして、一例として、“大パルス”は、パルス幅が1000nSであり、“中パルス”は、パルス幅が100nSであり、“小パルス”は、パルス幅が50nSであるとする。
RC積分回路200において、時刻t=0における入力V1の立ち上がりに伴う出力V2の変化を式(1)に示し、時刻t=0における入力V1の立ち下りに伴う出力V2の変化を式(2)に示す。ここで、Vddは、電源電圧とする。
V2=Vdd×(1−e−(t/CR)) ・・・(1)
V2=Vdd×e−(t/CR) ・・・(2)
式(1)に基づけば、時刻tが時定数τaに等しくなると、V2=0.632×Vddとなる。次に、式(2)に基づけば、時刻tが時定数τaに等しくなると、V2=0.368×Vddとなる。すなわち、時刻t=0から期間τa経つと、時刻t=0の時から、63.2%立ち上がる(または立ち下る)ことになる。
V2=Vdd×e−(t/CR) ・・・(2)
式(1)に基づけば、時刻tが時定数τaに等しくなると、V2=0.632×Vddとなる。次に、式(2)に基づけば、時刻tが時定数τaに等しくなると、V2=0.368×Vddとなる。すなわち、時刻t=0から期間τa経つと、時刻t=0の時から、63.2%立ち上がる(または立ち下る)ことになる。
<<大パルスがRC積分回路200に入力された際の動作>>
図3は、時刻t0において0VからVddまで立ち上がり、時刻t2においてVddから0Vまで立ち下がる大パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
図3は、時刻t0において0VからVddまで立ち上がり、時刻t2においてVddから0Vまで立ち下がる大パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
時刻t0において、大パルスが立ち上がると、RC積分回路200の出力は上昇する。時刻t0から期間τa経つと、RC積分回路200の出力V2は、0.638×Vddとなる。時刻t2において、大パルスが立ち下がると、RC積分回路200の出力V2は下降する。時刻t2から期間τa経つと、RC積分回路200の出力V2は、0.368×Vddとなる。
したがって、入力閾値電圧をVdd/2としたとき、RC積分回路200の出力V2のデジタル表現は、時刻t1から時刻t3の間Vddとなり、入力された大パルスの幅とほぼ同じパルス波形となる。
<<中パルスがRC積分回路200に入力された際の動作>>
図4は、時刻t4において0VからVddまで立ち上がり、時刻t6においてVddから0Vまで立ち下がる中パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
図4は、時刻t4において0VからVddまで立ち上がり、時刻t6においてVddから0Vまで立ち下がる中パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
時刻t4において、中パルスが立ち上がると、RC積分回路200の出力V2は上昇する。時刻t4から期間τa経ち、時刻t6となると、RC積分回路200の出力V2は、0.638×Vddとなる。時刻t6において、中パルスが立ち下がると、RC積分回路200の出力V2は下降する。時刻t6から期間τa経つと、RC積分回路200の出力V2は、0.368×0.638×Vdd(すなわち、0.234×Vdd)となる。
したがって、入力閾値電圧をVdd/2としたとき、RC積分回路200の出力V2のデジタル表現は、時刻t5から時刻t7の間Vddとなり、入力された中パルスの幅が狭くなったパルス波形となる。
<<小パルスがRC積分回路200に入力された際の動作>>
図5は、時刻t8において0VからVddまで立ち上がり、時刻t9においてVddから0Vまで立ち下がる小パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
図5は、時刻t8において0VからVddまで立ち上がり、時刻t9においてVddから0Vまで立ち下がる小パルスが、RC積分回路200に入力された際のRC積分回路200の出力V2を示す。
時刻t8において、小パルスが立ち上がると、RC積分回路200の出力V2は上昇する。時刻t9において、小パルスが立ち下がると、V2=Vdd×(1−e−(1/2))=0.393×VddであったRC積分回路200の出力V2は下降する。ここで、(1/2)は、(50×10−9/100×10−9)をあらわす。
したがって、入力閾値電圧をVdd/2としたとき、RC積分回路200の出力V2のデジタル表現は、Vddとなる期間はなく、入力された小パルスは、RC積分回路200から出力されず、結果的にブロックされる。本明細書中で、パルスを「ブロックする」とは、パルスを通過させないことを意味する。
<<“大パルス”、“中パルス”、“小パルス”>>
本実施形態では、パルス信号のパルス幅が相対的に大きいものが大パルス、パルス信号のパルス幅が相対的に小さいものが小パルス、パルス幅が小パルスと大パルスとの間のものを中パルスとしている。以下、より詳細に大パルス、中パルス、小パルスについて説明する。
本実施形態では、パルス信号のパルス幅が相対的に大きいものが大パルス、パルス信号のパルス幅が相対的に小さいものが小パルス、パルス幅が小パルスと大パルスとの間のものを中パルスとしている。以下、より詳細に大パルス、中パルス、小パルスについて説明する。
まず、第1フィルタ部10の時定数をτ1、第2フィルタ部15の時定数をτ2とする。ここで、時定数τ1<時定数τ2とする。この時、大パルスのパルス幅は、時定数τ1、時定数τ2よりも十分に大きい。また、中パルスのパルス幅は、時定数τ1より大きく時定数τ2よりも小さい。さらに、小パルスのパルス幅は、時定数τ1、時定数τ2よりも小さい。
なお、大パルスは、入力信号INのうち、例えば、信号成分を示すパルスであり、小パルスは、例えば、ノイズ成分を示すパルスである。そして、中パルスは、例えば、入力信号INの仕様や規格等(以下、単に“仕様”とする。)に基づいて、信号成分かノイズ成分であるかの属性が定まるパルスであることとする。
また、第1フィルタ部10、第2フィルタ部15のインバータ20,23,43,40は、論理レベルを変化させるためのものであり、遅延時間は十分短い。したがって、例えば、図3〜図5で説明したように、第1フィルタ部10の出力は、大パルスまたは中パルスに応じて変化し、第2フィルタ部15(第3フィルタ部11)の出力は、大パルスに応じて変化する。
このため、入力信号INに、大パルスまたは中パルスが含まれている場合、第1フィルタ部10は、大パルスまたは中パルスを通過させる。また、入力信号INに、大パルスが含まれている場合、第2フィルタ部15(第3フィルタ部11)は、大パルスを通過させ信号DELAYEDとして出力する。なお、入力信号INに含まれる小パルスは、第1フィルタ部10にてブロックされるため、インターフェース回路100aの内部に伝わることはない。
==パルス信号識別部16==
パルス信号識別部16は、第1フィルタ部10と第2フィルタ部15とにおけるパルス信号の検出の違いに応じて所定パルス信号を識別する。ここで、上述のように第1フィルタ部10は中パルスを通過させ、第2フィルタ部15は中パルスをブロックするので、所定パルス信号は中パルスである。ここでは、パルス信号識別部16は、この検出の違いが所定回数に達した場合に、所定パルス信号として中パルスを識別する。
パルス信号識別部16は、第1フィルタ部10と第2フィルタ部15とにおけるパルス信号の検出の違いに応じて所定パルス信号を識別する。ここで、上述のように第1フィルタ部10は中パルスを通過させ、第2フィルタ部15は中パルスをブロックするので、所定パルス信号は中パルスである。ここでは、パルス信号識別部16は、この検出の違いが所定回数に達した場合に、所定パルス信号として中パルスを識別する。
論理回路12は、検出回路13とともに、中パルスをカウントする回路である。具体的には、論理回路12は、検出回路13のカウントをリセットするためのリセット信号Reset_Bと、検出回路13に中パルスをカウントさせるためのカウント信号COUNTを生成する回路である。
論理回路12は、リセット信号生成回路30と、カウント信号生成回路31と、を含んで構成される。リセット信号生成回路30は、第2フィルタ部15(第3フィルタ部11)から出力される信号DELAYEDと、信号initialと、に基づいて、リセット信号Reset_Bを生成する回路である。なお、詳細は後述するが、信号initialは、出力信号生成部14a(後述)によって生成される出力信号OUTの初期値を設定する信号である。
リセット信号生成回路30は、NANDゲート41とインバータ42とを含んで構成される。NANDゲート41は、信号DELAYEDと、信号initialと、の論理積をとって反転した信号を、インバータ42に出力する。そして、インバータ42の出力がリセット信号Reset_Bとなる。本実施形態では、入力信号INに大パルスが含まれる場合、大パルスが第2フィルタ部15(第3フィルタ部11)を通過して信号DELAYEDが立ち下がり、リセット信号Reset_BがLレベルとなる。したがって、検出回路13のカウントはリセットされる。
カウント信号生成回路31は、第1フィルタ部10を通過する大パルスまたは中パルスとリセット信号Reset_Bとに基づいてカウント信号COUNTを生成する回路である。カウント信号生成回路31は、NANDゲート44とインバータ45とを含んで構成される。NANDゲート44は、第1フィルタ部10の出力と、リセット信号Reset_Bと、の論理積をとって反転した信号を、インバータ45に出力する。そして、インバータ45は、カウント信号COUNTを出力する。
検出回路13は、リセット信号Reset_BがHレベルで、リセットが解除されている間に、第1フィルタ部10から出力される中パルスが所定回数に達するか否かを検出する回路である。検出回路13は、論理回路12で生成されたリセット信号Reset_Bとカウント信号COUNTとに基づいて、カウント信号COUNTの発生回数をカウントするカウンタ52を含んで構成される。カウンタ52は、Dフリップフロップ(以下、「DFF」とする。)50,51とを有する。
カウント信号COUNTの立ち上がりエッジに伴い、DFF50,51はそれぞれのD入力を取り込む。電源Vddは、DFF50のD入力に接続される。DFF50のQ出力は、DFF51のD入力に接続される。リセット信号生成回路30の出力がLレベルになると、DFF50,51はリセットされる。そして、DFF51のQ出力は、信号COUNTEDとなる。
したがって、カウンタ52は、第1フィルタ部10を通過したパルス信号に基づくカウント信号COUNTの立ち上がりエッジに伴いインクリメントし、第2フィルタ部15(第3フィルタ部11)を通過したパルス信号に基づくリセット信号Reset_Bの立ち下がりエッジに伴いリセットされる。カウンタ52のカウント値が所定回数であるDFF50,51の段数に達した場合に、信号COUNTEDが立ち上がり、中パルスが識別される。なお、パルス信号識別部16の出力は、この信号COUNTEDである。
==出力信号生成部14a==
出力信号生成部14aは、所定の条件において、入力信号INと同様に変化する出力信号OUTを生成する回路である。具体的には、出力信号生成部14aは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTEDと、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14aは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14aは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14aは、所定の条件において、入力信号INと同様に変化する出力信号OUTを生成する回路である。具体的には、出力信号生成部14aは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTEDと、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14aは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14aは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14aは、NANDゲート60,63と、NORゲート61と、XORゲート62と、インバータ64,65と、を含んで構成される。
NANDゲート60は、入力信号INと、信号COUNTEDと、の論理積をとって反転した信号を、XORゲート62に出力する。NORゲート61は、信号DELAYEDと、信号COUNTEDと、の論理和をとって反転した信号を、XORゲート62に出力する。XORゲート62は、NANDゲート60の出力と、NORゲート61の出力と、の排他的論理和をとった信号を、NANDゲート63に出力する。NANDゲート63は、信号initialと、XORゲート62の出力と、の論理積をとって反転した信号を、インバータ64に出力する。インバータ64は、信号IN_controlをインバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第1の実施形態のインターフェース回路100aの動作>>>
<<入力信号INに大パルスが含まれる場合>>
図6は、入力信号INに含まれるパルス信号が大パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、大パルスは、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)を通過する。
<<入力信号INに大パルスが含まれる場合>>
図6は、入力信号INに含まれるパルス信号が大パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、大パルスは、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)を通過する。
時刻t10より前においては、信号initialは、Lレベルである。このため、出力信号生成部14aのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。したがって、このタイミングでは、出力信号OUTが、入力信号INに応じて変化することは無い。
ここで、時刻t10に、信号initialがHレベルとなり、時刻t11に、入力信号INとしてHレベルの大パルスが入力されたこととする。時刻t11から、第2フィルタ部15の時定数τ2に応じた時間経過した時刻t12になると、第2フィルタ部15(第3フィルタ部11)の出力すなわち信号DELAYEDがHレベルからLレベルに変化する。また、時刻t12に信号DELAYEDがLレベルとなると、NANDゲート41の出力がHになるので、リセット信号Reset_Bも、HレベルからLレベルに変化する。
なお、このタイミングで、リセット信号Reset_BがLレベルに変化すると、時刻t11から時刻t12までにカウントされた、Hレベルのカウント信号COUNTの回数はリセットされる。具体的には、検出回路13でカウントされたカウント信号COUNTの発生回数“1回”は、リセットされ、信号COUNTEDはLレベルを維持する。
また、時刻t12において、出力信号生成部14aに入力される信号のうち、信号initial及び入力信号INは、Hレベルであり、信号DELAYED及び信号COUNTEDは、Lレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、信号DELAYEDと同様に変化させるため、信号IN_controlはLレベルとなり、出力信号OUTは、Hレベルとなる。
さらに、時刻t13に入力信号INがLレベルになり、時刻t13から、第2フィルタ部15の時定数τ2に応じた時間経過した時刻t14になると、第2フィルタ部15(第3フィルタ部11)の出力すなわち信号DELAYEDがLレベルからHレベルに変化する。したがって、出力信号生成部14aに入力される信号のうち、信号initial及び信号DELAYEDはHレベルであり、入力信号IN及び信号COUNTEDは、Lレベルである。
この状態において、出力信号生成部14aは、信号IN_controlを、信号DELAYEDと同様に変化させるため、信号IN_controlはHレベルとなり、出力信号OUTは、Lレベルとなる。時刻t14以降、時刻t11から時刻t14で説明した動作が繰り返される。
したがって、インターフェース回路100aは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになると、入力信号INに含まれる大パルスに応じた出力信号OUTを出力する。
<<入力信号INに小パルスが含まれる場合>>
図7は、入力信号INに含まれるパルス信号が小パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、小パルスは、第1フィルタ部10によってブロックされる。当然ながら、小パルスは、第2フィルタ部15(第3フィルタ部11)によってもブロックされる。
図7は、入力信号INに含まれるパルス信号が小パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、小パルスは、第1フィルタ部10によってブロックされる。当然ながら、小パルスは、第2フィルタ部15(第3フィルタ部11)によってもブロックされる。
時刻t20より前においては、信号initialは、Lレベルである。このため、出力信号生成部14aのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。したがって、このタイミングでは、出力信号OUTが、入力信号INに応じて変化することは無い。
ここで、時刻t20に、信号initialがHレベルとなり、時刻t21に、入力信号INとしてHレベルの小パルスが入力されたこととする。時刻t21から時刻t22まで、入力信号INはHレベルとなる。しかしながら、小パルスのHレベルである期間は、第1フィルタ部10の時定数τ1と比較して小さいため、小パルスは、第1フィルタ部10の出力に伝達されず、第1フィルタ部10の出力は、Lレベルとなる。したがって、第2フィルタ部15(第3フィルタ部11)の出力にも、小パルスは伝達されず、その結果、信号DELAYEDは、Hレベルのままとなる。そのため、リセット信号Reset_Bは、Hレベルのままとなり、カウント信号COUNTは、Lレベルのままとなる。そのため、検出回路13でカウント信号COUNTの発生回数はカウントされず、信号COUNTEDは、Lレベルのままである。
時刻t21において、出力信号生成部14aに入力される信号のうち、信号initial、入力信号IN及び信号DELAYEDは、Hレベルであり、信号COUNTEDは、Lレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、信号DELAYEDと同様にHレベルに固定し、信号IN_controlはHレベルとなる。そして、出力信号OUTは、入力信号INと同様に変化せず、出力信号OUTは、Lレベルとなる。
また、時刻t22に入力信号INがLレベルとなっても、リセット信号Reset_Bは、Hレベルのままであり、カウント信号COUNTは、Lレベルのままである。また、時刻t22において、出力信号生成部14aに入力される信号のうち、信号initial及び信号DELAYEDは、Hレベルであり、信号COUNTED及び入力信号INは、Lレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、信号DELAYEDと同様にHレベルに固定し、信号IN_controlはHレベルとなる。そして、出力信号OUTは、入力信号INと同様に変化せず、出力信号OUTは、Lレベルとなる。時刻t22以降、時刻t21から時刻t22で説明した動作が繰り返される。
したがって、インターフェース回路100aは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになった場合、入力信号INに含まれるノイズ成分を示す小パルスを除去する。この結果、出力信号OUTはLレベルのままとなり、入力信号INに含まれる小パルスに応じて変化することはない。
<<入力信号INに中パルスが含まれる場合>>
図8は、入力信号INに含まれるパルス信号が中パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、中パルスは第1フィルタ部10を通過し、第2フィルタ部15(第3フィルタ部11)によってブロックされる。なお、ここでは、所定の仕様に基づいて、インターフェース回路100aに入力される中パルスは、信号成分であることとする。
図8は、入力信号INに含まれるパルス信号が中パルスである場合のインターフェース回路100aの動作波形を示す図である。なお、上述のように、中パルスは第1フィルタ部10を通過し、第2フィルタ部15(第3フィルタ部11)によってブロックされる。なお、ここでは、所定の仕様に基づいて、インターフェース回路100aに入力される中パルスは、信号成分であることとする。
時刻t30より前においては、信号initialは、Lレベルである。このため、出力信号生成部14aのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。
ここで、時刻t30に、信号initialがHレベルとなり、時刻t31に、入力信号INとしてHレベルの中パルスが入力されたこととする。時刻t31から、第1フィルタ部10の時定数τ1に応じた時間経過すると、第1フィルタ部10の出力はHレベルとなる。一方、中パルスがHレベルである期間は、第2フィルタ部15の時定数τ2よりも短い。そのため、第2フィルタ部15(第3フィルタ部11)の出力は、中パルスに応じて変化しない。その結果、信号DELAYEDは、Hレベルのままとなる。
したがって、信号DELAYEDと、信号initialとがHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t31以降に、カウント信号COUNTが、Hレベルとなると、検出回路13でカウントされたカウント信号COUNTの発生回数は、1回となる。
また、時刻t32に入力信号INがLレベルとなると、リセット信号Reset_Bは、Hレベルのままであり、カウント信号COUNTは、HレベルからLレベルに変化する。また、時刻t32において、出力信号生成部14aに入力される信号のうち、信号initial及び信号DELAYEDは、Hレベルであり、入力信号IN及び信号COUNTEDは、Lレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、信号DELAYEDと同様に変化させるため、信号IN_controlはHレベルとなり、出力信号OUTは、Lレベルとなる。
さらに、時刻t33に入力信号INがHレベルになり、時刻t33から、第1フィルタ部10の時定数τ1に応じた時間経過すると、第1フィルタ部10の出力も、Hレベルとなる。一方、中パルスがHレベルである期間は、第2フィルタ部15の時定数τ2よりも小さい。そのため、第2フィルタ部15(第3フィルタ部11)の出力は、中パルスに応じて変化しない。その結果、信号DELAYEDは、Hレベルのままとなる。
したがって、信号initialと、信号DELAYEDと、がHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t33以降に、カウント信号COUNTがHレベルとなると、検出回路13でカウントされたカウント信号COUNTの発生回数は、2回となる。この結果、信号COUNTEDは、LレベルからHレベルに変化する。
したがって、出力信号生成部14aに入力される信号のうち、信号initial、信号DELAYED、入力信号IN及び信号COUNTEDはHレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、入力信号INを反転した信号と同様に変化させるため、信号IN_controlはLレベルとなり、出力信号OUTは、Hレベルとなる。
そして、時刻t34に入力信号INがLレベルになり、信号initialと、信号DELAYEDとがHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t34以降に、カウント信号COUNTが、HレベルからLレベルに変化すると、信号COUNTEDは、Hのままである。
したがって、出力信号生成部14aに入力される信号のうち、信号initialと、信号DELAYEDと、信号COUNTEDとはHレベルであり、入力信号INは、Lレベルである。この状態において、出力信号生成部14aは、信号IN_controlを、入力信号INを反転した信号と同様に変化させるため、信号IN_controlは、Hレベルとなり、出力信号OUTは、Lレベルとなる。時刻t34以降、時刻t33から時刻t34で説明した動作が繰り返される。
したがって、インターフェース回路100aは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになると、入力信号INに含まれる中パルスに応じた出力信号OUTを出力する。
図6〜図8に示すように、仮に中パルス以上の幅のパルスが信号成分である仕様においては、インターフェース回路100aは、信号成分のみを内部回路に伝えることができる。
<<<第2の実施形態のインターフェース回路100bの構成>>>
図9は、本発明の一実施形態であるインターフェース回路100bの構成を示す図である。
図9は、本発明の一実施形態であるインターフェース回路100bの構成を示す図である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第2の実施形態のインターフェース回路100bでは、信号IN_controlは、Hレベルとなる。そして、入力端子90は、プルダウンされる。
インターフェース回路100bは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14bと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100b中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、入力制御部93と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100bと、の相違点である出力信号生成部14bについてのみ説明する。
==出力信号生成部14b==
出力信号生成部14bは、所定の条件において、入力信号INと同様に変化する出力信号OUTを生成する回路である。具体的には、出力信号生成部14bは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTEDの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14bは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14bは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14bは、所定の条件において、入力信号INと同様に変化する出力信号OUTを生成する回路である。具体的には、出力信号生成部14bは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTEDの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14bは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14bは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14bは、NANDゲート60,63と、NORゲート61と、XORゲート62と、インバータ65,66と、を含んで構成される。
NANDゲート60は、入力信号INと、信号COUNTEDと、の論理積をとって反転した信号を、XORゲート62に出力する。NORゲート61は、信号DELAYEDと、信号COUNTEDと、の論理和をとって反転した信号を、XORゲート62に出力する。
XORゲート62は、NANDゲート60の出力と、NORゲート61の出力と、の排他的論理和をとった信号を、インバータ66に出力する。インバータ66は、XORゲート62からの信号を反転してNANDゲート63に出力する。
NANDゲート63は、信号initialと、インバータ66の出力と、の論理積をとって反転した信号IN_controlを、インバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第2の実施形態のインターフェース回路100bの動作>>>
インターフェース回路100bは、信号initialがLレベルである際に出力信号OUTがLレベルであることを除いてインターフェース回路100aと同様の動作をする。したがって、図6と図10、図7と図11、図8と図12のそれぞれにおいて同様の動作をする時刻には、それぞれ図10〜図12において同一の符号を付している。
インターフェース回路100bは、信号initialがLレベルである際に出力信号OUTがLレベルであることを除いてインターフェース回路100aと同様の動作をする。したがって、図6と図10、図7と図11、図8と図12のそれぞれにおいて同様の動作をする時刻には、それぞれ図10〜図12において同一の符号を付している。
図10に示すように、インターフェース回路100bは、信号initialがLレベルである際に出力信号OUTをLレベルとし、信号initialがHレベルになると、大パルスに応じた出力信号OUTを出力する。
図11に示すように、インターフェース回路100bは、信号initialがLレベルである際に出力信号OUTをLレベルとする。また、インターフェース回路100bは、信号initialがHレベルになった場合、入力信号INに含まれるノイズ成分を示す小パルスをブロックする。この結果、出力信号OUTは、Lレベルのままとなり、入力信号INに含まれる小パルスに応じて変化することはない。
図12に示すように、インターフェース回路100bは、信号initialがLレベルである際に出力信号OUTをLレベルとし、信号initialがHレベルになると、中パルスに応じたOUTを出力する。この結果、仮に中パルス以上のパルス幅の信号が信号成分である仕様においては、インターフェース回路100bは、信号成分のみを内部回路に伝えることができる。
<<<第3の実施形態のインターフェース回路100cの構成>>>
図13は、本発明の一実施形態であるインターフェース回路100cの構成を示す図である。インターフェース回路100cは、インターフェース回路100aと同様の動作をする集積回路である。
図13は、本発明の一実施形態であるインターフェース回路100cの構成を示す図である。インターフェース回路100cは、インターフェース回路100aと同様の動作をする集積回路である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlとの関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第3の実施形態のインターフェース回路100cでは、信号IN_controlは、Lレベルとなる。そして、入力端子90は、プルアップされる。
インターフェース回路100cは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14cと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100c中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、入力制御部93と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100cと、の相違点である出力信号生成部14cについてのみ説明する。
==出力信号生成部14c==
出力信号生成部14cは、検出回路13のDFF51のQB出力である信号COUNTED_Bの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路である。具体的には、出力信号生成部14cは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_Bの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14cは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14cは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14cは、検出回路13のDFF51のQB出力である信号COUNTED_Bの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路である。具体的には、出力信号生成部14cは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_Bの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14cは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14cは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14cは、NANDゲート63,68と、NORゲート67と、XNORゲート69と、インバータ64,65と、を含んで構成される。
NORゲート67は、入力信号INと、信号COUNTED_Bと、の論理和をとって反転した信号を、XNORゲート69に出力する。NANDゲート68は、信号DELAYEDと、信号COUNTED_Bと、の論理積をとって反転した信号を、XNORゲート69に出力する。XNORゲート69は、NORゲート67の出力と、NANDゲート68の出力と、の排他的論理和をとって反転した信号を、NANDゲート63に出力する。NANDゲート63は、信号initialと、XNORゲート69の出力と、の論理積をとって反転した信号を、インバータ64に出力する。インバータ64は、インバータ65に信号IN_controlを出力する。インバータ65は、出力信号OUTを出力する。
<<<第3の実施形態のインターフェース回路100cの動作>>>
インターフェース回路100cは、インターフェース回路100aと同様の動作をする。したがって、ここでは、インターフェース回路100cの動作の説明を省略する。
インターフェース回路100cは、インターフェース回路100aと同様の動作をする。したがって、ここでは、インターフェース回路100cの動作の説明を省略する。
<<<第4の実施形態のインターフェース回路100dの構成>>>
図14は、本発明の一実施形態であるインターフェース回路100dの構成を示す図である。インターフェース回路100dは、インターフェース回路100bと同様の動作をする集積回路である。
図14は、本発明の一実施形態であるインターフェース回路100dの構成を示す図である。インターフェース回路100dは、インターフェース回路100bと同様の動作をする集積回路である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第4の実施形態のインターフェース回路100dでは、信号IN_controlは、Hレベルとなる。そして、入力端子90は、プルダウンされる。
インターフェース回路100dは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14dと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100d中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、入力制御部93と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100dと、の相違点である出力信号生成部14dについてのみ説明する。
==出力信号生成部14d==
出力信号生成部14dは、信号COUNTED_Bの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路である。具体的には、出力信号生成部14dは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_Bの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14dは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14dは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14dは、信号COUNTED_Bの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路である。具体的には、出力信号生成部14dは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_Bの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14dは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14dは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、パルス信号に応じた出力信号OUTを出力する。
出力信号生成部14dは、NANDゲート63,68と、NORゲート67と、XNORゲート69と、インバータ65,66と、を含んで構成される。
NORゲート67は、入力信号INと、信号COUNTED_Bと、の論理和をとって反転した信号を、XNORゲート69に出力する。NANDゲート68は、信号DELAYEDと、信号COUNTED_Bと、の論理積をとって反転した信号を、XNORゲート69に出力する。
XNORゲート69は、NORゲート67の出力と、NANDゲート68の出力と、の排他的論理和をとって反転した信号を、インバータ66に出力する。インバータ66は、NANDゲート63に出力する。
NANDゲート63は、信号initialと、インバータ66の出力と、の論理積をとって反転した信号IN_controlを、インバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第4の実施形態のインターフェース回路100dの動作>>>
インターフェース回路100dは、インターフェース回路100bと同様の動作をする。したがって、ここでは、インターフェース回路100dの動作の説明を省略する。
インターフェース回路100dは、インターフェース回路100bと同様の動作をする。したがって、ここでは、インターフェース回路100dの動作の説明を省略する。
<<<第5の実施形態のインターフェース回路100eの構成>>>
図15は、本発明の一実施形態であるインターフェース回路100eの構成を示す図である。
図15は、本発明の一実施形態であるインターフェース回路100eの構成を示す図である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第5の実施形態のインターフェース回路100eでは、信号IN_controlは、Lレベルとなる。そして、入力端子90は、プルアップされる。
インターフェース回路100eは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14eと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100e中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100eと、の相違点である出力信号生成部14eについてのみ説明する。
==出力信号生成部14e==
出力信号生成部14eは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14eは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B及びDFF1Qの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14eは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14eは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14eは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14eは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B及びDFF1Qの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14eは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14eは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14eは、NANDゲート60,63,70と、NORゲート61と、XNORゲート69と、インバータ64,65と、を含んで構成される。
NANDゲート60は、入力信号INと、検出回路13のDFF50のQ出力である信号DFF1Qと、の論理積をとって反転した信号を、XNORゲート69に出力する。NORゲート61は、信号DELAYEDと、信号DFF1Qと、の論理和をとって反転した信号を、XNORゲート69に出力する。
XNORゲート69は、NANDゲート60の出力と、NORゲート61の出力と、の排他的論理和をとって反転した信号を、NANDゲート70に出力する。NANDゲート70は、XNORゲート69の出力と、信号COUNTED_Bと、の論理積をとって反転した信号を、NANDゲート63に出力する。
NANDゲート63は、信号initialと、NANDゲート70の出力と、の論理積をとって反転した信号を、インバータ64に出力する。インバータ64は、信号IN_controlをインバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第5の実施形態のインターフェース回路100eの動作>>>
図16から図18は、入力信号INに含まれるHレベルのパルスが大パルス、小パルス、中パルスである場合のインターフェース回路100eの動作波形を示す図である。
図16から図18は、入力信号INに含まれるHレベルのパルスが大パルス、小パルス、中パルスである場合のインターフェース回路100eの動作波形を示す図である。
インターフェース回路100eは、入力信号INとして大パルスまたは小パルスが入力される場合、インターフェース回路100aと同様の動作をする。したがって、図6と図16、図7と図17のそれぞれにおいて同様の動作をする時刻には、それぞれ図16、17において同一の符号を付している。
<<入力信号INとして大パルスが入力される場合>>
図16は、入力信号INに含まれるパルス信号が大パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)のインバータ20,23,40,43は、論理レベルを変化させるためのものであり、図3で説明したように、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)の出力は、大パルスに応じて変化する。具体的には、入力信号INに大パルスが含まれると、第1フィルタ部10は大パルスを通過させ、第3フィルタ部11は大パルスを通過させる。
図16は、入力信号INに含まれるパルス信号が大パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)のインバータ20,23,40,43は、論理レベルを変化させるためのものであり、図3で説明したように、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)の出力は、大パルスに応じて変化する。具体的には、入力信号INに大パルスが含まれると、第1フィルタ部10は大パルスを通過させ、第3フィルタ部11は大パルスを通過させる。
時刻t10より前においては、信号initialは、Lレベルである。このため、出力信号生成部14eのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。したがって、このタイミングでは、出力信号OUTが、入力信号INに応じて変化することは無い。
ここで、時刻t10に、信号initialがHレベルとなり、時刻t11に、入力信号INとしてHレベルの大パルスが入力されたこととする。時刻t11から、第2フィルタ部15の時定数τ2に応じた時間経過した時刻t12になると、第2フィルタ部15(第3フィルタ部11)の出力、すなわちDELAYEDが、HレベルからLレベルに変化する。また、時刻t12に信号DELAYEDがLレベルとなると、NANDゲート41の出力がHになるので、リセット信号Reset_Bも、HレベルからLレベルに変化する。
なお、このタイミングで、リセット信号Reset_BがLレベルに変化すると、時刻t11から時刻t12までにカウントされた、Hレベルのカウント信号COUNTの回数はリセットされる。具体的には、検出回路13でカウントされたカウント信号COUNTの発生回数“1回”は、リセットされ、信号DFF1Qは、HレベルからLレベルへ変化し、信号COUNTED_BはHレベルを維持する。
また、時刻t12において、出力信号生成部14eに入力される信号のうち、信号initial及び入力信号INは、Hレベルであり、信号DELAYED及び信号DFF1Qは、Lレベルである。この状態において、出力信号生成部14eは、信号IN_controlを、信号DELAYEDと同様に変化させるため、信号IN_controlはLレベルとなり、出力信号OUTは、Hレベルとなる。
さらに、時刻t13に入力信号INがLレベルになり、時刻t13から、第2フィルタ部15の時定数τ2に応じた時間経過した時刻t14になると、第2フィルタ部15(第3フィルタ部11)の出力、すなわち信号DELAYEDが、LレベルからHレベルに変化する。したがって、出力信号生成部14eに入力される信号のうち、信号initial及び信号DELAYEDはHレベルであり、入力信号IN及び信号DFF1Qは、Lレベルである。
この状態において、出力信号生成部14eは、信号IN_controlを、信号DELAYEDと同様に変化させるため、信号IN_controlはHレベルとなり、出力信号OUTは、Lレベルとなる。時刻t14以降、時刻t11から時刻t14で説明した動作が繰り返される。
したがって、インターフェース回路100eは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになると、入力信号INに含まれる大パルスに応じた出力信号OUTを出力する。
<<入力信号INに小パルスが含まれる場合>>
図17は、入力信号INに含まれるパルス信号が小パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、上述のように、小パルスは、第1フィルタ部10によってブロックされる。当然ながら、小パルスは、第2フィルタ部15(第3フィルタ部11)によってもブロックされる。
図17は、入力信号INに含まれるパルス信号が小パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、上述のように、小パルスは、第1フィルタ部10によってブロックされる。当然ながら、小パルスは、第2フィルタ部15(第3フィルタ部11)によってもブロックされる。
時刻t20より前においては、信号initialは、Lレベルである。このため、出力信号生成部14eのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。したがって、このタイミングでは、出力信号OUTが、入力信号INに応じて変化することは無い。
ここで、時刻t20に、信号initialがHレベルとなり、時刻t21に、入力信号INとしてHレベルの小パルスが入力されたこととする。時刻t21から時刻t22まで、入力信号INはHレベルとなる。しかしながら、小パルスのHレベルである期間は、第1フィルタ部10の時定数τ1と比較して小さいため、小パルスは、第1フィルタ部10の出力に伝達されず、第1フィルタ部10の出力は、Lレベルとなる。
したがって、第2フィルタ部15(第3フィルタ部11)の出力にも、小パルスは伝達されず、その結果、信号DELAYEDは、Hレベルのままとなる。そのため、リセット信号Reset_Bは、Hレベルのままとなり、カウント信号COUNTは、Lレベルのままとなる。そのため、検出回路13でカウント信号COUNTの発生回数はカウントされず、信号DFF1Qは、Lレベルのままである。
時刻t21において、出力信号生成部14eに入力される信号のうち、信号initial、入力信号IN及び信号DELAYEDは、Hレベルであり、信号DFF1Qは、Lレベルである。この状態において、出力信号生成部14eは、信号IN_controlを、信号DELAYEDと同様にHレベルに固定し、信号IN_controlはHレベルとなる。そして、出力信号OUTは、入力信号INと同様に変化せず、出力信号OUTは、Lレベルとなる。
また、時刻t22に入力信号INがLレベルとなっても、リセット信号Reset_Bは、Hレベルのままであり、カウント信号COUNTは、Lレベルのままである。
また、時刻t22において、出力信号生成部14eに入力される信号のうち、信号initial及び信号DELAYEDは、Hレベルであり、信号DFF1Q及び入力信号INは、Lレベルである。この状態において、出力信号生成部14eは、信号IN_controlを、信号DELAYEDと同様にHレベルに固定し、信号IN_controlはHレベルとなる。そして、出力信号OUTは、入力信号INと同様に変化せず、出力信号OUTは、Lレベルとなる。
時刻t22以降、時刻t21から時刻t22で説明した動作が繰り返される。
したがって、インターフェース回路100eは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになった場合、入力信号INに含まれる小パルスを除去する。この結果、出力信号OUTは、Lレベルのままとなり、入力信号INに含まれる小パルスに応じて変化することはない。
<<入力信号INに中パルスが含まれる場合>>
図18は、入力信号INに含まれるパルス信号が中パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、上述のように、中パルスは、第1フィルタ部10を通過し、第2フィルタ部15(第3フィルタ部11)によってブロックされる。
図18は、入力信号INに含まれるパルス信号が中パルスである場合のインターフェース回路100eの動作波形を示す図である。なお、上述のように、中パルスは、第1フィルタ部10を通過し、第2フィルタ部15(第3フィルタ部11)によってブロックされる。
なお、ここでは、所定の仕様に基づいて、インターフェース回路100eに入力される中パルスは、ノイズ成分であることとする。
時刻t40より前においては、信号initialは、Lレベルである。このため、出力信号生成部14eのNANDゲート63の出力は、Hレベルとなるため、インバータ64から出力される信号IN_controlはLレベルとなる。この結果、出力信号OUTは、常にHレベルとなる。
ここで、時刻t40に、信号initialがHレベルとなり、時刻t41に、入力信号INとしてHレベルの中パルスが入力されたこととする。時刻t41から、第1フィルタ部10の時定数τ1に応じた時間経過すると、第1フィルタ部10の出力は、Lレベルとなる。一方、中パルスがHレベルである期間は、第2フィルタ部15の時定数τ2よりも短い。そのため、第2フィルタ部15(第3フィルタ部11)の出力は、中パルスに応じて変化しない。その結果、信号DELAYEDは、Hレベルのままとなる。
したがって、信号DELAYEDと、信号initialとがHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t41以降に、カウント信号COUNTが、Hレベルとなると、検出回路13でカウントされたカウント信号COUNTの発生回数は、1回となる。
また、時刻t42に入力信号INがLレベルとなると、リセット信号Reset_Bは、Hレベルのままであり、カウント信号COUNTは、HレベルからLレベルに変化する。また、時刻t42において、出力信号生成部14eに入力される信号のうち、信号initialと、信号DELAYED及び信号DFF1Qは、Hレベルであり、入力信号INは、Lレベルである。この状態において、出力信号生成部14eは、信号IN_controlを、入力信号INを反転した信号と同様に変化させるため、信号IN_controlはHレベルとなり、出力信号OUTは、Lレベルとなる。
さらに、時刻t43に入力信号INがHレベルになり、時刻t43から、第1フィルタ部10の時定数τ1に応じた時間経過すると、第1フィルタ部10の出力も、Hレベルとなる。一方、中パルスがHレベルである期間は、第2フィルタ部15の時定数τ2よりも小さい。そのため、第2フィルタ部15(第3フィルタ部11)の出力は、中パルスに応じて変化しない。その結果、信号DELAYEDは、Hレベルのままとなる。
したがって、信号initialと、信号DELAYEDと、がHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t43以降に、カウント信号COUNTがHレベルとなると、検出回路13でカウントされたカウント信号COUNTの発生回数は、2回となる。この結果、信号DFF1Qは、Hレベルのままであり、信号COUNTED_Bは、HレベルからLレベルに変化する。
したがって、出力信号生成部14eに入力される信号のうち、信号initial、信号DELAYED、入力信号IN及び信号DFF1QはHレベルである。この状態において、出力信号生成部14eは、XNORゲート69の出力を、入力信号INを反転した信号と同様に変化させる。そして、出力信号生成部14eは、NANDゲート70によって、Lレベルとなった信号COUNTED_Bと、XNORゲート69の出力と、の論理積をとって反転したHレベルの信号を生成する。このため、信号IN_controlはHレベルとなり、出力信号OUTは、Lレベルとなる。
そして、時刻t44に入力信号INがLレベルになり、信号initialと、信号DELAYEDとがHレベルである時、NANDゲート41の出力はLレベルとなり、リセット信号Reset_Bは、Hレベルのままである。そして、時刻t44以降に、カウント信号COUNTが、HレベルからLレベルに変化すると、信号COUNTED_Bは、Lのままである。
したがって、出力信号生成部14eに入力される信号のうち、信号initialと、信号DELAYEDとはHレベルであり、入力信号IN、信号COUNTED_Bとは、Lレベルである。この状態において、出力信号生成部14aは、XNORゲート69の出力を、入力信号INを反転した信号と同様に変化させる。そして、出力信号生成部14eは、NANDゲート70によって、Lレベルとなった信号COUNTED_Bと、XNORゲート69の出力と、の論理積をとって反転したHレベルの信号を生成する。このため、信号IN_controlは、Hレベルとなり、出力信号OUTは、Lレベルとなる。時刻t44以降、時刻t43から時刻t44で説明した動作が繰り返される。
したがって、インターフェース回路100eは、信号initialがLレベルである際に出力信号OUTをHレベルとし、信号initialがHレベルになると、Lレベルに固定された出力信号OUTを出力する。
図16〜図18に示すように、仮に中パルスのパルス幅以下の信号がノイズ成分である仕様においては、インターフェース回路100aは、大パルスのみを内部回路に伝えることができる。
<<<第6の実施形態のインターフェース回路100fの構成>>>
図19は、本発明の一実施形態であるインターフェース回路100fの構成を示す図である。
図19は、本発明の一実施形態であるインターフェース回路100fの構成を示す図である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第6の実施形態のインターフェース回路100fでは、信号IN_controlは、Hレベルとなる。そして、入力端子90は、プルダウンされる。
インターフェース回路100fは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14fと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100f中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100fと、の相違点である出力信号生成部14fについてのみ説明する。
==出力信号生成部14f==
出力信号生成部14fは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14fは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1Qの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14fは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14fは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14fは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14fは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1Qの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14fは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14fは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14fは、NANDゲート60,63,70と、NORゲート61と、XNORゲート69と、インバータ65,66と、を含んで構成される。
NANDゲート60は、入力信号INと、検出回路13のDFF50のQ出力である信号DFF1Qと、の論理積をとって反転した信号を、XNORゲート69に出力する。NORゲート61は、信号DELAYEDと、信号DFF1Qと、の論理和をとって反転した信号を、XNORゲート69に出力する。
XNORゲート69は、NANDゲート60の出力と、NORゲート61の出力と、の排他的論理和をとって反転した信号を、NANDゲート70に出力する。NANDゲート70は、XNORゲート69の出力と、信号COUNTED_Bと、の論理積をとって反転した信号を、インバータ66に出力する。
インバータ66は、NANDゲート70の出力を反転した信号をNANDゲート63に出力する。NANDゲート63は、信号initialと、インバータ66の出力と、の論理積をとって反転した信号IN_controlを、インバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第6の実施形態のインターフェース回路100fの動作>>>
インターフェース回路100fは、信号initialがLレベルである際に出力信号OUTがLレベルであることを除いてインターフェース回路100eと同様の動作をする。したがって、図16と図20、図17と図21、図18と図22のそれぞれにおいて同様の動作をする時刻には、それぞれ図20〜図22において同一の符号を付している。
インターフェース回路100fは、信号initialがLレベルである際に出力信号OUTがLレベルであることを除いてインターフェース回路100eと同様の動作をする。したがって、図16と図20、図17と図21、図18と図22のそれぞれにおいて同様の動作をする時刻には、それぞれ図20〜図22において同一の符号を付している。
<<<第7の実施形態のインターフェース回路100gの構成>>>
図23は、本発明の一実施形態であるインターフェース回路100gの構成を示す図である。インターフェース回路100gは、インターフェース回路100eと同様の動作をする集積回路である。
図23は、本発明の一実施形態であるインターフェース回路100gの構成を示す図である。インターフェース回路100gは、インターフェース回路100eと同様の動作をする集積回路である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第7の実施形態のインターフェース回路100gでは、信号IN_controlは、Lレベルとなる。そして、入力端子90は、プルアップされる。
インターフェース回路100gは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14gと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100g中の、第1フィルタ部10、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100gと、の相違点である出力信号生成部14gについてのみ説明する。
==出力信号生成部14g==
出力信号生成部14gは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14gは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1QBの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14gは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14gは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14gは、検出回路13のDFF50のQ出力である信号DFF1Qの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14gは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1QBの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14gは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14gは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14gは、NANDゲート63,68,70と、NORゲート67と、XORゲート62と、インバータ64,65と、を含んで構成される。
NORゲート67は、入力信号INと、検出回路13のDFF50のQB出力である信号DFF1QBと、の論理和をとって反転した信号を、XORゲート62に出力する。NANDゲート68は、信号DELAYEDと、信号DFF1QBと、の論理積をとって反転した信号を、XORゲート62に出力する。
XORゲート62は、NORゲート67の出力と、NANDゲート68の出力と、の排他的論理和をとった信号を、NANDゲート70に出力する。NANDゲート70は、XORゲート62の出力と、信号COUNTED_Bと、の論理積をとって反転した信号を、NANDゲート63に出力する。
NANDゲート63は、信号initialと、NANDゲート70の出力と、の論理積をとって反転した信号を、インバータ64に出力する。インバータ64は、NANDゲート63の出力を反転した信号IN_controlをインバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第7の実施形態のインターフェース回路100gの動作>>>
インターフェース回路100gは、インターフェース回路100eと同様の動作をする。したがって、ここでは、インターフェース回路100gの動作の説明を省略する。
インターフェース回路100gは、インターフェース回路100eと同様の動作をする。したがって、ここでは、インターフェース回路100gの動作の説明を省略する。
<<<第8の実施形態のインターフェース回路100hの構成>>>
図24は、本発明の一実施形態であるインターフェース回路100hの構成を示す図である。インターフェース回路100hは、インターフェース回路100fと同様の動作をする集積回路である。
図24は、本発明の一実施形態であるインターフェース回路100hの構成を示す図である。インターフェース回路100hは、インターフェース回路100fと同様の動作をする集積回路である。
入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、信号IN_controlと、の関係は、第1の実施形態と同様である。そして、信号initialがLレベルである場合、第8の実施形態のインターフェース回路100hでは、信号IN_controlは、Hレベルとなる。そして、入力端子90は、プルダウンされる。
インターフェース回路100hは、フィルタ部9と、パルス信号識別部16と、出力信号生成部14hと、入力端子90と、入力制御部93と、を含んで構成される。フィルタ部9は、第1フィルタ部10と第2フィルタ部15(第3フィルタ部11)とを有する。パルス信号識別部16は、論理回路12と検出回路13とを有する。入力制御部93は、PMOSトランジスタ91とNMOSトランジスタ92とを有する。
インターフェース回路100h中の、第1フィルタ部10と、第2フィルタ部15(第3フィルタ部11)と、論理回路12と、検出回路13と、入力端子90と、PMOSトランジスタ91と、NMOSトランジスタ92と、の構成は、インターフェース回路100aと同様である。
以下、インターフェース回路100aと、インターフェース回路100hと、の相違点である出力信号生成部14hについてのみ説明する。
==出力信号生成部14h==
出力信号生成部14hは、検出回路13のDFF50のQB出力である信号DFF1QBの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14hは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1QBの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14hは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14hは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14hは、検出回路13のDFF50のQB出力である信号DFF1QBの値に応じて信号DELAYEDまたは入力信号INに基づく出力信号OUTを生成する回路であり、検出回路13が中パルスを所定回数検出すると、出力信号OUTをLレベルに固定する回路である。具体的には、出力信号生成部14hは、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDと、パルス信号識別部16からの出力である信号COUNTED_B、DFF1QBの値と、入力信号INと、信号initialと、を受けて、出力信号OUTを生成する回路である。出力信号生成部14hは、パルス信号識別部16が所定パルス信号として中パルスを識別していない場合、第2フィルタ部15(第3フィルタ部11)からの出力である信号DELAYEDに基づき、出力信号OUTを出力する。また、ここでは、出力信号生成部14hは、パルス信号識別部16が所定パルス信号としての中パルスを識別している場合、出力信号OUTをLレベルに固定する。
出力信号生成部14hは、NANDゲート63,68,70と、NORゲート67と、XORゲート62と、インバータ65,66と、を含んで構成される。
NORゲート67は、入力信号INと、検出回路13のDFF50のQB出力である信号DFF1QBと、の論理和をとって反転した信号を、XORゲート62に出力する。NANDゲート68は、信号DELAYEDと、信号DFF1QBと、の論理積をとって反転した信号を、XORゲート62に出力する。
XORゲート62は、NORゲート67の出力と、NANDゲート68の出力と、の排他的論理和をとった信号を、NANDゲート70に出力する。NANDゲート70は、XORゲート62の出力と、信号COUNTED_Bと、の論理積をとって反転した信号を、インバータ66に出力する。
インバータ66は、NANDゲート70の出力を反転してNANDゲート63に出力する。NANDゲート63は、信号initialと、インバータ66の出力と、の論理積をとって反転した信号IN_controlを、インバータ65に出力する。インバータ65は、出力信号OUTを出力する。
<<<第8の実施形態のインターフェース回路100hの動作>>>
インターフェース回路100hは、インターフェース回路100fと同様の動作をする。したがって、ここでは、インターフェース回路100hの動作の説明を省略する。
インターフェース回路100hは、インターフェース回路100fと同様の動作をする。したがって、ここでは、インターフェース回路100hの動作の説明を省略する。
===変形例===
また、図25のインターフェース回路100iに示す通り、2つの第1フィルタ部10と、第2フィルタ部15を並列に接続してもよい。なお、インターフェース回路100aと、インターフェース回路100iとでは、2つのローパスフィルタの接続関係以外の構成は同じである。
また、図25のインターフェース回路100iに示す通り、2つの第1フィルタ部10と、第2フィルタ部15を並列に接続してもよい。なお、インターフェース回路100aと、インターフェース回路100iとでは、2つのローパスフィルタの接続関係以外の構成は同じである。
また、インターフェース回路100aから100iにおいて、検出回路13をシフトレジスタであるとして示しているが、他に所定回数をカウントできる様々なカウント回路を検出回路として用いてもよい。
また、インターフェース回路100aから100iにおいて、検出回路13は、中パルスを所定回数として2回カウントする回路として示しているが、所定回数を任意の回数とすることができる。
===まとめ===
以上、本実施形態のインターフェース回路100a〜100iについて説明した。
以上、本実施形態のインターフェース回路100a〜100iについて説明した。
本実施形態のインターフェース回路100a〜100iは、第1フィルタ部10と、第2フィルタ部15とにおけるパルス信号の検出の違いに応じて、例えば、大パルス、中パルス、小パルスを分類することができる。この結果、インターフェース回路100a〜100iは、パルス幅が変化する入力信号を適切に処理することができる。
また、インターフェース回路100a〜100iは、第1フィルタ部10と第2フィルタ部15とで通過させるパルス信号の相違によるパルス信号の検出の違いに応じて、中パルスを識別することができる。
出力信号生成部14a〜14hは、パルス信号の検出結果に応じて適切な出力信号を生成することができる。
出力信号生成部14a〜14hは、入力信号INに、中パルスが含まれていない場合、第2フィルタ部15の出力を出力信号として出力することで、パルス幅が変化する入力信号を適切に処理することができる。
出力信号生成部14a〜14hは、入力信号INに、中パルスが含まれている場合、仕様に応じて、出力信号として、中パルスを出力することもでき、所定レベルに固定することもできる。
また、インターフェース回路100a〜100iは、入力端子を備え、集積回路中に配置されて、入力端子からの入力信号を内部回路に伝達することができる。そして、インターフェース回路100a〜100iは、入力端子をプルアップするPMOSトランジスタ91またはプルダウンするNMOSトランジスタ92を備えている。このため、入力端子に何ら接続されていない場合であっても、入力端子の電位がフローティングになることを防止することができる。
また、例えば、本実施形態のインターフェース回路100aは、直列に接続された第1フィルタ部10及び第3フィルタ部11を用いている。この結果、インターフェース回路100a〜100iは、単純な構成で、入力信号INに含まれる中パルスを識別することができる。また、第1フィルタ部10及び第3フィルタ部11は、小パルスをブロックする時定数を有する。このため、例えば、物理的なスイッチがオンする際のチャタリング等の短いパルスを確実に除去することができる。
また、本実施形態のインターフェース回路100iは、異なる時定数τ1,τ2を有し、並列に接続された第1フィルタ部10及び第2フィルタ部15を用いている。このような構成を用いる場合であっても、単純な構成で、入力信号INに含まれる中パルスを識別することができる。
また、インターフェース回路100a〜100iは、例えば、中パルスが所定回数入力されることにより、中パルスに応じた出力信号OUTを出力するか否かを定めている。このため、例えば信号成分の中パルスと、ノイズ成分とを入力回数に応じて判別することができる。
また、パルス信号識別部16は、DFF50,51で構成される「カウンタ52」にて、中パルスの回数をカウントする。このため、精度良く、中パルスの発生回数をカウントできる。
100a,100b,100c,100d,100e,100f,100g,100h,100i インターフェース回路
9 フィルタ部
10 第1フィルタ部
11 第3フィルタ部
15 第2フィルタ部
12 論理回路
14a,14b,14c,14d,14e,14f,14g,14h 出力信号生成部
30 リセット信号生成回路
31 カウント信号生成回路
13 検出回路
16 パルス信号識別部
20,23,26,40,42,43,45,64,65,66 インバータ
21,24,27,210 抵抗
22,25,28,220 キャパシタ
41,44,60,63,68,70 NANDゲート
50,51 Dフリップフロップ
52 カウンタ
61,67 NORゲート
62 XORゲート
69 XNORゲート
90 入力端子
91 PMOSトランジスタ
92 NMOSトランジスタ
93 入力制御部
200 RC積分回路
9 フィルタ部
10 第1フィルタ部
11 第3フィルタ部
15 第2フィルタ部
12 論理回路
14a,14b,14c,14d,14e,14f,14g,14h 出力信号生成部
30 リセット信号生成回路
31 カウント信号生成回路
13 検出回路
16 パルス信号識別部
20,23,26,40,42,43,45,64,65,66 インバータ
21,24,27,210 抵抗
22,25,28,220 キャパシタ
41,44,60,63,68,70 NANDゲート
50,51 Dフリップフロップ
52 カウンタ
61,67 NORゲート
62 XORゲート
69 XNORゲート
90 入力端子
91 PMOSトランジスタ
92 NMOSトランジスタ
93 入力制御部
200 RC積分回路
Claims (10)
- パルス信号を含む入力信号をフィルタ処理するフィルタ部であって、第1の時定数を有する第1フィルタ部と前記第1の時定数より大きい第2の時定数を有する第2フィルタ部とを有するフィルタ部と、
前記第1フィルタ部と前記第2フィルタ部とにおける前記パルス信号の検出の違いに応じて所定パルス信号を識別するパルス信号識別部と、
を備える集積回路。 - 前記第1フィルタ部は、前記パルス信号のパルス幅が相対的に小さい小パルスをブロックし、
前記第2フィルタ部は、前記パルス信号のパルス幅が相対的に大きい大パルスを通過させ、
前記パルス信号識別部は、前記第1フィルタ部を通過し前記第2フィルタ部によってブロックされる、前記パルス信号のパルス幅が小パルスと大パルスとの間の中パルスを前記所定パルス信号として識別する
請求項1に記載の集積回路。 - 前記第2フィルタ部からの出力と前記パルス信号識別部からの出力とを受けて、出力信号を生成する出力信号生成部
を更に備える請求項1または2に記載の集積回路。 - 前記出力信号生成部は、前記パルス信号識別部が前記所定パルス信号を識別していない場合、前記第2フィルタ部からの出力に基づき、前記出力信号を出力する
請求項3に記載の集積回路。 - 前記出力信号生成部は、前記パルス信号識別部が前記所定パルス信号を識別している場合、前記パルス信号に応じた前記出力信号を出力するか、所定レベルの前記出力信号を出力する
請求項3または4に記載の集積回路。 - 前記入力信号が入力される入力端子と、
前記出力信号に基づいて前記入力端子をプルアップまたはプルダウンする入力制御部と、
を更に備える請求項3から5のいずれか1項に記載の集積回路。 - 前記第2フィルタ部は、
前記第1フィルタ部と、前記第1フィルタ部に直列に接続された第3フィルタ部とを含んで構成されている
請求項1から6のいずれか1項に記載の集積回路。 - 前記第1フィルタ部と前記第2フィルタ部とが並列に接続されている
請求項1から6のいずれか1項に記載の集積回路。 - 前記パルス信号識別部は、前記第1フィルタ部と前記第2フィルタ部とにおける前記パルス信号の検出の違いが所定回数に達した場合に、前記所定パルス信号と識別する
請求項1から8のいずれか1項に記載の集積回路。 - 前記パルス信号識別部は、
前記第1フィルタ部を通過した前記パルス信号に基づいてインクリメントし、前記第2フィルタ部を通過した前記パルス信号に基づいてリセットされるカウンタを有し、
前記カウンタのカウント値が前記所定回数に達した場合に、前記所定パルス信号と識別する
請求項9に記載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019164215A JP2021044644A (ja) | 2019-09-10 | 2019-09-10 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019164215A JP2021044644A (ja) | 2019-09-10 | 2019-09-10 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021044644A true JP2021044644A (ja) | 2021-03-18 |
Family
ID=74864336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019164215A Withdrawn JP2021044644A (ja) | 2019-09-10 | 2019-09-10 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2021044644A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229313A (ja) * | 1985-07-31 | 1987-02-07 | アールシーエー トムソン ライセンシング コーポレーシヨン | デイジタル・パルス幅検出器 |
JPH0548408A (ja) * | 1991-08-13 | 1993-02-26 | Omron Corp | デジタル入力回路 |
JPH06244706A (ja) * | 1992-10-27 | 1994-09-02 | Texas Instr Inc <Ti> | 補償形低域フィルタ網を備えた入力バッファ |
-
2019
- 2019-09-10 JP JP2019164215A patent/JP2021044644A/ja not_active Withdrawn
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229313A (ja) * | 1985-07-31 | 1987-02-07 | アールシーエー トムソン ライセンシング コーポレーシヨン | デイジタル・パルス幅検出器 |
JPH0548408A (ja) * | 1991-08-13 | 1993-02-26 | Omron Corp | デジタル入力回路 |
JPH06244706A (ja) * | 1992-10-27 | 1994-09-02 | Texas Instr Inc <Ti> | 補償形低域フィルタ網を備えた入力バッファ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108023577B (zh) | 脉宽滤波电路 | |
US8766663B2 (en) | Implementing linearly weighted thermal coded I/O driver output stage calibration | |
CN108702149B (zh) | 信号输出电路 | |
US10516393B2 (en) | Power on reset circuit | |
US11296691B2 (en) | Power-on reset circuit with reset transition delay | |
US9319038B2 (en) | Glitch free input transition detector | |
US7245160B2 (en) | Short pulse rejection circuit | |
EP3644513A1 (en) | Pad protection in an integrated circuit | |
US11223343B2 (en) | Noise suppression circuit for digital signals | |
JP2021044644A (ja) | 集積回路 | |
TWI508450B (zh) | 半動態正反器 | |
US8504320B2 (en) | Differential SR flip-flop | |
JP2008092271A (ja) | 遅延回路 | |
CN112202433B (zh) | 上电复位电路 | |
JP5332998B2 (ja) | パワーオンリセット回路および該パワーオンリセット回路を有するモジュールならびに電子回路 | |
US8487647B2 (en) | Circuit and method for deglitching an input signal | |
CN210780702U (zh) | 一种滤波电路 | |
US20040056696A1 (en) | Edge-triggered toggle flip-flop circuit | |
CN115425947B (zh) | 一种数字脉冲滤波电路、芯片 | |
CN110943716B (zh) | 一种振荡器电路及非易失存储器 | |
CN112865745B (zh) | 一种iic通讯滤波电路 | |
JP2540765B2 (ja) | 誤動作防止テスト回路 | |
US7053687B1 (en) | Binary hysteresis comparator circuits and methods | |
CN117856767B (zh) | 一种施密特触发器 | |
KR20030002176A (ko) | 파워 온 리셋회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230530 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20230824 |