TWI508450B - 半動態正反器 - Google Patents

半動態正反器 Download PDF

Info

Publication number
TWI508450B
TWI508450B TW102112707A TW102112707A TWI508450B TW I508450 B TWI508450 B TW I508450B TW 102112707 A TW102112707 A TW 102112707A TW 102112707 A TW102112707 A TW 102112707A TW I508450 B TWI508450 B TW I508450B
Authority
TW
Taiwan
Prior art keywords
circuit
signal
node
flop
semi
Prior art date
Application number
TW102112707A
Other languages
English (en)
Other versions
TW201440435A (zh
Inventor
Wen Pin Hsieh
Original Assignee
Mstar Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mstar Semiconductor Inc filed Critical Mstar Semiconductor Inc
Priority to TW102112707A priority Critical patent/TWI508450B/zh
Priority to US14/222,914 priority patent/US8933740B2/en
Publication of TW201440435A publication Critical patent/TW201440435A/zh
Application granted granted Critical
Publication of TWI508450B publication Critical patent/TWI508450B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation

Landscapes

  • Logic Circuits (AREA)

Description

半動態正反器
本案與邏輯電路相關，並且尤其與半動態正反器的改良技術相關。
半動態正反器(semi-dynamic flip-flop)是一種被普遍應用在數位邏輯電路中的元件，其前端電路為動態，而後端電路為靜態。圖一係繪示一以互補金氧半導體(CMOS)實現的典型半動態正反器電路。此正反器100中主要包含放電電路111、預充電電路112、調整電路113、第一儲存電路114、輸出電路115及第二儲存電路116。正反器100的作用在於根據時脈信號CK對輸入信號D進行取樣，其取樣結果為信號Q和QB。以下簡略說明正反器100的運作方式。
當時脈信號CK之降緣出現時，正反器100進入預充電階段。透過預充電電路112中的電晶體P1，供電端VDD會對節點X充電，使其電壓被拉升至高準位。第一儲存電路114會儲存節點X的高準位。輸出電路115中的電晶體P2、N5都被關閉，等效於截斷中間節點X與輸出節點Q間的連結，令第二儲存 電路116繼續儲存取樣結果QB的先前狀態。在時脈信號CK轉為低準位後，調整電路113中的延遲後時脈信號CKD隨後也會具有低準位，因此使得調整電路113的輸出節點Y必然具有高準位，進而令放電電路111中的電晶體N3導通。不過由於電晶體N1被時脈信號CK關閉，無論輸入信號D為何，都不會影響節點X的準位。
當時脈信號CK之升緣出現時，正反器100進入評估階段(亦即對輸入信號D進行取樣的階段)。此時若輸入信號D具有低準位，節點X的準位仍舊不會受到影響，繼續保持在高準位。若先前節點Q具有低準位，則電晶體N5的導通不會對取樣結果QB造成影響。相對地，若先前節點Q具有高準位，則電晶體N5的導通會將節點Q的電壓拉低至低準位，進而將取樣結果QB改變為具有高準位。時脈信號CK之升緣出現後再經過調整電路113中之三個邏輯閘貢獻的延遲時間，節點Y會轉變為具有低準位，使得電晶體N3被關閉。關閉電晶體N3可防止輸入信號D隨後由低準位轉變為高準位時，放電電路111將節點X放電。這種設計令正反器100據有邊緣觸發(edge-triggered)的特性。
正反器100進入評估階段時，若輸入信號D具有高準位，放電電路111會將節點X放電至低準位。第一儲存電路114隨後會儲存節點X的低準位。準位降低後的節點X會令輸出電路115中的電晶體P2導通，因而使節點Y具有高準位，進而使取樣結果QB具有低準位。
本案提出一種新的半動態正反器架構，加入重置功能及測試功能。藉由適當地配置電路中的邏輯元件，根據本案之半動態正反器不會因加入新的功能而導致半動態正反器的最高運作速度下降。
根據本案之一具體實施例為一種半動態正反器，其中包含一選擇電路、一充放電電路、一第一儲存電路、一調整電路、一輸出電路、一第二儲存電路、一重置電路及一開關。該選擇電路係用以根據一選擇信號自一資料信號與一測試信號中選擇一輸入信號。該充放電電路連接一中間節點，並係根據該輸入信號、一時脈信號及一調整信號為該中間節點充電或放電。該第一儲存電路連接該中間節點，並係用以儲存該中間節點之電位。該調整電路連接於該中間節點與該充放電電路間，並係用以根據該時脈信號及該中間節點之電位產生該調整信號。該輸出電路連接於該中間節點與一輸出節點間，並係用以根據該時脈信號及該中間節點之電位調整該輸出節點之電位。該第二儲存電路連接該輸出節點，並係用以儲存該輸出節點之電位。該重置電路係用以重置或設定該輸出節點之電位。該開關連接於該調整電路與該充放電電路間。當該重置電路重置或設定該輸出節點之電位，該開關被設定為截斷該調整電路與該充放電電路間之連結。當該半動態正反器係處於一正常運作模式，該開關被設定為導通。
關於本案的優點與精神可以藉由以下發明詳述及所 附圖式得到進一步的瞭解。
100、200‧‧‧半動態正反器
111、211‧‧‧放電電路
112、212‧‧‧預充電電路
113、213‧‧‧調整電路
114、214‧‧‧第一儲存電路
115、215‧‧‧輸出電路
116、216‧‧‧第二儲存電路
N1~N7、P1~P6‧‧‧電晶體
217‧‧‧選擇電路
218‧‧‧開關
219‧‧‧控制電路
圖一係繪示一以互補金氧半導體實現的典型半動態正反器電路。
圖二為根據本案之一實施例中的半動態正反器之電路圖。
圖三為本案之一實施例中的控制電路之信號相對關係。
根據本案之一實施例為一半動態正反器，其電路架構如圖二所示。半動態正反器200包含一充放電電路(包含放電電路211和預充電電路212)、一調整電路213、一第一儲存電路214、一輸出電路215、一第二儲存電路216、一選擇電路217、一重置電路(包含電晶體N6、N7、P3~P6)、一開關218以及一控制電路219。於圖二中，開關218係以傳輸閘表示，也就是由一個NMOS電晶體和一個PMOS電晶體組合而成的邏輯閘，但開關218的實施方式不以此為限。控制電路219由兩個反相器以及一NAND邏輯閘組成。於實際應用中，半動態正反器200可被整合在積體電路中與其他電路協同運作，亦可獨立存在。
第一儲存電路214係用以協助儲存中間節點X的電位。第二儲存電路216係用以協助儲存輸出節點Q、QB的電位。在這個實施例中，第一儲存電路214和第二儲存電路216各自由 兩個反相器組成，但實務上不以此為限。
半動態正反器200的作用在於根據時脈信號CK對輸入信號D進行取樣，其取樣結果輸出為信號Q和QB。設定信號SN係用以將取樣結果QB強制設定為具有高準位。重置信號RN係用以將取樣結果QB強制設定為具有低準位。在選擇電路217中，互為反相信號的選擇信號SE與SEB係用以自資料信號D和測試信號SI中選擇一個信號，做為實際提供至半動態正反器200的輸入信號。測試者可選擇以測試信號SI取代資料信號D，以排除資料信號D的影響，獨立測試半動態正反器200是否能正常運作。以下說明半動態正反器200的運作方式。
於此實施例中，當設定信號SN和重置信號RN皆具有高準位，控制電路219產生的致能信號SR_EN會具有低準位。在這個情況下，傳輸閘218會導通，連結節點Y和調整電路213。此外，因為致能信號SR_EN和重置信號R(為重置信號RN的反相信號)處於低準位，所以重置電路中的電晶體N6、N7、P4~P6皆被關閉，而電晶體P3為導通。本案所屬技術領域中具有通常知識者可理解，此情況下的半動態正反器200等效於圖一呈現的半動態正反器100，其運作方式不再贅述。
控制電路219的輸入信號為設定信號SN和重置信號RN，而輸出信號為重置信號R、致能信號SR_EN及其反相信號SR_ENB。這幾個信號的相對關係如圖三所示。由圖二可看出，基於控制電路219中的邏輯閘特性，當控制電路219的設定信號 SN具有低準位或是重置信號RN具有低準位時，控制電路219產生的致能信號SR_EN皆為具有高準位。當致能信號SR_EN具有高準位，傳輸閘218不會導通，且重置電路中的電晶體N6必為導通、電晶體P3必為關閉。也就是說，當設定信號SN和重置信號RN中的任一個信號具有低準位，節點Y便會被放電至低準位，且放電電路211和預充電電路212皆不再對取樣信號Q/QB造成影響。
須說明的是，此實施例中的設定信號SN與重置信號RN不會被同時設定為具有低準位。
當控制電路219的設定信號SN具有低準位而重置信號RN具有高準位，重置電路中連接電壓源VDD的電晶體P4、P5為導通，而電晶體N7為關閉，使得連接於電晶體N7源極的中間節點X保持高準位。電晶體P6亦導通，所以取樣信號QB亦具有高準位。由於電晶體P2被關閉，且電晶體N4被導通，因此，當時脈信號CK具高準位，取樣信號Q的節點被拉至低準位；當時脈信號CK具低準位，取樣信號Q的節點因為位於輸出為高準位QB的反向器的另一端，因此取樣信號Q亦維持於低準位。也就是說，無論時脈信號CK具有高準位或低準位，輸出電路215皆不可能將取樣信號Q拉升為高準位。易言之，取樣信號Q被強制設定為具有低準位，而取樣信號QB被強制設定為具有高準位。
當設定信號SN具有高準位而重置信號RN具有低準位，重置電路中的電晶體P4、P5、P6為關閉，電晶體N7為導 通，因而使得中間節點X被設定為具有低準位，進而令電晶體P2導通。在這個情況下，取樣信號Q被強制設定為具有高準位，而取樣信號QB被強制設定為具有低準位。
由圖二可看出，調整電路213根據時脈信號CK與中間節點X之電位產生的調整信號用以控制電晶體N3。傳輸閘218的主要作用在於選擇性地排除中間節點X與時脈信號CK對節點Y的影響，使節點Y的電位僅受電晶體N6的控制，進而避免放電電路211在半動態正反器200被重置或設定時影響中間節點X的電位。
如先前所述，半動態正反器200進入評估階段時，若輸入信號D具有高準位，放電電路211會將中間節點X放電至低準位。值得注意的是，當傳輸閘218為導通時，在時脈信號CK經由調整電路213傳遞至節點Y的路徑中，傳輸閘218亦貢獻了一段延遲時間。此一延遲時間的增加(相較於圖一中的電路)可延後電晶體N3被關閉的時間，等效於在放電電路211停止為中間節點X放電前，延長容許信號D”達到穩定的時間。因此，雖然選擇電路217會導致資料信號D或測試信號SI進入放電電路211的時間被延遲(亦即縮減了容許信號D”達到穩定的時間)，但傳輸閘218的存在能相對應地平衡這個問題，因而在加入重置功能及測試功能後可能令半動態正反器200之最高運作速度下降的問題。
須說明的是，實務上，控制電路219產生的信號亦 可由外部電路提供。易言之，控制電路219並非半動態正反器200中的必要元件。此外，本案所屬技術領域中具有通常知識者可理解，各個電路區塊的詳細實施方式不以圖二所繪示者為限。舉例而言，在不改變半動態正反器200之邏輯運作的情況下，放電電路211、預充電電路212、輸出電路215都可能包含更多的電晶體。或者，調整電路213中的邏輯閘可被其他具有相同運作邏輯的元件取代。
如上所述，本案提出一種新的半動態正反器架構，加入重置功能及測試功能。藉由適當地配置電路中的邏輯元件，根據本案之半動態正反器不會因加入新的功能而導致半動態正反器的最高運作速度下降。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本案之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本案之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本案所欲申請之專利範圍的範疇內。
綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半動態正反器
211‧‧‧放電電路
212‧‧‧預充電電路
213‧‧‧調整電路
214‧‧‧第一儲存電路
215‧‧‧輸出電路
216‧‧‧第二儲存電路
N1~N7、P1~P6‧‧‧電晶體
217‧‧‧選擇電路
218‧‧‧開關
219‧‧‧控制電路

Claims (2)

  1. 一種半動態正反器，包含：一選擇電路，用以根據一選擇信號自一資料信號與一測試信號中選擇一輸入信號；一充放電電路，連接一中間節點，並係根據該輸入信號、一時脈信號及一調整信號為該中間節點充電或放電；一第一儲存電路，連接該中間節點，用以儲存該中間節點之電位；一調整電路，連接於該中間節點與該充放電電路間，用以根據該時脈信號及該中間節點之電位產生該調整信號；一輸出電路，連接於該中間節點與一輸出節點間，用以根據該時脈信號及該中間節點之電位調整該輸出節點之電位；一第二儲存電路，連接該輸出節點，用以儲存該輸出節點之電位；一重置電路，用以重置或設定該輸出節點之電位；以及一開關，連接於該調整電路與該充放電電路間，當該重置電路重置或設定該輸出節點之電位，該開關被設定為截斷該調整電路與該充放電電路間之連結，當該半動態正反器係處於一正常運作模式，該開關被設定為導通。
  2. 如申請專利範圍第1項所述之半動態正反器，其中該開關為一傳輸閘。
TW102112707A 2013-04-10 2013-04-10 半動態正反器 TWI508450B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102112707A TWI508450B (zh) 2013-04-10 2013-04-10 半動態正反器
US14/222,914 US8933740B2 (en) 2013-04-10 2014-03-24 Semi-dynamic flip-flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102112707A TWI508450B (zh) 2013-04-10 2013-04-10 半動態正反器

Publications (2)

Publication Number Publication Date
TW201440435A TW201440435A (zh) 2014-10-16
TWI508450B true TWI508450B (zh) 2015-11-11

Family

ID=51686377

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102112707A TWI508450B (zh) 2013-04-10 2013-04-10 半動態正反器

Country Status (2)

Country Link
US (1) US8933740B2 (zh)
TW (1) TWI508450B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257972B1 (en) 2014-09-29 2016-02-09 Oracle International Corporation High speed dynamic flip-flop circuit with split output driver
US10320369B2 (en) 2015-09-07 2019-06-11 Samsung Electronics Co., Ltd. Sequential circuits and operating methods thereof
KR102353028B1 (ko) 2015-09-07 2022-01-20 삼성전자주식회사 시퀀셜 회로 및 그것의 동작 방법
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157930B2 (en) * 2003-12-22 2007-01-02 Matsushita Electric Industrial Co., Ltd. Scan flip flop, semiconductor device, and production method of semiconductor device
WO2007146849A1 (en) * 2006-06-09 2007-12-21 Lightspeed Logic, Inc. Transparent test method and scan flip-flop
TWI307579B (en) * 2004-04-29 2009-03-11 Samsung Electronics Co Ltd Mtcmos flip-flop, circuit including the mtcmos flip-flop, and method of forming the mtcmos flip-flop

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917355A (en) * 1997-01-16 1999-06-29 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with conditional shut-off mechanism
US8593194B2 (en) * 2010-11-30 2013-11-26 Marvell Israel (M.I.S.L) Ltd. Race free semi-dynamic D-type flip-flop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157930B2 (en) * 2003-12-22 2007-01-02 Matsushita Electric Industrial Co., Ltd. Scan flip flop, semiconductor device, and production method of semiconductor device
TWI307579B (en) * 2004-04-29 2009-03-11 Samsung Electronics Co Ltd Mtcmos flip-flop, circuit including the mtcmos flip-flop, and method of forming the mtcmos flip-flop
WO2007146849A1 (en) * 2006-06-09 2007-12-21 Lightspeed Logic, Inc. Transparent test method and scan flip-flop

Also Published As

Publication number Publication date
TW201440435A (zh) 2014-10-16
US8933740B2 (en) 2015-01-13
US20140306743A1 (en) 2014-10-16

Similar Documents

Publication Publication Date Title
US9762214B2 (en) Flip-flop circuit
US9350327B2 (en) Flip-flops with low clock power
US7479806B2 (en) Semiconductor integrated circuit device
US20070146034A1 (en) True single phase clock flip-flop
GB2413020A (en) High speed CMOS flip-flops and clocked logic gates
US7859310B2 (en) Semiconductor integrated circuit
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
TWI508450B (zh) 半動態正反器
US11513147B2 (en) Jitter noise detector
US20060226874A1 (en) Interface circuit including voltage level shifter
US20140197872A1 (en) Level shifter device
US8134395B2 (en) Leakage power optimized structure
US10060971B2 (en) Adjusting latency in a scan cell
US8558595B2 (en) Semiconductor integrated circuit device
US20080231336A1 (en) Scan flip-flop circuit with extra hold time margin
US8604854B1 (en) Pseudo single-phase flip-flop (PSP-FF)
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
JP2008092271A (ja) 遅延回路
US10001523B2 (en) Adjusting latency in a scan cell
CN104124946B (zh) 半动态触发器
US7242234B1 (en) Edge-triggered flip-flop
JP2019140554A (ja) ラッチ回路およびフリップフロップ装置
WO2024118352A1 (en) Hold time improved low area flip-flop architecture
US8436668B2 (en) Min-time hardended pulse flop