JPH0548408A - デジタル入力回路 - Google Patents

Abstract

(57)【要約】 【目的】入力信号の信号幅から自動的にそれに対応した
適切なクロックが選択できるようにする一方、入力信号
の信号幅を有接点などで切り換えたときのチャタリング
があっても、フィルタクロックの周波数の選択を正確に
する。 【構成】図３のフィルタ回路の２個を直列に接続する。
一方のフィルタ回路２０は高速フィルタクロックＣＫ１
に、他方のフィルタ回路２２は低速フィルタクロックＣ
Ｋ２に、それぞれ、応答動作させる。また、高速の入力
信号に係る第１フィルタ回路２０からの出力信号を第１
カウンタ２６でカウントし、そのカウント値を有効信号
として出力し、チャタリングを含む入力信号については
第２カウンタ２８でサンプリング時間を設定して該チャ
タリングを除去してのち有効信号として出力し、かつ、
低速の入力信号については第２フィルタ回路２２から得
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号を縦続接続構
成の複数個のフリップフロップに入力するとともに、該
フリップフロップ内においてフィルタクロックに応答し
て順次反転してシフトしていき、各フリップフロップの
出力を論理積することにより出力信号を得るようにした
デジタル入力回路に関する。

【０００２】

【従来の技術】図３は従来例のデジタル入力回路を示
し、図４は図３のデジタル入力回路の動作説明に供する
タイミングチャートである。このデジタル入力回路２
は、フィルタ回路４と、クロック制御回路６とから構成
されている。フィルタ回路４は、入力信号ｉｎの入力端
子８と、出力信号ｏｕｔの出力端子１０との間に接続さ
れており、シフトレジスタ４ー１、ノイズ除去回路４ー
２、ＡＮＤゲートＧ１，Ｇ５およびＲＳタイプのフリッ
プフロップＦＦ５からなる。

【０００３】シフトレジスタ４ー１は、Ｄタイプのフリ
ップフロップＦＦ１〜ＦＦ４の４段構成で直列入力並列
出力形に縦続接続されて構成されているとともに、各フ
リップフロップＦＦ１〜ＦＦ４それぞれの出力端子Ｑ
は、ＡＮＤゲートＧ１の各入力部に、また、それぞれの
出力端子Ｑ′は、ＡＮＤゲートＧ５の各入力部に、それ
ぞれ、接続されて構成されている。ノイズ除去回路８
は、ＮＡＮＤゲートＧ２、ＡＮＤゲートＧ３、およびイ
ンバータＧ４で構成されており、ＮＡＮＤゲートＧ２の
各入力部には、フリップフロップＦＦ２の出力端子Ｑ′
と、フリップフロップＦＦ３の出力端子Ｑとが、それぞ
れ、接続されており、ＡＮＤゲートＧ３の各入力部に
は、ＮＡＮＤゲートＧ２の出力部と、インバータＧ４の
出力部とが、それぞれ、接続され、インバータＧ４の入
力部は入力信号ｉｎの入力端子８に接続されている。

【０００４】このようなデジタル入力回路２にあって
は、フリップフロップＦＦ１〜ＦＦ４それぞれのクロッ
ク端子ＣＫに図４に示されるような周波数のフィルタク
ロックＣＫが与えられている。そして、フリップフロッ
プＦＦ１の入力端子Ｄに例えばフィルタクロックＣＫの
周期の４倍以上の信号長さを有する正常な入力信号ｉｎ
が入力されると、互いに縦続接続された各フリップフ
ロップＦＦ１〜ＦＦ４それぞれの出力端子Ｑからフィル
タクロックＣＫの各立ち上がり入力に応答してハイレベ
ルに立ち上がる出力ＦＦ１〜ＦＦ４を出力する。

【０００５】そして、ＮＡＮＤゲートＧ２は、フリップ
フロップＦＦ２の出力端子Ｑ′からのローレベル出力
と、フリップフロップＦＦ３の出力端子Ｑからのローレ
ベル出力との論理積Ｇ２を出力する。この出力状態で
は、入力端子８に正常なハイレベル入力信号ｉｎが入
力されているから、それの反転出力であるインバータＧ
４出力はローレベルとなっている。したがって、このイ
ンバータＧ４とＮＡＮＤゲートＧ２との論理積Ｇ３であ
るＡＮＤゲートＧ３出力はローレベルのままとなって、
該ＡＮＤゲートＧ３の論理積Ｇ３ではフリップフロップ
ＦＦ１はリセットされないから、フリップフロップＦＦ
４の出力端子Ｑ出力の立ち上がりに応答してＡＮＤゲー
トＧ１からＲＳフリップフロップＦＦ５のセット端子Ｓ
に正常な入力信号ｉｎのカウントのための論理積Ｇ１
が出力され、これによって、このフリップフロップＦＦ
５の出力端子Ｑから出力端子１０には正常な入力信号ｉ
ｎに対応したカウント用の出力信号ｏｕｔが立ち上が
り出力される。一方、各フリップフロップＦＦ１〜ＦＦ
４の出力端子Ｑ′出力が順次に立ち下がっていって最後
のフリップフロップＦＦ４の出力端子Ｑ′出力が立ち下
がると、ＡＮＤゲートＧ５からＲＳフリップフロップＦ
Ｆ５のリセット端子Ｒに論理積Ｇ５が出力され、これに
よって、フリップフロップＦＦ５がリセットされる結
果、該出力信号ｏｕｔが立ち下がることになり、結果、
入力信号ｉｎは正常な信号とされて出力されることと
なる。

【０００６】これに対して、フリップフロップＦＦ１の
入力端子Ｄに例えばフィルタクロックＣＫの周期の４倍
以下の信号長さを有する入力信号ｉｎが入力される
と、前記と同様にして各フリップフロップＦＦ１〜ＦＦ
４それぞれの出力端子Ｑ出力が立ち上がるが、その立ち
上がりタイミングがずれるためにＡＮＤゲートＧ１の論
理積Ｇ１がローレベルのままとなり、これによって、フ
リップフロップＦＦ５はセットされず、したがって、出
力端子１０から出力信号ｏｕｔは出力されなくなり、入
力信号ｉｎは雑音とされて除去されることとなる。

【０００７】つぎに、フィルタクロックＣＫの周期に同
期した複数の同期ノイズが入力端子８に対して入力信号
ｉｎとして連続して入力されることがある。このよう
な同期ノイズを出力信号ｏｕｔとしたのでは誤カウント
となるから、この誤カウントを防止するために、フリッ
プフロップＦＦ１の入力端子Ｄに同期ノイズが入力され
ると、それぞれでのフィルタクロックＣＫの立ち上がり
で各フリップフロップＦＦ１〜ＦＦ４はそれぞれの出力
端子Ｑからハイレベルに立ち上がる出力ＦＦ１〜ＦＦ４
を出力し、フリップフロップＦＦ２の出力端子Ｑ′出力
と、フリップフロップＦＦ３の出力端子Ｑ出力とがいず
れもローレベルであるから、ＮＡＮＤゲートＧ２から
は、ハイレベルの否定論理積出力Ｇ２を出力する。そし
て、このとき、入力信号ｉｎはローレベルであるか
ら、インバータＧ４出力はハイレベルである。したがっ
て、ＮＡＮＤゲートＧ２からのハイレベルの否定論理積
出力Ｇ２とインバータ８ｃのハイレベル出力とから、Ａ
ＮＤゲートＧ３の論理積出力Ｇ３はハイレベルとなっ
て、フリップフロップＦＦ１はリセットされることにな
る結果、ＡＮＤゲートＧ１からはハイレベルの論理積Ｇ
１が出力されず、したがって、フリップフロップＦＦ５
の出力端子Ｑから出力端子１０にはカウント出力である
出力信号ｏｕｔは出力されなくなり、結果として、同期
ノイズのような誤カウントを招く入力信号ｉｎのカウ
ントはされない。

【０００８】つぎに、クロック制御回路６について説明
すると、該クロック制御回路６は、基準クロック発生回
路６ー１、分周器６ー２，６ー３、クロック設定スイッ
チ６ー４、およびクロック選択回路６ー５で構成されて
いる。基準クロック発生回路６ー１は、基準のクロック
を発生するものであり、分周器６ー２は、基準クロック
発生回路６ー１からの基準クロックを分周するものであ
り、分周器６ー３は、分周器６ー２で分周された分周ク
ロックをさらに分周するものである。したがって、分周
器６ー２出力は、基準クロックよりは周期の長い、つま
り高速のクロックであり、分周器６ー３出力はそのクロ
ックよりもさらに周期の長い低速のクロックである。

【０００９】クロック設定スイッチ６ー４は、各フリッ
プフロップＦＦ１〜ＦＦ４に対するフィルタクロックＣ
Ｋの周波数を設定するためのスイッチであり、クロック
選択回路６ー５は、該クロック設定スイッチ６ー４での
設定に対応して分周器６ー２からの高速クロックまたは
分周器６ー３からの低速クロックの一方を選択して各フ
リップフロップＦＦ１〜ＦＦ４にフィルタクロックＣＫ
として出力するものである。

【００１０】このようなクロック制御回路６において
は、入力信号ｉｎの信号幅内に、フィルタクロックＣＫ
を少なくとも４個は存在させる必要がある。したがっ
て、入力信号ｉｎの信号幅が短い場合では分周器６ー２
出力側から周波数の高いフィルタクロックＣＫを、また
入力信号の信号幅が長い場合では分周器６ー３出力側か
ら周波数の低いフィルタクロックＣＫをそれぞれ、選択
する必要があり、そのために、操作者によってクロック
設定スイッチ６ー４を操作して、そのフィルタクロック
ＣＫの周波数を選択できるようにしていた。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うにフィルタクロックＣＫの周波数を選択するためにク
ロック設定スイッチ６ー４を操作していたのでは、誤操
作もありえるから、所望の入力信号に対するカウントが
できなかったり、あるいは同期ノイズの除去ができなか
ったりする。

【００１２】そこで、本発明においては、フィルタクロ
ックの周波数の選択を入力信号の信号幅に基づいて自動
的に選択できるようにする一方で、入力信号の信号幅を
例えば有接点のようなもので切り換えることにより発生
するチャタリングとかによって、入力信号の前後の不要
な波形の影響を受けることなく、該フィルタクロックの
周波数の選択を正確に行うことができるようにすること
を目的としている。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明のデジタル入力回路においては、フィ
ルタ手段、カウンタ手段、クロック制御手段、および論
理回路手段を有し、フィルタ手段は、第１および第２フ
ィルタ回路をこの順序で直列に接続してなり、各フィル
タ回路は、それぞれ、入力信号を縦続接続構成の複数個
のフリップフロップに入力するとともに、該フリップフ
ロップ内においてフィルタクロックに応答して順次反転
していき、各フリップフロップの出力を論理積すること
により出力信号を得るものであり、第１フィルタ回路は
高速フィルタクロックに、第２フィルタ回路は低速フィ
ルタクロックに、それぞれ、応答動作するものであり、
カウンタ手段は、一定のサンプリング時間を計測すると
ともに、該サンプリング時間内において、第１フィルタ
回路出力をカウントするものであり、クロック制御手段
は、第１フィルタ回路に高速フィルタクロックを、第２
フィルタ回路に低速フィルタクロックをそれぞれ出力す
るものであり、論理回路手段は、第２フィルタ回路出力
とカウンタ手段出力とのいずれか一方によって当該カウ
ンタ手段をリセットするものであることを特徴としてい
る。

【００１４】

【作用】入力信号が高速であるときは第１フィルタ回路
出力がカウンタ手段でカウントされ、チャタリングを含
む入力信号のときには該チャタリングが第１フィルタ回
路出力として出力され、これがカウンタ手段でカウント
されようとしても第２フィルタ回路出力で該カウンタ手
段がリセットされ、また、第２フィルタ回路において
は、低速フィルタクロックで応答動作するからチャタリ
ングはフィルタされる。

【００１５】この結果、チャタリングの後の正常な信号
のみが有効信号として出力され、さらに、入力信号が低
速であるときは同じく第２フィルタ回路出力から有効信
号を出力させることができ、結果、フィルタクロックを
ユーザーが設定操作で切り替えて選択する必要がなくな
るとともに、その入力信号からチャタリングを除去し、
フィルタクロックを高速、低速に自動的にミスなく正確
に選択することができる。

【００１６】

【実施例】以下、本発明を図面を参照して詳細に説明す
る。

【００１７】図１は、本発明の実施例に係るデジタル入
力回路の回路図、図２はその動作説明用のタイミングチ
ャートである。

【００１８】図１において、２０，２２は、それぞれ、
第１，第２フィルタ回路、２４はクロック制御回路、２
６，２８は、それぞれ、第１，第２カウンタ、３０は出
力回路、３２は入力端子、３４は出力端子である。ま
た、ＦＦ６はＲＳタイプのフリップフロップ、Ｇ６はＡ
ＮＤゲート、Ｇ７はＯＲゲート、Ｇ８はスリステートバ
ッファである。

【００１９】第１，第２フィルタ回路２０，２２は、そ
れぞれ、図３のフィルタ回路４と同じ回路構成のもので
あって、図３のシフトレジスタ４ー１、ノイズ除去回路
４ー２、ＡＮＤゲートＧ１，Ｇ５、およびＲＳタイプの
フリップフロップＦＦ５を有し、かつ、それらが図３と
同じ接続で構成されており、作用的には入力信号を縦続
接続構成した４個のＤタイプのフリップフロップに入力
するとともに、該フリップフロップ内においてフィルタ
クロックに応答して順次反転してシフトしていき、各フ
リップフロップの出力を論理積することにより出力信号
を得るように動作するものである。

【００２０】クロック制御回路２４は、１００ｋＨｚの
基準クロックＣＫ０を発生する基準クロック発生回路２
４ー１，および６ｋＨｚの高速フィルタクロックＣＫ１
を出力する分周器２４ー２，および１８０Ｈｚの低速フ
ィルタクロックＣＫ２を出力する分周器２４ー３からな
り、図３のそれらと対応しているが、図３とは異なっ
て、ユーザーによって操作されるようなクロック設定ス
イッチ６ー４、およびクロック選択回路６ー５がない。

【００２１】第１フィルタ回路２０は、入力端子３２か
らの入力信号ａのうち、分周器２４ー２からの高速フィ
ルタクロックＣＫ１の４倍の周期を越えるものについて
はこれを出力信号ｂとして出力し、その周期以下の入力
信号ａについてはこれを出力しないようにフィルタ動作
し、一方、第２フィルタ回路２２は、第１フィルタ回路
２０からの出力信号ｂを入力信号とし、かつこの入力信
号のうち、分周器２４ー３からの低速フィルタクロック
ＣＫ２の４倍の周期を越えるものについてこれを出力信
号ｃとして出力し、その周期以下の出力信号ｂについて
はこれを出力しないようにフィルタ動作する。

【００２２】第１カウンタ２６は、第１フィルタ回路２
０からの出力信号ｂをカウントし、出力信号ｂのカウン
ト数が１増加する毎にカウント値をｄ１から順次に更新
してカウント出力する。この例では第１フィルタ回路２
０からの出力信号ｂが４個のパルスであるから、４個の
カウントでカウント値はｄ４となる。第２カウンタ２８
は、フリップフロップＦＦ６の出力端子Ｑからのセット
出力ｅがハイレベルのときにＡＮＤゲートＧ６を介して
入力される分周器２４ー２からの高速フィルタクロック
ＣＫ１をカウントパルスｆとしてカウントするととも
に、そのカウント値が所定のときにカウントアップして
カウントアップ出力ｇをスリーステートバッファＧ８に
出力してこれをオンにする。ここで、フリップフロップ
ＦＦ６は、セット端子Ｓへの第１フィルタ回路２０の出
力信号ｂの立ち上がり入力でセットされるとともに、リ
セット端子Ｒへの第２フィルタ回路２２からのＯＲゲー
トＧ７を介する出力信号ｃの立ち上がり入力、または、
第１カウンタ２６からスリステートバッファＧ８および
ＯＲゲートＧ７を介するカウンタ出力ｈをリセット入力
ｉとしてリセットされるもので、このセット入力ｂとリ
セット入力ｉとの間の幅をもって出力端子Ｑからハイレ
ベルのセット出力ｅを出力することになる。そして、第
２カウンタ２８は、このフリップフロップＦＦ６の出力
端子Ｑからセット出力ｅが入力されている間、分周器２
４ー２からの高速フィルタクロックＣＫ１をカウントパ
ルスｆとしてカウントし、サンプリング時間を計測する
ものとして動作する。このサンプリング時間は、入力信
号ａに、例えばａ２のように、チャタリングｐ１，ｐ２
を含んでいる場合に第１カウンタ２６がそのチャタリン
グｐ１，ｐ２の後に続いて正常な入力信号ｐ３が入る前
に該第１カウンタ２６がカウント値を出力することのな
いような時間に設定し、スリーステートバッファＧ８の
オンタイミングを制御できるようにしている。

【００２３】出力回路３０は、第１カウンタ２４からは
スリステートバッファＧ８を介してカウント出力ｈが、
また、第２フィルタ回路２２からはカウント用のパルス
として出力信号ｃが、それぞれ、出力される。

【００２４】動作を説明する。

【００２５】（ａ）入力信号ａ１が第１フィルタ回路２
０に入力された場合：この入力信号ａ１は、例えば３０
Ｈｚ〜１ｋＨｚ程度の高速であり、図２では説明の都合
上、４個のパルスとして示されている。第１フィルタ回
路２０は分周器２４ー２から高速フィルタクロックＣＫ
１が与えられているから、入力信号ａ１の各パルスの幅
が、フィルタクロックＣＫ１の４倍の周期を越えている
として、それを正常な入力信号であるとフィルタして出
力信号ｂとして出力する。この出力信号ｂは、第２フィ
ルタ回路２２と第１カウンタ２６とフリップフロップＦ
Ｆ６のセット端子Ｓとにそれぞれ入力される。

【００２６】第２フィルタ回路２２においては、それに
対するフィルタクロックＣＫ２は分周器２４ー３からの
低速であるから、出力信号ｂの各パルスの幅が該低速の
フィルタクロックＣＫ２の４倍の周期以下であるとして
出力しない。また、第１カウンタ２６は、第１フィルタ
回路２０からの出力信号ｂをカウントしていく。フリッ
プフロップＦＦ６は、第１フィルタ回路２０からの出力
信号ｂの最初のパルスの立ち上がりによりセットされ、
出力端子Ｑからハイレベルのセット出力ｅをＡＮＤゲー
トＧ６の一方入力部に出力する。この結果、ＡＮＤゲー
トＧ６はゲート開になるから、分周器２４ー２からの高
速フィルタクロックＣＫ１はカウントパルスｆとして第
２カウンタ２８でカウントされていく。

【００２７】第２カウンタ２８はカウントパルスｆのカ
ウント値が所定値になるとカウントアップし、これによ
って、スリステートバッファＧ８にこれをオンにするカ
ウントアップ出力ｇを出力する。その結果、第１カウン
タ２６からのカウント値（出力信号ｂのパルス数が４個
であるから、そのカウント値はｄ４となっている。）は
このスリステートバッファＧ８を介して出力回路３０に
出力される一方で、このときの第１カウンタ２６からの
カウント値ｄ４に対応の出力ｈは、ＯＲゲートＧ７を介
して第１，第２カウンタ２６，２８、フリップフロップ
ＦＦ６のそれぞれに対してそれらへのリセット入力ｉと
して与えられ、これによって、各カウンタ２６，２８、
およびフリップフロップＦＦ６はそれぞれ、リセットさ
れる。

【００２８】（ｂ）入力信号ａ２が第１フィルタ回路２
０に入力された場合：入力信号ａ２は、該信号の幅を有
接点などで切り替えたときにチャタリングを含むものと
なっており、ｐ１，ｐ２はそれぞれチャタリングであ
り、ｐ３は正常の入力信号である。したがって、このチ
ャタリングｐ１，ｐ２についてはこれをカウント対象か
らは除去する必要がある。まず、第１フィルタ回路２０
は、この入力信号ａ２については高速フィルタクロック
ＣＫ１の４倍の周期以上であるとしてこれをフィルタし
て出力信号ｂとして出力するが、第２フィルタ回路２２
は、この出力信号ｂのうち、チャタリングｐ１，ｐ２に
ついては、低速フィルタクロックＣＫ２の４倍の周期以
下であるとしてこれを除去し、信号ｐ３については、該
フィルタクロックＣＫ２の４倍の周期以上であるとして
これを正常な入力信号としてフィルタし、それを出力信
号ｃとして出力する。また、第１フィルタ回路２０から
の出力信号ｂは、第１カウンタ２６でカウントされ、こ
の例ではチャタリングｐ１，ｐ２の２個分についてカウ
ント値がｄ２としてカウントされているが、第２フィル
タ回路２２からの出力信号ｃがＯＲゲートＧ７を介して
第１カウンタ２６にリセット入力ｉとして与えられるか
ら、それ以上はカウントされなくなると同時に、この出
力信号ｃによって第１カウンタ２８およびフリップフロ
ップＦＦ６もリセットされてしまうから、第１カウンタ
２６からのカウント値出力ｈはスリステートバッファＧ
８を介して出力回路３０に入力されることがない。

【００２９】（ｃ）入力信号ａ３が第１フィルタ回路２
０に入力された場合：この入力信号ａ３は３０Ｈｚ程度
の低速であり、そのパルス幅は各分周器２４ー２，２４
ー３それぞれの高速と低速の各フィルタクロックＣＫ
１，ＣＫ２のいずれの４倍の周期以上であるから、第１
フィルタ回路２０からは出力信号ｂとして、また、第２
フィルタ回路２２からは出力信号ｃとして、それぞれ、
フィルタ出力される。その結果、第１カウンタ２６は、
第２フィルタ回路２２からのＯＲゲートＧ７を介する出
力信号ｃをリセット入力ｉとしてリセットされるから出
力信号ｂをカウントすることがない一方、フリップフロ
ップＦＦ６も一旦は第１フィルタ回路２０からの出力信
号ｂによってセットされても、第２フィルタ回路２２か
らの出力信号ｃによってリセットされるから、第２カウ
ンタ２８もフィルタクロックを殆どカウントすることな
くリセットされる。そして、第２フィルタ回路２２から
の出力信号ａ３は出力回路３４に出力される。

【００３０】このように、本実施例においては、従来の
ようなクロック設定スイッチなどでもってユーザーがフ
ィルタクロックをＣＫ１とＣＫ２とに切り替える操作を
することなく、入力信号ａ１，ａ２，ａ３それぞれのう
ち、まず、入力信号ａ１に対しては、第１カウンタ２６
のカウント値がそのまま出力回路３０に出力され、入力
信号ａ２に対しては、チャタリングが除去されてｐ３の
部分のみがカウント用のパルスとして、また、入力信号
ａ３に対してはそのままカウント用のパルスとして、そ
れぞれ出力回路３０に出力されることになり、ユーザー
が入力信号のパルス幅を考慮することなく自動的にしか
もチャタリングの影響を受けることなくフィルタクロッ
クの周波数の切り替えを行うことができる。

【００３１】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、フィルタ手段、カウンタ手段、クロッ
ク制御手段、および論理回路手段を有し、フィルタ手段
は、第１および第２フィルタ回路をこの順序で直列に接
続してなり、各フィルタ回路は、それぞれ、入力信号を
縦続接続構成の複数個のフリップフロップに入力すると
ともに、該フリップフロップ内においてフィルタクロッ
クに応答して順次反転していき、各フリップフロップの
出力を論理積することにより出力信号を得るものであ
り、第１フィルタ回路は高速フィルタクロックに、第２
フィルタ回路は低速フィルタクロックに、それぞれ、応
答動作するものであり、カウンタ手段は、一定のサンプ
リング時間を計測するとともに、該サンプリング時間内
において、第１フィルタ回路出力をカウントするもので
あり、クロック制御手段は、第１フィルタ回路に高速フ
ィルタクロックを、第２フィルタ回路に低速フィルタク
ロックをそれぞれ出力するものであり、論理回路手段
は、第２フィルタ回路出力とカウンタ手段出力とのいず
れか一方によって当該カウンタ手段をリセットするもの
であるようにしたから、入力信号が高速であるときは第
１フィルタ回路出力がカウンタ手段でカウントされ、チ
ャタリングを含む入力信号のときには該チャタリングが
第１フィルタ回路出力として出力され、これがカウンタ
手段でカウントされようとしても第２フィルタ回路出力
で該カウンタ手段がリセットされ、また、第２フィルタ
回路においては、低速フィルタクロックで応答動作する
からチャタリングはフィルタされ、結果、チャタリング
の後の正常な信号のみが有効信号として出力され、さら
に、入力信号が低速であるときは同じく第２フィルタ回
路出力から有効信号を出力させることができ、結果、フ
ィルタクロックをユーザーが設定操作で切り替えて選択
する必要がなくなるとともに、その入力信号からチャタ
リングを除去し、フィルタクロックを高速、低速に自動
的にミスなく正確に選択することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るデシタル入力回路の回路
図である。

【図２】実施例の動作説明に供するタイミングチャート
である。

【図３】従来例に係るデシタル入力回路の回路図であ
る。

【図４】従来例の動作説明に供するタイミングチャート
である。

【符号の説明】

２０，２２ フィルタ回路 ２４ クロック制御回路 ２６，２８ カウンタ ＦＦ６ フリップフロップ Ｇ６ ＡＮＤゲート Ｇ７ ＯＲゲート Ｇ８ スリーステートバッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フィルタ手段（２０，２２）、カウンタ
   手段（２６，２８）、クロック制御手段（２４）、およ
   び論理回路手段（ＦＦ６，Ｇ６〜Ｇ８）を有し、フィル
   タ手段（２０，２２）は、第１および第２フィルタ回路
   （２０，２２）をこの順序で直列に接続してなり、各フ
   ィルタ回路（２０，２２）は、それぞれ、入力信号を縦
   続接続構成の複数個のフリップフロップに入力するとと
   もに、該フリップフロップ内においてフィルタクロック
   に応答して順次反転していき、各フリップフロップの出
   力を論理積することにより出力信号を得るものであり、
   第１フィルタ回路（２０）は高速フィルタクロックに、
   第２フィルタ回路（２２）は低速フィルタクロックに、
   それぞれ、応答動作するものであり、 カウンタ手段（２６，２８）は、一定のサンプリング時
   間を計測するとともに、該サンプリング時間内におい
   て、第１フィルタ回路（２０）出力をカウントするもの
   であり、 クロック制御手段（２４）は、第１フィルタ回路（２
   ０）に高速フィルタクロックを、第２フィルタ回路（２
   ２）に低速フィルタクロックをそれぞれ出力するもので
   あり、 論理回路手段（ＦＦ６，Ｇ６〜Ｇ８）は、第２フィルタ
   回路（２２）出力とカウンタ手段（２６）出力とのいず
   れか一方によって当該カウンタ手段（２６）をリセット
   するものであることを特徴とするデジタル入力回路。