JPH04360314A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック信号のパル
ス数をカウントして所望のカウント終了時刻にカウント
終了出力を出力するカウンタ回路に係わり、例えば、フ
ロッピーディスクドライブ装置に用いられるカウンタ回
路に関するものである。

【０００２】

【従来の技術】図５は従来のカウンタ回路を示すもので
あり、図において、１は図６の（ａ）に示すリセット信
号ＲＳＴ及び図６の（ｂ）に示すクロック信号ＣＫを受
け、リセット信号ＲＳＴによってリセット（初期化）さ
れるとともにクロック信号ＣＫのパルス数をカウントし
て出力するカウンタ部で、この例においては、図６の（
ｃ）に示すようにクロック信号ＣＫの立ち上がり毎に反
転する、つまりクロック信号ＣＫの１／２分周を示す第
１のカウント出力ＱＡと、図６の（ｄ）に示すようにク
ロック信号ＣＫの１つおきの立ち上がり毎に反転する、
つまりクロック信号ＣＫの１／４分周を示す第２のカウ
ント出力ＱＢと、図６の（ｅ）に示すようにクロック信
号ＣＫの４つ目毎の立ち上がりに反転する、つまりクロ
ック信号ＣＫの１／８分周を示す第３のカウント出力Ｑ
Ｃと、図６の（ｆ）に示すようにクロック信号ＣＫの８
つ目毎の立ち上がり毎に反転する、つまりクロック信号
ＣＫの１／１６分周を示す第４のカウント出力ＱＤとを
出力するものである。

【０００３】２はこのカウンタ部の第１ないし第４のカ
ウント出力ＱＡ〜ＱＤを受け、所望のカウント終了時刻
にカウント終了出力ＯＵＴを出力するＮＡＮＤ回路から
なる出力部で、この例においては、図６の（ｇ）に示す
ように第１ないし第４のカウント出力ＱＡ〜ＱＤがすべ
てＨレベルの時にＬレベルとなるカウント終了出力ＯＵ
Ｔを出力するものであり、クロック信号ＣＫのパルス数
が１５になった時にＬレベルになっているものである。

【０００４】次に、このように構成されたカウンタ回路
の動作について説明する。まず、リセット信号ＲＳＴが
ＬレベルからＨレベルに立ち上がることにより、カウン
タ部１からの第１ないし第４のカウント出力ＱＡ〜ＱＤ
は初期化される。その後、カウンタ部１がクロック信号
ＣＫを受けることによって、クロック信号ＣＫのパルス
数に応じた、つまり分周された第１ないし第４のカウン
ト出力ＱＡ〜ＱＤを出力する。

【０００５】このカウンタ部１からの第１ないし第４の
カウント出力ＱＡ〜ＱＤを受けた出力部２は、第１ない
し第４のカウント出力ＱＡ〜ＱＤのＮＡＮＤをとり、第
１ないし第４のカウント出力ＱＡ〜ＱＤのすべてがＨレ
ベルの時にＬレベルとなるカウント終了出力ＯＵＴを出
力することになる。つまり、このカウンタ回路からのカ
ウント終了出力ＯＵＴはクロック信号ＣＫのパルスを１
４カウントして１５番目のパルスの時にカウント終了を
示す信号になっているものである。

【０００６】

【発明が解決しようとする課題】しかるに、上記のよう
に構成された従来のカウンタ回路にあっては、回路を構
成する回路素子の特性がばらつくことによって、カウン
タ部１からの第１ないし第４のカウント出力ＱＡ〜ＱＤ
における立ち上がり及び立ち下がりタイミングが、クロ
ック信号ＣＫの立ち上がりタイミングからずれることが
あり、例えば、図７に示すように、クロック信号ＣＫの
パルスが７番目から８番目に移るときに、第１ないし第
４のカウント出力ＱＡ〜ＱＤのすべてがＨレベルになっ
てしまい、カウント終了出力ＯＵＴがＬレベルになる期
間が生じてしまう。このようにカウント終了出力ＯＵＴ
がＬレベルになるとカウントの終了を意味するため、こ
のカウンタ回路からのカウント終了出力を受けたロジッ
ク回路等を誤動作させてしまうという問題点を有するも
のであった。

【０００７】この発明は、上記した点に鑑みてなされた
ものであり、例え回路素子に特性のばらつきがあったと
しても所定のカウント動作をするカウンタ回路を得るこ
とを目的とするものである。

【０００８】

【課題を解決するための手段】この発明に係わるカウン
タ回路は、クロック信号のパルス数をカウントして出力
するカウンタ部と、このカウンタ部からのカウント出力
を受け、所望のカウント終了時刻前に予備カウント終了
出力を出力する制御部と、この制御部からの予備カウン
ト終了出力を所定時間遅延させて所望のカウント終了時
刻にカウント終了出力を出力する遅延部とを設けたもの
である。

【０００９】

【作用】この発明にあっては、制御部が所望のカウント
終了時刻前に予備カウント終了出力を出力し、遅延部が
この予備カウント終了出力を遅延させて所望のカウント
終了時刻にカウント終了出力を出力せしめる。

【００１０】

【実施例】

実施例１．図１はこの発明の実施例１を示すものであり
、図において１は上記従来例で示したものと同様なカウ
ンタ部、３はこのカウンタ部１からの図２の（ｃ）〜（
ｆ）に示す第１ないし第４のカウント出力ＱＡ〜ＱＤを
受け、所望のカウント終了時刻前に図２の（ｇ）に示す
予備カウント終了出力ＯＵＴ１を出力する制御部で、こ
の実施例においては、第１のカウント出力ＱＡを反転す
るインバータ３１と、このインバータ３１からの出力及
び第２ないし第４のカウント出力ＱＢ〜ＱＤを受けるＡ
ＮＤ回路３２とから構成されているものであり、予備カ
ウント終了出力ＯＵＴ１は図２の（ｇ）に示すように第
１のカウント出力ＱＡがＬレベルで第２ないし第４のカ
ウント出力ＱＢ〜ＱＤがＨレベルの時にＨレベルとなる
信号であり、クロック信号ＣＫのパルス数が１４になっ
た時、つまり所望のカウント終了時刻であるパルス数が
１５の１パルス前にＨレベルになっているものである。

【００１１】４はこの制御部３からの予備カウント終了
出力ＯＵＴ１を所定時間遅延させて所望のカウント終了
時刻に図２の（ｈ）に示すカウント終了出力ＯＵＴ２を
出力する遅延部で、この実施例においては、予備カウン
ト終了出力ＯＵＴ１とクロック信号ＣＫとリセット信号
ＲＳＴとを受け、反転出力端Ｑバーからカウント終了出
力ＯＵＴ２を出力するフリップフロップ回路によって構
成されているものであり、図２の（ｈ）に示すような予
備カウント終了出力ＯＵＴ１をクロック信号ＣＫに基づ
いて１パルス分遅延させたカウント終了出力ＯＵＴ２と
して出力するものである。

【００１２】次に、このように構成されたカウンタ回路
の動作について説明する。まず、図２の（ａ）に示すリ
セット信号ＲＳＴがＬレベルからＨレベルに立ち上がる
ことにより、カウンタ部１からの第１ないし第４のカウ
ント出力ＱＡ〜ＱＤ及び遅延部４からのカウント終了出
力ＯＵＴ２は初期化される。その後、カウンタ部１が図
２の（ｂ）に示すクロック信号ＣＫを受けることによっ
て、クロック信号ＣＫのパルス数に応じた、つまり分周
された第１ないし第４のカウント出力ＱＡ〜ＱＤを出力
する。

【００１３】このカウンタ部１からの第１ないし第４の
カウント出力ＱＡ〜ＱＤを受けた制御部３は、第１ない
し第４のカウント出力ＱＡ〜ＱＤの論理をとり、第１の
カウント出力ＱＡがＬレベルで第２ないし第４のカウン
ト出力ＱＢ〜ＱＤがＨレベルの時にＨレベルとなる予備
カウント終了出力ＯＵＴ１を出力することになる。つま
り、このカウント終了出力ＯＵＴ１はクロック信号ＣＫ
のパルスを１３カウントした後の１４番目のパルスの時
にＨレベルになっているものである。

【００１４】この予備カウント終了出力ＯＵＴ１を受け
た遅延部４は、図２の（ｈ）に示すように予備カウント
終了出力ＯＵＴ１のＨレベルをクロック信号ＣＫの１パ
ルス分遅延してＬレベルとしたカウント終了出力ＯＵＴ
２を出力することになる。その結果、このカウンタ回路
からのカウント終了出力ＯＵＴ２はクロック信号ＣＫの
パルスを１４カウントした後の１５番目のパルスの時、
つまり所望の終了時刻にカウント終了を示す信号になっ
ているものである。

【００１５】また、このカウンタ回路にあっては、回路
を構成する回路素子の特性がばらつくことによって、カ
ウンタ部１からの第１ないし第４のカウント出力ＱＡ〜
ＱＤにおける立ち上がり及び立ち下がりタミングがクロ
ック信号ＣＫの立ち上がりタイミングからずれて図２の
図示矢印ＡあるいはＢに示すように、所望の終了時刻以
前に制御部３からのカウンタ終了出力ＯＵＴ１に短い期
間のＨレベルが現れたとしても、この予備カウンタ終了
出力ＯＵＴ１を受けたフリップフロップからなる遅延部
４が短い期間のＨレベルに対しては除去する機能を果た
し、図２の（ｈ）に示すように所望の終了時刻以前に制
御部３からのカウンタ終了出力ＯＵＴ１に現れた短い期
間のＨレベルに影響されずに所望の終了時刻にカウント
終了を示すカウント終了出力ＯＵＴ２を得られているも
のである。

【００１６】実施例２．図３はこの発明の実施例２を示
すものであり、上記した実施例１のものに対してカウン
ト終了出力ＯＵＴ２を遅延部４を構成しているフリップ
フロップの出力端Ｑから得たものである。この実施例２
のものにあっては、上記実施例１のものと同様に動作す
るものであり、上記実施例１のものがカウントの終了時
にＬレベルの信号になっているものに対してＨレベルの
信号となっているものである。

【００１７】実施例３．図４はこの発明の実施例３を示
すものであり、上記実施例１のもののカウンタ部１が第
１ないし第４のカウント出力ＱＡ〜ＱＤを出力する４段
構成のものに対してカウント１のカウント出力を４段を
超えた多段構成にしたものである。この実施例３のもの
にあっては、カウントの終了時刻を上記実施例１のもの
に対して変えられるほか同様の効果を奏するものである
。

【００１８】なお、上記実施例１〜３においては、遅延
部４として１段のフリップフロップにて構成したものと
したが、多段構成のフリップフロップにて構成しても良
く、この場合は段数に応じたクロック信号ＣＫのパルス
数分だけ遅延されたものとなり、制御部３からの予備カ
ウント終了出力ＯＵＴ１は所望のカウント終了時刻より
このパルス数分だけ前にレベル変化が生じるものである
。また、上記実施例１〜３においては、カウンタ部１が
クロック信号ＣＫの立ち上がりに応答するものを示した
が、立ち下がりに応答するものであっても良い。さらに
、上記実施例１〜３においては、制御部３をインバータ
３１とＡＮＤ回路３２によって構成したものを示したが
、これに限られるものでなく、カウンタ部１からのカウ
ント出力を受けて、所望のカウント終了時刻より前にレ
ベル変化を示す信号を出力するものであれば良いもので
ある。

【００１９】

【発明の効果】この発明は、以上に述べたように、クロ
ック信号のパルス数をカウントして出力するカウンタ部
と、このカウンタ部からのカウント出力を受け、所望の
カウント終了時刻前に予備カウント終了出力を出力する
制御部と、この制御部からの予備カウント終了出力を所
定時間遅延させて所望のカウント終了時刻にカウント終
了出力を出力する遅延部とを設けたものとしたので、カ
ウンタ部を構成する回路素子に例え特性のばらつきが生
じていても、カウント終了時刻以前に誤ったカウント終
了を示す信号が出力されることがなく、正確なカウント
終了を示す信号を出力するという効果を有するものであ
る。

【図面の簡単な説明】

【図１】　　この発明の実施例１を示すブロック線図。

【図２】　　この発明の実施例１における各部における
信号の波形を示すタイムチャート。

【図３】　　この発明の実施例２を示すブロック線図。

【図４】　　この発明の実施例３を示すブロック線図。

【図５】　　従来のカウンタ回路を示すブロック線図。

【図６】　　従来のカウンタ回路における各部における
信号の波形を示すタイムチャート。

【図７】　　従来のカウンタ回路における各部における
信号の部分波形を示すタイムチャート。

【符号の説明】

１　　カウンタ部 ３　　制御部 ４　　遅延部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　クロック信号を受け、このクロック信
   号のパルス数をカウントして出力するカウンタ部、この
   カウンタ部からのカウント出力を受け、所望のカウント
   終了時刻前に予備カウント終了出力を出力する制御部、
   この制御部からの予備カウント終了出力を所定時間遅延
   させて所望のカウント終了時刻にカウント終了出力を出
   力する遅延部を備えたカウンタ回路。