JPS6144415B2 - - Google Patents
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- Publication number
- JPS6144415B2 JPS6144415B2 JP10112178A JP10112178A JPS6144415B2 JP S6144415 B2 JPS6144415 B2 JP S6144415B2 JP 10112178 A JP10112178 A JP 10112178A JP 10112178 A JP10112178 A JP 10112178A JP S6144415 B2 JPS6144415 B2 JP S6144415B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- timing
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明はプログラマブルカウンタ回路に関す
るものである。
るものである。
従来のプログラマブルカウンタ回路の一例とし
て、10進カウンタ回路をとりあげ、第１図に示
す。図において、１〜４は1/2分周回路、１１〜
１４・２１〜２４はそれぞれ各分周回路の入力・
出力端子、３１〜３４は各分周回路のセツトある
いはリセツト入力端子、４１はNOR回路、５１
はセツト・リセツト切換回路、６１はカウント入
力、７１は遅延回路、１７，２７はそれぞれ遅延
回路７１の入・出力端子、４７は遅延回路７１の
クロツク入力端子である。
て、10進カウンタ回路をとりあげ、第１図に示
す。図において、１〜４は1/2分周回路、１１〜
１４・２１〜２４はそれぞれ各分周回路の入力・
出力端子、３１〜３４は各分周回路のセツトある
いはリセツト入力端子、４１はNOR回路、５１
はセツト・リセツト切換回路、６１はカウント入
力、７１は遅延回路、１７，２７はそれぞれ遅延
回路７１の入・出力端子、４７は遅延回路７１の
クロツク入力端子である。
次に動作について説明する。第２図には、第１
図に示す回路の動作を説明するためのタイミング
図を示す。図において、t1〜t4はあるタイミング
を示す記号である。この例での、１〜４は入力の
立上りに対してその出力が反転するフリツプフロ
ツプである。
図に示す回路の動作を説明するためのタイミング
図を示す。図において、t1〜t4はあるタイミング
を示す記号である。この例での、１〜４は入力の
立上りに対してその出力が反転するフリツプフロ
ツプである。
まず、t1のタイミングで２１がLOWレベル
（以下“Ｌ”と略す）となり２１，２３および２
４が“Ｌ”となるのでNOR回路４１の出力すな
わち遅延回７１の入力の入力１７がHighレベル
（以下“Ｈ”と略す）となる。この例での遅延回
路は、クロツク入力が“Ｌ”から“Ｈ”になる直
前の入力状態を出力に伝えるマスタースレーブ型
Ｄフリツプフロツプ回路であるので、タイミング
t2において、遅延回路７１の出力２７は“Ｈ”と
なる。同時に、分周回路１の出力２１が“Ｈ”と
なるため１７は“Ｌ”に戻る。この２７の信号に
より分周回路１，３はリセツト、分周回路２，４
はセツトされる。タイミングt3において２７は
“Ｌ”に戻り、セツトあるいはリセツトの解除が
行なわれる。そのためタイミングt3においては、
分周回路１の出力２１は反転しない。そして、タ
イミングt4から通常のカウント動作を行ない、２
１，２３および２４が再び“Ｌ”になると前述の
動作をくり返す。したがつて、遅延回路７１の入
力１７、出力２７には10進カウント出力が得られ
る。
（以下“Ｌ”と略す）となり２１，２３および２
４が“Ｌ”となるのでNOR回路４１の出力すな
わち遅延回７１の入力の入力１７がHighレベル
（以下“Ｈ”と略す）となる。この例での遅延回
路は、クロツク入力が“Ｌ”から“Ｈ”になる直
前の入力状態を出力に伝えるマスタースレーブ型
Ｄフリツプフロツプ回路であるので、タイミング
t2において、遅延回路７１の出力２７は“Ｈ”と
なる。同時に、分周回路１の出力２１が“Ｈ”と
なるため１７は“Ｌ”に戻る。この２７の信号に
より分周回路１，３はリセツト、分周回路２，４
はセツトされる。タイミングt3において２７は
“Ｌ”に戻り、セツトあるいはリセツトの解除が
行なわれる。そのためタイミングt3においては、
分周回路１の出力２１は反転しない。そして、タ
イミングt4から通常のカウント動作を行ない、２
１，２３および２４が再び“Ｌ”になると前述の
動作をくり返す。したがつて、遅延回路７１の入
力１７、出力２７には10進カウント出力が得られ
る。
従来のプログラマブルカウンタ回路は以上のよ
うに動作しているがカウント入力の周波数が高い
場合、誤動作する可能性がある。一例として、４
段目の分周器のセツト動作が遅れた場合には、
NOR回路４１の出力が“Ｈ”となる条件を満足
し誤動作することになる。この場合の動作を説明
するためのタイミング図を第３図に示す。図にお
いて、第２図と同一符号の個所は同一もしくは相
当部分を示す。まず、タイミングt1において２
１，２３および２４が“Ｌ”となり、遅延回路７
１の入力１７が“Ｈ”となる。次にタイミングt2
で、遅延回路７１の出力２７は“Ｈ”となる。同
時に、分周回路１の出力２１も“Ｈ”となるの
で、１７は“Ｌ”となる。この２７の信号によ
り、分周回路１，３はリセツト、分周回路２，４
はセツトされる。そのとき、分周回路４のセツト
が遅れると、分周回路１がリセツトされ、２１が
“Ｌ”となると、再び遅延回路７１の入力１７は
“Ｈ”となる。タイミングt3までに、分周回路４
がセツトされれば遅延回路７１の出力２７は、タ
イミングt3で“Ｌ”に戻り誤動作はしないが、タ
イミングt3までに、分周回路４がセツトされず、
出力２４が“Ｌ”ののままであると、タイミング
t3で２７が“Ｌ”に戻らず少なくともタイミング
t4まで“Ｈ”の状態を維持する。したがつて、タ
イミングt4においても、セツト―リセツト信号が
解除されていないので、分周回路１の出出力２１
は反転せず、正常なカウント動作を行なわないと
いう欠点を有している。
うに動作しているがカウント入力の周波数が高い
場合、誤動作する可能性がある。一例として、４
段目の分周器のセツト動作が遅れた場合には、
NOR回路４１の出力が“Ｈ”となる条件を満足
し誤動作することになる。この場合の動作を説明
するためのタイミング図を第３図に示す。図にお
いて、第２図と同一符号の個所は同一もしくは相
当部分を示す。まず、タイミングt1において２
１，２３および２４が“Ｌ”となり、遅延回路７
１の入力１７が“Ｈ”となる。次にタイミングt2
で、遅延回路７１の出力２７は“Ｈ”となる。同
時に、分周回路１の出力２１も“Ｈ”となるの
で、１７は“Ｌ”となる。この２７の信号によ
り、分周回路１，３はリセツト、分周回路２，４
はセツトされる。そのとき、分周回路４のセツト
が遅れると、分周回路１がリセツトされ、２１が
“Ｌ”となると、再び遅延回路７１の入力１７は
“Ｈ”となる。タイミングt3までに、分周回路４
がセツトされれば遅延回路７１の出力２７は、タ
イミングt3で“Ｌ”に戻り誤動作はしないが、タ
イミングt3までに、分周回路４がセツトされず、
出力２４が“Ｌ”ののままであると、タイミング
t3で２７が“Ｌ”に戻らず少なくともタイミング
t4まで“Ｈ”の状態を維持する。したがつて、タ
イミングt4においても、セツト―リセツト信号が
解除されていないので、分周回路１の出出力２１
は反転せず、正常なカウント動作を行なわないと
いう欠点を有している。
この発明は、上記従来のものの欠点を除去する
ためになされたもので、遅延回路７１の出力２７
の状態により入力１７をも制御することにより、
高周波カウント入力に対しても誤動作の生じない
カウンタ回路を提供することを目的としている。
ためになされたもので、遅延回路７１の出力２７
の状態により入力１７をも制御することにより、
高周波カウント入力に対しても誤動作の生じない
カウンタ回路を提供することを目的としている。
以下、この発明の一実施例として10進カウンタ
回路をとりあげ、第４図に示す。遅延回路７１の
出力２７をNOR回路４１の１入力とすることに
より、遅延回路７１の入力状態を制御している。
つまり、出力２７が“Ｈ”のときには、NOR回
路の出力を強制的に“Ｌ”にし、NOR回路の他
の入力がすべて“Ｌ”でも、遅延回路７１の入力
１７が“Ｈ”とならないように構成している。
回路をとりあげ、第４図に示す。遅延回路７１の
出力２７をNOR回路４１の１入力とすることに
より、遅延回路７１の入力状態を制御している。
つまり、出力２７が“Ｈ”のときには、NOR回
路の出力を強制的に“Ｌ”にし、NOR回路の他
の入力がすべて“Ｌ”でも、遅延回路７１の入力
１７が“Ｈ”とならないように構成している。
次に動作について説明する。この発明の一実施
例である第４図に示す回路の動作を説明するため
のタイミング図を第２図および第５図に示す。各
分周回路のセツトあるいはリセツト動作がタイミ
ングt3までに終了する場合の動作は、第２図に示
すものであるが、これは従来の回路例（第１図）
の動作と同様であるので省略する。次に、分周回
路４のセツトが遅れた場合のタイミング図を、第
５図に示しその動作を説明する。まず、タイミン
グt1で、２１が“Ｌ”となり、２１，２３，２４
および２７が“Ｌ”となるのでNOR回路４１の
出力すなわち１７が“Ｈ”となる。タイミングt1
で、２７が“Ｈ”となる。この２７の信号によ
り、分周回路１，３がリセツトされ、分周回路
２，４がセツトされる。そのため、２１は“Ｌ”
に、２２は“Ｈ”になり２３は“Ｌ”のままであ
る。このとき、分周回路４のセツトが遅れ、出力
２４が“Ｌ”のままでも、出力２７がNOR回路
４１の１入力となつているため、遅延回路７１の
入力１７は、出力２７が“Ｌ”になるタイミング
t3までは“Ｈ”とはならない。したがつて、タイ
ミングt3〜t4の期間においては必ず、２７が
“Ｌ”となるため、タイミングt4から通常のカウ
ント動作を行い、誤動作はしない。すなわち、分
周回路４のセツト動作がたとえタイミングt3以前
に終了していなくてもタイミングt4までに終了さ
えすれば、正常な10進カウンタ動作をする。
例である第４図に示す回路の動作を説明するため
のタイミング図を第２図および第５図に示す。各
分周回路のセツトあるいはリセツト動作がタイミ
ングt3までに終了する場合の動作は、第２図に示
すものであるが、これは従来の回路例（第１図）
の動作と同様であるので省略する。次に、分周回
路４のセツトが遅れた場合のタイミング図を、第
５図に示しその動作を説明する。まず、タイミン
グt1で、２１が“Ｌ”となり、２１，２３，２４
および２７が“Ｌ”となるのでNOR回路４１の
出力すなわち１７が“Ｈ”となる。タイミングt1
で、２７が“Ｈ”となる。この２７の信号によ
り、分周回路１，３がリセツトされ、分周回路
２，４がセツトされる。そのため、２１は“Ｌ”
に、２２は“Ｈ”になり２３は“Ｌ”のままであ
る。このとき、分周回路４のセツトが遅れ、出力
２４が“Ｌ”のままでも、出力２７がNOR回路
４１の１入力となつているため、遅延回路７１の
入力１７は、出力２７が“Ｌ”になるタイミング
t3までは“Ｈ”とはならない。したがつて、タイ
ミングt3〜t4の期間においては必ず、２７が
“Ｌ”となるため、タイミングt4から通常のカウ
ント動作を行い、誤動作はしない。すなわち、分
周回路４のセツト動作がたとえタイミングt3以前
に終了していなくてもタイミングt4までに終了さ
えすれば、正常な10進カウンタ動作をする。
また、上記実施例では、10進カウンタ回路につ
いて説明したが、第６図に示すようなｎ進カウン
タ回路についても同様の効果がある。第６図は、
本発明に係るプログラマブルカウンタの一般形を
示す回路図であり、ｎ進プログラマブルカウンタ
を構成する場合には、分周比ｎに対応して縦続接
続する分周回路１，２，３，４の段数を増させる
と共に、その分周比ｎに対応したバイナリデータ
を各分周回路に設定する。分周データ設定後は、
カウントダウンして第４図に示した10進プログラ
ムカウンタ回路と同様の動作をする。
いて説明したが、第６図に示すようなｎ進カウン
タ回路についても同様の効果がある。第６図は、
本発明に係るプログラマブルカウンタの一般形を
示す回路図であり、ｎ進プログラマブルカウンタ
を構成する場合には、分周比ｎに対応して縦続接
続する分周回路１，２，３，４の段数を増させる
と共に、その分周比ｎに対応したバイナリデータ
を各分周回路に設定する。分周データ設定後は、
カウントダウンして第４図に示した10進プログラ
ムカウンタ回路と同様の動作をする。
以上のように、この発明によれば、遅延回路の
出力により、遅延回路の入力状態を制御すること
により、高周波数のカウント入力に対しても、誤
動作のないプログラマブルカウンタが得られる効
果がある。
出力により、遅延回路の入力状態を制御すること
により、高周波数のカウント入力に対しても、誤
動作のないプログラマブルカウンタが得られる効
果がある。
第１図は従来の10進カウンタ回路を示す回路
図、第２図は第１図および第４図に示す回路の動
作を示すタイミング図、第３図は第１図に示す回
路の動作を示すタイミング図、第４図は本発明の
一実施例を示す10進カウンタ回路の回路図、第５
図は第４図に示す回路の動作を示すタイミング
図、第６図は本発明の一般形を示す回路図であ
る。 図において、１〜４は分周回路、１１〜１４お
よび２１〜２４はそれぞれ各分周回路１〜４の入
力、出力端子、３１〜３４は各分周回路１〜４の
セツトあるいはリセツト入力端子、４１はNOR
回路、５１はセツト・リセツト切換回路、６１は
カウント入力、７１は遅延回路、１７および２７
はそれぞれ遅延回路７１の入出力端子、４７はク
ロツク入力端子である。なお、図中同一符号は同
一又は相当部分を示す。
図、第２図は第１図および第４図に示す回路の動
作を示すタイミング図、第３図は第１図に示す回
路の動作を示すタイミング図、第４図は本発明の
一実施例を示す10進カウンタ回路の回路図、第５
図は第４図に示す回路の動作を示すタイミング
図、第６図は本発明の一般形を示す回路図であ
る。 図において、１〜４は分周回路、１１〜１４お
よび２１〜２４はそれぞれ各分周回路１〜４の入
力、出力端子、３１〜３４は各分周回路１〜４の
セツトあるいはリセツト入力端子、４１はNOR
回路、５１はセツト・リセツト切換回路、６１は
カウント入力、７１は遅延回路、１７および２７
はそれぞれ遅延回路７１の入出力端子、４７はク
ロツク入力端子である。なお、図中同一符号は同
一又は相当部分を示す。
Claims (1)
- １ 複数段縦続接続された分周回路、この各分周
回路の状態を判別する判別回路、この判別回路か
らの信号により上記各分周回路のセツトリセツト
状態を制御するＤ形フリツプフロツプ回路を備え
て上記Ｄ形フリツプフロツプ回路を上記分周回路
の初段カウント入力に同期させて動作させるとと
もに、上記Ｄ形フリツプフロツプ回路の出力を、
上記判別回路に接続することにより、上記Ｄ形フ
リツプフロツプ回路の入力状態を制御することを
特徴とするプログラマブルカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112178A JPS5527776A (en) | 1978-08-18 | 1978-08-18 | Programmable counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112178A JPS5527776A (en) | 1978-08-18 | 1978-08-18 | Programmable counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5527776A JPS5527776A (en) | 1980-02-28 |
| JPS6144415B2 true JPS6144415B2 (ja) | 1986-10-02 |
Family
ID=14292235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10112178A Granted JPS5527776A (en) | 1978-08-18 | 1978-08-18 | Programmable counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5527776A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355302B1 (ko) * | 2000-03-14 | 2002-10-11 | 학교법인 포항공과대학교 | 프로그램 가능한 고속의 주파수 분주기 |
-
1978
- 1978-08-18 JP JP10112178A patent/JPS5527776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5527776A (en) | 1980-02-28 |
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