JP2504190B2 - チャタリング防止回路 - Google Patents
チャタリング防止回路Info
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- JP2504190B2 JP2504190B2 JP1140326A JP14032689A JP2504190B2 JP 2504190 B2 JP2504190 B2 JP 2504190B2 JP 1140326 A JP1140326 A JP 1140326A JP 14032689 A JP14032689 A JP 14032689A JP 2504190 B2 JP2504190 B2 JP 2504190B2
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- Japan
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- circuit
- input
- output
- shift register
- chattering
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチャタリングの防止回路に関し、特に機械式
接点を有するスイッチの発するチャタリングの影響を最
小におさえるのに効果的なチャタリング防止回路に関す
る。
接点を有するスイッチの発するチャタリングの影響を最
小におさえるのに効果的なチャタリング防止回路に関す
る。
〔従来の技術〕 近年の半導体集積回路の進歩とそれに伴う各種機器の
機能向上に伴い、スイッチを用いて複雑な操作を行う機
器が多くなっている。その一例としてディジタル時計を
あげる事ができるが、その操作の一例として、時刻設定
を行うのに時刻に応じた回数だけある特定のスイッチを
押すという例を考える事ができる。この場合、スイッチ
を接続する半導体集積回路に要求される重要な特性とし
て、スイッチの機械的接点が発するチャタリングを防止
又は入力しないようにする事がある。これは、チャタリ
ングにより、実際にスイッチが押された回数以上の値が
取り込まれてしまう事を防止する為である。
機能向上に伴い、スイッチを用いて複雑な操作を行う機
器が多くなっている。その一例としてディジタル時計を
あげる事ができるが、その操作の一例として、時刻設定
を行うのに時刻に応じた回数だけある特定のスイッチを
押すという例を考える事ができる。この場合、スイッチ
を接続する半導体集積回路に要求される重要な特性とし
て、スイッチの機械的接点が発するチャタリングを防止
又は入力しないようにする事がある。これは、チャタリ
ングにより、実際にスイッチが押された回数以上の値が
取り込まれてしまう事を防止する為である。
従来、この種のチャタリングによる過剰な入力を防止
するチャタリング防止回路としては、入出力特性にヒス
テリシスを持つシュミットトリガ回路がよく用いられて
いる。しかしながら、シュミットトリガ回路の持つヒス
テリシスな入力電圧の閾値に対するものであり、機械的
接点が発するチャタリングのように激しく“0",“1"を
繰り返すチャタリングに対してはシュミットトリガ回路
の効果は薄い。
するチャタリング防止回路としては、入出力特性にヒス
テリシスを持つシュミットトリガ回路がよく用いられて
いる。しかしながら、シュミットトリガ回路の持つヒス
テリシスな入力電圧の閾値に対するものであり、機械的
接点が発するチャタリングのように激しく“0",“1"を
繰り返すチャタリングに対してはシュミットトリガ回路
の効果は薄い。
チャタリング防止回路の他の方式として、ソフトウェ
アによってチャタリングを防止する方法も従来よりよく
用いられている。たとえばある入力ポートの値が“0"か
ら“1"に変化した場合に、ポートの状態をある一定期間
後に再び取り込み、再度“1"となっている事を確認した
後に内部処理に移る等の方法である。ソフトウェアによ
る方法は柔軟性に優れており、スイッチの性質に見合っ
たチャタリング防止回路を構成できる利点があるが、マ
イクロプロセッサータイプの半導体集積回路にしか適用
できないという欠点がある。
アによってチャタリングを防止する方法も従来よりよく
用いられている。たとえばある入力ポートの値が“0"か
ら“1"に変化した場合に、ポートの状態をある一定期間
後に再び取り込み、再度“1"となっている事を確認した
後に内部処理に移る等の方法である。ソフトウェアによ
る方法は柔軟性に優れており、スイッチの性質に見合っ
たチャタリング防止回路を構成できる利点があるが、マ
イクロプロセッサータイプの半導体集積回路にしか適用
できないという欠点がある。
マイクロプロセッサタイプでない、所謂布線論理型の
半導体集積回路においては、チャタリング防止回路とし
てＤ型のフリップフロップや、それを直列に接続したシ
フトレジスタなどが従来よりよく用いられている。シフ
トレジスタタイプのチャタリング防止回路の縦来例を第
５図に示す。入力INが“0"の場合５段のＤ型フリップフ
ロップを縦属接続したシフトレジスタ１は全てリセット
されており、出力OUTも“0"となる。入力INが“1"とな
るとクロックφに同期してデータはシフトレジスタ１の
中を右へ一段ずつシフトされる。クロック５ケ分の間入
力INが“1"であると出力OUTも“1"となる。しかしなが
ら、チャタリングによりその間に一度でも入力INが“0"
になると、５段のシフトレジスタ中のＤ型フリップフロ
ップは全てリセットされてしまい、再度計数が開始され
る。タイムチャートを第６図に示す。シフトレジスタタ
イプのチャタリング防止回路はシフトレジスタ１の段数
とクロックφの周期を任意に選択する事ができ、それに
よりスイッチの種類と端子の機能に合せたチャタリング
防止回路を選択できる利点がある。しかしながら第５図
の例では入力の立上り時のチャタリングしか防止でき
ず、入力の立下り時のチャタリングや、入力が“1"の時
の入力の瞬間に対しては全く無防備であるという欠点が
ある。第５図の例において、シフトレジスタ１をセット
型にし、入力端子INに接続されるインバータを省略する
事により、立下り検出型のチャタリング防止回路を構成
する事は容易であるが、いずれにしても立上り時または
立下り時のどちらか一方のみのチャタリングしか防止で
きない。
半導体集積回路においては、チャタリング防止回路とし
てＤ型のフリップフロップや、それを直列に接続したシ
フトレジスタなどが従来よりよく用いられている。シフ
トレジスタタイプのチャタリング防止回路の縦来例を第
５図に示す。入力INが“0"の場合５段のＤ型フリップフ
ロップを縦属接続したシフトレジスタ１は全てリセット
されており、出力OUTも“0"となる。入力INが“1"とな
るとクロックφに同期してデータはシフトレジスタ１の
中を右へ一段ずつシフトされる。クロック５ケ分の間入
力INが“1"であると出力OUTも“1"となる。しかしなが
ら、チャタリングによりその間に一度でも入力INが“0"
になると、５段のシフトレジスタ中のＤ型フリップフロ
ップは全てリセットされてしまい、再度計数が開始され
る。タイムチャートを第６図に示す。シフトレジスタタ
イプのチャタリング防止回路はシフトレジスタ１の段数
とクロックφの周期を任意に選択する事ができ、それに
よりスイッチの種類と端子の機能に合せたチャタリング
防止回路を選択できる利点がある。しかしながら第５図
の例では入力の立上り時のチャタリングしか防止でき
ず、入力の立下り時のチャタリングや、入力が“1"の時
の入力の瞬間に対しては全く無防備であるという欠点が
ある。第５図の例において、シフトレジスタ１をセット
型にし、入力端子INに接続されるインバータを省略する
事により、立下り検出型のチャタリング防止回路を構成
する事は容易であるが、いずれにしても立上り時または
立下り時のどちらか一方のみのチャタリングしか防止で
きない。
上述したように、従来のチャタリング防止回路では、
シュミットトリガ回路では機械的接点が発するチャタリ
ングを防止するには不十分であり、ソフトウェアによる
方法ではその適用はマイクロプロセッサ型の半導体集積
回路に限定され、シフトレジスタを用いる方法では立上
り，立下りのいずれか一方にしか適用できないという欠
点がある。
シュミットトリガ回路では機械的接点が発するチャタリ
ングを防止するには不十分であり、ソフトウェアによる
方法ではその適用はマイクロプロセッサ型の半導体集積
回路に限定され、シフトレジスタを用いる方法では立上
り，立下りのいずれか一方にしか適用できないという欠
点がある。
本発明の目的は布線論理型の半導体集積回路にも適用
でき、機械的接点が発するチャタリングを効果的に防止
でき、入力の立上り，立下りのいずれにも適用できるチ
ャタリング防止回路を提供することにある。
でき、機械的接点が発するチャタリングを効果的に防止
でき、入力の立上り，立下りのいずれにも適用できるチ
ャタリング防止回路を提供することにある。
本発明のチャタリング防止回路は、一方の入力に入力
端子を、他方の入力に出力端子を接続する排他的論理和
と、この排他的論理和の出力を入力とし、同排他的論理
和回路の出力が“1"または“0"のいずれかの時に全段を
初期化するように構成されたシフトレジスタと、このシ
フトレジスタの出力を入力に、出力端子を出力に接続す
るＴ型フリップフロップとを有して構成されている。
端子を、他方の入力に出力端子を接続する排他的論理和
と、この排他的論理和の出力を入力とし、同排他的論理
和回路の出力が“1"または“0"のいずれかの時に全段を
初期化するように構成されたシフトレジスタと、このシ
フトレジスタの出力を入力に、出力端子を出力に接続す
るＴ型フリップフロップとを有して構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。第１図で、５段の
リセット付きＤ型フリップフロップを縦属接続したシフ
トレジスタ１の出力にＴ型フリップフロップ２を接続
し、その出力を出力端子OUTとするとともに入力端子IN
と出力端子OUTとを排他的論理和回路３に入力し、この
排他的入力回路３の出力をシフトレジスタ１に加えるよ
うにしている。初期状態として入力信号IN＝“0",出力
信号OUT＝“0"を仮定する。排他的論理和回路３の出力
は“0"であるからシフトレジスタ１は全段のフリップフ
ロップがリセットされている。この状態で入力信号INが
“0"から“1"に変化すると排他的論理和回路３の出力は
“1"となる。クロックφが５ケ入力される間入力信号IN
＝“1"が維持されればシフトレジスタ１の出力は“1"と
なるが、その間一度でも入力信号INが“0"となるとシフ
トレジスタ１中のフリップフロップは全段リセットさ
れ、再度計数が開始される。シフトレジスタ１の出力が
“1"となると、次のクロックのタイミングでＴフリッ
プフロップ２が反転し、出力信号OUTは“1"となる。出
力信号OUTが“1"となると排他的論理和回路３の出力は
“0"となりシフトレジスタ１中のフリップフロップは全
段リセットれる。この状態で入力信号INの“1"の状態が
初めて回路内部に取り込まれ、これ以後はチャタリング
防止回路は立下り検出にモードを変える。
リセット付きＤ型フリップフロップを縦属接続したシフ
トレジスタ１の出力にＴ型フリップフロップ２を接続
し、その出力を出力端子OUTとするとともに入力端子IN
と出力端子OUTとを排他的論理和回路３に入力し、この
排他的入力回路３の出力をシフトレジスタ１に加えるよ
うにしている。初期状態として入力信号IN＝“0",出力
信号OUT＝“0"を仮定する。排他的論理和回路３の出力
は“0"であるからシフトレジスタ１は全段のフリップフ
ロップがリセットされている。この状態で入力信号INが
“0"から“1"に変化すると排他的論理和回路３の出力は
“1"となる。クロックφが５ケ入力される間入力信号IN
＝“1"が維持されればシフトレジスタ１の出力は“1"と
なるが、その間一度でも入力信号INが“0"となるとシフ
トレジスタ１中のフリップフロップは全段リセットさ
れ、再度計数が開始される。シフトレジスタ１の出力が
“1"となると、次のクロックのタイミングでＴフリッ
プフロップ２が反転し、出力信号OUTは“1"となる。出
力信号OUTが“1"となると排他的論理和回路３の出力は
“0"となりシフトレジスタ１中のフリップフロップは全
段リセットれる。この状態で入力信号INの“1"の状態が
初めて回路内部に取り込まれ、これ以後はチャタリング
防止回路は立下り検出にモードを変える。
次に入力信号INが“1"から“0"に変化すると、先程と
同様排他的論理和回路３の出力は“1"となる。クロック
φが５ケ入力される間入力信号INが“0"を維持すればシ
フトレジスタ１の出力は“1"となるが、その間一度でも
入力信号INが“1"となるとシフトレジスタ１中のフリッ
プフロップは全段リセットされ、再度計数が開始され
る。シフトレジスタ１の出力が“1"となると、次のクロ
ックのタイミングでＴフリップフロップ２が反転し、
出力信号OUTは“0"となる。出力信号OUTが“0"となると
排他的論理和回路３の出力は“0"となり、シフトレジス
タ１中のフリップフロップは全段リセットされる。この
状態で入力信号INの“0"の状態が初めて回路内部に取り
込まれ、これ以後はチャタリング防止回路は立上り検出
にモードを変える。以上説明した動作を示すタイムチャ
ートを第２図に示す。
同様排他的論理和回路３の出力は“1"となる。クロック
φが５ケ入力される間入力信号INが“0"を維持すればシ
フトレジスタ１の出力は“1"となるが、その間一度でも
入力信号INが“1"となるとシフトレジスタ１中のフリッ
プフロップは全段リセットされ、再度計数が開始され
る。シフトレジスタ１の出力が“1"となると、次のクロ
ックのタイミングでＴフリップフロップ２が反転し、
出力信号OUTは“0"となる。出力信号OUTが“0"となると
排他的論理和回路３の出力は“0"となり、シフトレジス
タ１中のフリップフロップは全段リセットされる。この
状態で入力信号INの“0"の状態が初めて回路内部に取り
込まれ、これ以後はチャタリング防止回路は立上り検出
にモードを変える。以上説明した動作を示すタイムチャ
ートを第２図に示す。
尚、第１図の論理を反転し、第３図のように排他的論
理和回路３の出力でシフトレジスタ１中のフリップフロ
ップをリセットし、シフトレジスタ１の出力をインバー
タを介してＴ−フリップフロップ２に入力するように構
成しても同様の効果が得られることは言うまでもない。
理和回路３の出力でシフトレジスタ１中のフリップフロ
ップをリセットし、シフトレジスタ１の出力をインバー
タを介してＴ−フリップフロップ２に入力するように構
成しても同様の効果が得られることは言うまでもない。
第４図は本発明の他の実施例を示す回路図である。11
は３段のシフトレジスタであり、12は２段のシフトレジ
スタである。これらシフトレジスタ11と12とは直列に接
続されている。13はセレクタであり，シフトレジスタ11
または12の出力を出力信号OUTの状態に従って選択する
よう接続されている。14はＴ型フリップフロップであ
り、15は排他的論理和回路である。第４図の実施例は入
力信号INの立上り時は３段のシフトレジスタ11で動作
し、立下り時はシフトレジスタ11と12との５段で動作す
るよう構成されている以外は第１図の実施例と全く同様
の原理で動作する。この場合は入力の立上り時と立下り
時でチャタリング防止時間を変更できるという利点があ
る。
は３段のシフトレジスタであり、12は２段のシフトレジ
スタである。これらシフトレジスタ11と12とは直列に接
続されている。13はセレクタであり，シフトレジスタ11
または12の出力を出力信号OUTの状態に従って選択する
よう接続されている。14はＴ型フリップフロップであ
り、15は排他的論理和回路である。第４図の実施例は入
力信号INの立上り時は３段のシフトレジスタ11で動作
し、立下り時はシフトレジスタ11と12との５段で動作す
るよう構成されている以外は第１図の実施例と全く同様
の原理で動作する。この場合は入力の立上り時と立下り
時でチャタリング防止時間を変更できるという利点があ
る。
〔発明の効果〕 以上説明したように、本発明のチャタリング防止回路
は、一方の入力に入力端子を、他方の入力に出力端子を
接続する排他的論理和回路と、この排他的論理和回路の
出力を入力とし、同排他的論理和回路の出力が“1"また
は“0"のいずれかの時に全段を初期化するように構成さ
れたシフトレジスタと、このシフトレジスタの出力を入
力に、出力端子を出力に接続するＴ型フリップフロップ
とを含んで構成する事により、布線論理型の半導体集積
回路にも適用でき、機械的接点が発するチャタリングを
効果的に防止でき、入力の立上り，立下りのいずれにも
適用できる効果がある。
は、一方の入力に入力端子を、他方の入力に出力端子を
接続する排他的論理和回路と、この排他的論理和回路の
出力を入力とし、同排他的論理和回路の出力が“1"また
は“0"のいずれかの時に全段を初期化するように構成さ
れたシフトレジスタと、このシフトレジスタの出力を入
力に、出力端子を出力に接続するＴ型フリップフロップ
とを含んで構成する事により、布線論理型の半導体集積
回路にも適用でき、機械的接点が発するチャタリングを
効果的に防止でき、入力の立上り，立下りのいずれにも
適用できる効果がある。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の一実施例の変形例を示す回路ブロック図、
第４図は本発明の他の実施例を示す回路ブロック図、第
５図は従来例を示す回路ブロック図、第６図は第５図の
従来例の動作を示すタイムチャートである。 1,11,12……シフトレジスタ、2,14……Ｔ型フリップフ
ロップ、3,15……排他的論理和回路、13……セレクタ、
4,5……インバータ。
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の一実施例の変形例を示す回路ブロック図、
第４図は本発明の他の実施例を示す回路ブロック図、第
５図は従来例を示す回路ブロック図、第６図は第５図の
従来例の動作を示すタイムチャートである。 1,11,12……シフトレジスタ、2,14……Ｔ型フリップフ
ロップ、3,15……排他的論理和回路、13……セレクタ、
4,5……インバータ。
Claims (1)
- 【請求項１】一方の入力に入力端子を、他方の入力に出
力端子を接続する排他的論理和回路と、前記排他的論理
和回路の出力を入力とし、前記排他的論理和回路の出力
が“1"または“0"のいずれかの時に全段を初期化するよ
うに構成されたシフトレジスタと、前記シフトレジスタ
の出力を入力に、出力端子を出力に接続するＴ型フリッ
プフロップとを有するチャタリング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140326A JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140326A JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035804A JPH035804A (ja) | 1991-01-11 |
| JP2504190B2 true JP2504190B2 (ja) | 1996-06-05 |
Family
ID=15266218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140326A Expired - Lifetime JP2504190B2 (ja) | 1989-06-01 | 1989-06-01 | チャタリング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504190B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242260B2 (en) | 2004-12-07 | 2007-07-10 | Seiko Epson Corporation | Real time clock apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147821A (en) * | 1979-05-08 | 1980-11-18 | Toshiba Corp | Digital filter |
-
1989
- 1989-06-01 JP JP1140326A patent/JP2504190B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242260B2 (en) | 2004-12-07 | 2007-07-10 | Seiko Epson Corporation | Real time clock apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035804A (ja) | 1991-01-11 |
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