JPS6316711A - タイミング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、タロツクパルス源を持ったタイマ回路の動
作（進み）を制御するための回路、特に、上記クロック
パルス源と同期して込ない第２のクロックパルス源が別
に設けられていて、この第２のクロックパルス源によっ
てタイマか進められるような場合に用いられるタイマ回
路制御回路に関する。

〔発明の背景〕

単一チップマイクロコンピュータ（ＣＰＵ）ノ多くは１
又はそれ以上のタイマあるいはタイマ・カウンタを備え
ている。これらのタイマはマイクロコンピュータのマス
ク（主）クロック信号に同期して進められ、適当なマイ
クロコンピュータタイマ読出し命令を実行することによ
って読出される。

この読出し命令は、タイマの読出しが行＝ｂれる時のタ
イマ中の値か有効であるように（即ち、安定した計数値
であるように）するために、ＣＰＵ内部用 タロツクＡ１言号に同期して実行される。このような同
期化はタイマを進める信号がタイマの値を読出す信号と
同期しているので可能である。

ある構成においては、マイクロコンピュータ内部クロッ
クパルスに対して完全に非同期の外部クロック信号によ
ってタイマがクロックされることがある。このような場
合、このタイマを内部クロック信号に同期した信号で読
み出すと、読出しが不正確になってしまうことが考えら
れる。この場合、タイマの読出しを正しくするためには
、精密な同期回路が必要となる。

〔発明の概略〕

この発明によれば、タイミング装置は、タイマ回路、こ
のタイマ回路を周期的に進めるための時間的な間隔を有
する第１の信号を生成する第１のタロツク手段と、命令
を受けるとタイマの内容を読出す手段とを備えている。

読出しは、タイマの各進み動作に同期して、かつ、それ
から遅れた時間に行われ、それによって、タイマは各読
出し時に安定した信号を発生する。

さらに、このタイミング装置が、第２のクロック手段に
よって生成され、第１のクロック信号よりも低い周波数
を持ちかつ第１のクロック手段の信号に対して非同期関
係にある時間的間隔を有する別の信号を正確に受容し得
るようにするために、上記第２のクロック手段からの信
号の各々を受けて、この各信号を受は取ったことを示す
情報を記憶する手段と、この記憶された情報と上記第１
のクロック手段のパルス中の次に生じたパルスとを同時
に受は取ってタイマを進める手段と、このタイマの進み
動作に応答して上記記憶された情報を放出又は消去する
手段とが設けられてＡる。

〔詳細な説明〕

第１図はこの発明の好ましい実施例による同期回路を備
えたタイミング装置を示し、一点鎖線１゜よシ下側に示
した素子は全て、従来のマイクロプロセッサ回路に用い
られて込るような従来のタイミング装置の構成素子であ
る。線１０よシ上側に示す素子がこの発明の好ましい実
施例を構成する。

第１図には、マイクロプロセッサ回路素子の中、この発
明の詳細な説明に必要な基本的なもののみが示されてい
る。

マスタクロックパルス源１１は、第１図に示すような周
期Ｐ工を持った周期的なパルスを生成する。

Ｄタイプフリップフロップは、そのＣ人力に負から正方
向に向かう電圧遷移（ＮＰＴ　）を受けると、Ｄ入力に
供給された信号と同じ値を持った信号をそのＱ出力に生
成する。慣例に従って、論理Ｏは比較的低い電圧信号を
表わし、論理１は比較的高い電圧信号を表わすものとす
る。場合によシ、これらの信号の値は逆の関係にするこ
ともできる。

フリップフロップ１４のＱ出力（これは常に、Ｑ出力と
反対の論理値を持つ）かＤ入力に接続されている。フリ
ップフロップ１４のＱ出力かＤ入力に結合されているこ
とによシ、フリップフロップ１４は、そのＣ入力に負か
ら正への電圧遷移（ＮＰＴ　）が供給される度に、その
Ｑ出力において論理０と論理１の間で状態が切換わる。

クリップフロップ１４のＱ出力は、更に、ＡＮＤゲート
１６の一方の入力に結合されている。タイマ読出し信号
（これはマイクロプロセッサ内で生成すれる）かＡＮＤ
ゲート１６の第２の人力に供給される。

ＡＮＤゲート１６の出力はタイマ読出しバッファ１８に
結合されている。フリップフロップ１４のＱ出力はＤタ
イプフリップフロップ２０のＣ入力に結合されている。

クリップフロップ２０、フリップフロップ２２８（他は
図示せず）は点線のボックス２６で示すタイマ回路２４
の一部を構成している。タイマ２４のフリップフロップ
２０．２２・・・の各Ｑ出力はタイマ読出しバッファ１
８に結合されてＡる。フリップフロップ２０のＱ出力は
フリップフロップ２２のＣ入力に結合されている。フリ
ップフロップ２２のＱ出力は次段のタイマフリツプフロ
ツープ（図示せず）のＣ入力に結合されており、以下、
タイマ２４に設けられて贋る全てのフリップフロップに
対して同様の接続が行われている。各タイマフリップフ
ロップのＱ出力は、フリップフロップ２２に示すように
、自身のＤ入力に結合されているが、フリップフロップ
２０については、従来のタイマでは通常設けられている
接続２０ａ（Ｑ出力とＤ入力間を結ぶ点線で示す）は、
この発明に従って設けられない。

一点鎖線１０よシ下側に示したタイマ回路が一部を構成
して贋るマイクロプロセッサ回路内で生成された装置（
システム）リセット信号がタイマ２４中のフリップフロ
ップ２０．２２・・・のＲ（リセット）入力に供給され
る。

以上説明したタイミング回路、即ち、第１図の一点鎖線
１０よシ下側に示した素子の動作を第２図に示した波形
を参照し、かつ、フリップフロップ２０の点線で示した
接続２０ａが設けられているものとして説明する。第２
図に示す波形及びその各部を、以下、波形２××、パル
ス２××、遷移２××と呼ぶことにする。ＸＸは２桁の
数字である。従って、例えば、装置リセット波形２０４
中の正から負への遷移２０２はタイマ回路２４中のフリ
ップフロップ２０．２２・・・ｔリセットする。この遷
移２０２と同じ時点でフリップフロップ１４がセット、
即ち、そのＱ出力が論理１となるものとする。第２図の
φ１波形２０６を参照。連続して発生するマスククロツ
タ波形２０８の負から正への遷移パルス２１０．２１２
．２１４・・・かフリップフロップ１４をそのセット状
態とリセット状態との間で状態変化させる。即ち、フリ
ップフロップ１４はマスタクロックパルス源１１からの
パルスに応答して、そのＱ出力（波形φ１参照）が論理
１と論理０との間で状態が切換わり、そのＱ出力が論理
Ｏと論理１の間で状態が切換わる。第２図に示されてい
ないが、Ｑ出力はＱ出力の補でおる。

フリップフロップ１４がそのＱ出力において論理０から
論理１に状態変化するたびに（例えば、波形２０６にお
ける時点２１８）、その結果としてタイマのフリップフ
ロップ２０■Ｃ入力端子に現われる負から正への遷移に
応答してフリップフロップ２０は状態がセット状態から
リセット状態へ、又は、リセット状態からセット状態に
切換わる。フリップフロップ２０がセットからリセット
状態に変化して、Ｑ出力が論理０出力から論理１出力に
変わるたびに、フリップフロップ２２（タイマ２４のビ
ット１）がセットからリセット状態又はリセットからセ
ット状態に状態が切換わる。従って、例えば負から正へ
の遷移２１８によってフリップフロップ２０Ｃタイマの
ビット０とも呼ぶ）か第２図のビット０波形２２０中の
領域２２２に示すように、リセット状態からセット状態
へ変化（即ち、Ｑ出力が論理Ｏから論理１へ変化）する
。この変化の部分がなぜ時間的な点ではなく領域２２２
であるかという理由は、他のすべてのフリップフロップ
の場合と同様、フリップフロップ２０は状態変化をする
ために、ある時間を必要とするためである。タイマ２４
の内容へのアクセスが時間領域２２２内で行われると、
出力は予測不可能なものとなってしまう。

しかし、このアクセスはＡＮＤゲート１６が開いている
時にのみ行われる。ＡＮＤゲート託はフリップフロップ
−１４のＱ出力が論理１でかつタイマ読出し信号が論理
１である時にのみ開かれる。タイマ読出し信号は、必要
に応じてタイマ２４の内容を読出すためにソフトウェア
命令が与えられた時のみに与えられる。第２図において
、矢印２３０と同じ行に示した矢印は、ＡＮＤゲート１
６が開き得る時点を示す。但し、これらの時点でＡＮＤ
ゲート１６は必ず開いているということではなめ。これ
らの時点は、フリップフロップ１４のＱ出力が論理１か
ら論理Ｏへ遷移する時のみに生じる。そしてこれらの時
点は、フリップフロップ２０．２２・・・の状態が変化
している時ではなく、従って、安定状態にある時である
。

要約すると、以上説明したタイマ回路は、タイマ読出し
の時点がタイマの進みと同期している時には正しく動作
し、このような同期状態は、前述したような態様でマス
タクロックパルス源１１カラのパルスがフリップフロッ
プ１４のＱ出力によってタイマを進ませると同時に、フ
リップフロップ１４のＱ出力によってタイマの読出し時
点を決定する場合に得られる。

ココで、フリップフロップ１４のＱ出力がＡＮＤゲート
１６に接続されておらず、ＡＮＤゲート１６にはフリッ
ププロップ１４の状態変化を制御するクロックパルスと
同期して込ない外部信号源からパルスが供給されると仮
定する。このような場合は、タイマ２４の読出しは、タ
イマ２４中のフリップフロップ２０や他のフリップフロ
ップ（例えば、クリップフロップ２２）の状態か変化し
た時に行われることになる。従って、タイマ２４のフリ
ップフロップの状態の不確かさのために、誤った出力が
出る可能性かある。

この発明の目的は、タイマ２４がクロックパルス源１１
と同期しヤいない時点で進められるような場合において
も、上述したような誤読出しか行われることがなめよう
にすることである。これについて、第１図の一点鎖線１
０より上側の部分を参照して説明するが、この場合は、
タイマ２４の７リツプフロツプ２０の接続２０ａはない
ものとする。

第１図の一点鎖線１０よシ上側の装置において、外ＩＷ
クロックパルス源２９から外部クロックパに７゜（第１
図に周期Ｐ２を持った波形３０で示す）が供給される。

パルス源２つからのパルスはＤタイプフリップフロップ
３２のＣ入力に与えられる。フリップフロップ３２は、
以下に述べるように、パルス源２９からパルスか与えら
れると、それを記憶する働きをする。フリップフロップ
３２のＤ入力には論理１信号が加えられて、そのＣ人力
に遷移３４のような負から正への遷移が与えられるたび
【τ必ず、そのＱ出力が論理１と愈るようにする。

フリップフロップ３２のＱ出力はＮＯＲゲート３６の一
方の入力に結合されている。ＮＯＲゲート３６への他方
の入力は単極双投（シングルポぶル嚇ダブルスロー）ス
イッチ３８を介して与えられる。スイッチ３８は論理１
又は論理０信号をＮＯＲゲート３６に結合する。タイマ
２４の制御を内部クロックパルス源１１によって行Ａた
い場合は、論理１がＮＯＲゲート３６に加えられる。タ
イマ２４の制御を外部クロックパルス源２９によって行
いたい場合は、論理ＯがＮＯＲゲート３６に供給される
。

ＮＯＲゲート３６の出力は排他的０Ｒ（ＸＯＲ）ゲート
４０の一方の入力に供給される。ＸＯＲゲー）４０の出
力は、タイマのピット０フリツプフロツプ２０のＤ入力
に供給される。前に述べたように、この場合は点線２０
３で示した接続は施されていない。フリップフロップ２
００ｑ出力は、以下に説明するように、フリップフロッ
プ３２をリセットする手段とタイマ２４の動作（進み）
を制御する手段とに供給される。この接続には遅延装置
４２が含まれている。

遅延装置４２は、例えば、マスタクロックパルス１２０
周期Ｐ工よりもかなり短い遅延を与える。その目的につ
いては、以下に説明する。遅延装置４２の出力はインバ
ータ４４とＸＯＲ，ゲート４０の第２の入力とに供給さ
れている。クリップフロップ２０のＱ出力とインバータ
４４の出力が第２のＸＯＲゲート４６のそれぞれの入力
に供給されている。ＸＯＲゲート４６ノ出力と装置リセ
ット信号（タイマ２４中のフリップフロップ２０．２２
・・・に供給されるものと同じ装置リセット信号）とが
ＯＲゲート４８のそれぞれの入力に供給される。ＯＲゲ
ート４８の出力は同期化フリップフロップ３２のＲ（リ
セット）入力に供給される。

第１図のタイミング装置の全体の動作を第３図を参照し
て説明する。第３図の波形の幾つかのものは第２図に示
したものと同じで、下２桁の数字は第２図の場合と同じ
であるが３桁目は「２」の代りに「３」が付されている
。

まず、同期用フリップフロップ３２が初めにリセット状
態にあってそのＱ出力が論理Ｏであわ、スイッチ３８か
図示の状態（即ち、論理Ｏ信号を供給する信号源に結合
されている状態〕にあると仮定する。この状態において
は、ＸＯＲゲー）４０には人力リード４０ａを介して論
理１信号か供給される。

更に、タイマのフリップフロップ２０がリセット状態（
従って、そのＱ出力は論理１）にあシ、かつ、ＸＯＲゲ
ート４０への人力４０ｂが論理１であるとする。

排他的ＯＲ（ＸＯＲ）回路というのは、その２つの入力
のいずれか一方が論理１であれば、出力は論理１で、他
の組合わせの入力、即ち、面入力が論理０及び面入力が
論理１の時は、その出力は論理Ｏとなるようなものであ
る。最初の仮定に従うと、ＸＯＲゲート４０の出力は論
理０で、これはフリップフロップ２０のＤ入力に加えら
れる。

更に、この状態で、フリップフロップ１４のＣ入力に対
してマスタクロックパルス源１１から負から正への遷移
（例えば、波形３０８中の遷移３６０の参照）が与、ｔ
られて、フリップフロップ１４のＱ出力が論理Ｏから論
理１に変ったと仮定する（波形３０６中の負から正への
遷移３６２参照）。この結果束じるフリップフロップ１
４のＱ出力からの負から正への遷移はフリップフロップ
２０のＣ入力に供給される。Ｄタイプフリップフロップ
のＣ入力に負から正への遷移が与えられると、そのＱ出
力はＤ入力の信号の値と同じ値をとるから、この場合の
フリップフロップ２０も、そのＤ入力が論理０にあるの
で、そのＱ出力は論理Ｏに維持される（波形３２０の部
分３４５参照）。

次に、同期用フリップフロップ３２のＣ人力に負から正
方向に向う遷移が与えられたとする。この遷移は、例え
ば、第１図の波形３０中の遷移３４あるいは、第３（閾
の波形３４２中の遷移３４０のような遷移である。負か
ら正への遷移３４０が生じると、フリップフロップ３２
はその状態をリセット状態からセント状態に変え、従っ
て、そのＱ出力は論理Ｏから論理１に変る。従って、Ｘ
ＯＲゲー）４０への入力リード４０ａにおける入力は論
理０になる。フリップフロップ２０は依然としてリセッ
ト状態にあるものとしているから、ＸＯＲゲート４０へ
の入力リード４０ｂ上の入力は論理１にある。その結果
、ＸＯＲゲート４０の出力は論理１となり、これはフリ
ップフロップ２０のＤ入力に加えられる。波形３０８（
第３図）中で次の負から正方向への遷移（３１２）が発
生すると、フリップフロップ１４のＱ出力からの負から
正への遷移３１８がフリップフロップ２０のＣ人力に加
えられ、波形３２０の部分３２２で示すように、フリッ
プフロップの状態が変る。

ここで重要なことは、フリップフロップ２０はフリップ
フロップ１４から負から正への向きの遷移を受けた時の
み、その状態が変化し、フリップフロップ１４はマスタ
クロックパルス源１１から負から正への遷移を受けた時
のみ負から正への遷移を生成するという点である。従っ
て、外部クロックパルス源２９からの負から正への遷移
はフリップ７０ツブ２０をその状態を変えることのでき
る状態にするが、状態質Ｃヒのタイミングは、マスタク
ロックパルス源のタイミングの関数である。

波形部分３２２で示されるリセット状態からセット状態
へのフリップフロップ２０の状態変化に続いて、その結
果として生じる論理１出力がフリップフロップ２０のＱ
出力からＸＯＲゲート４６へ供給されることにより、Ｘ
ＯＲゲート４６は論理１信号を生成し、この信号はＯＦ
Ｌゲート４８に加えられる。この結果としてＯＲゲート
４８から供給される論理１信号によシ、フリップフロッ
プ３２がリセットされる。

フリップフロップ２０がリセット状態からセット状態へ
状態変化し、安定した後すぐにＱ出力の論理０によって
遅延装置４２の出力に論理０信号が現われ、従って、イ
ンバータ４４の出力に論理１が現われる。

インバータ４４の出力の論理１信号とフリップフロップ
２０のＱ出力からの論理１信号との組合わせによシ、Ｘ
ＯＲゲート４６が論理０信号を生成させ、それによって
フリップフロップ３２からリセット信号が取除かれる。

遅延装置４２に上って遅延を受けたフリップフロップ２
０からの論理Ｏ信号はＸＯＲ，ゲー）４０の入力４０ｂ
に加えられる。同期用フリップフロップ３２はリセット
されているから、そのＱ出力は論３１０であり、その結
果、ＮＯＲゲート３６から論理１が出力され、従って、
ＸＯＲゲート４００Å力４０ａに論理１信号か加えられ
る。この結果としてＸＯＲゲート４０の出力に生じる論
理１信号がフリップフロップ２０のＤ入力に供給される
。

フリップフロップ１４のＱ出力に次の負から正に向う遷
移が生じても（第３図の遷移３１９参照）、フリップフ
ロップ２０には何らの状態変化は生じない。こレバ、フ
リップフロップ２０がセットされ、そのＱ出力に論理１
が発生し、また、ＮＯＲゲート４０も論理１を生成して
、その論理１がフリップフロップ２０のＤ入力に供給さ
れているためである。

第３図の時点３４４に示すように、次の負から正への遷
移が外部クロックパルス源２つから与えられると、ＸＯ
Ｒ，ゲート４０の入力４０ａには論理Ｏ信号が、又、入
力４０ｂには論理Ｏ盲号がそれぞれ加えられ、その結果
、ＸＯＲゲート４０はフリップフロップ２０のＤ入力に
論理Ｏ信号を供給する。その後、フリップフロップ１４
からの次の負から正への遷移（第３図の３２１）によっ
て、フリップフロップ２０はセット状態からリセット状
態に切換わる。その結果として生じるフリッププロップ
２０のＱ出力からの負から正への遷移によって、タイマ
のフリップフロップ２２（ビット１）の状態がリセット
からセットへと切換えられる（第３図の波形３２４の部
分３７０参照）。

以上に述べた動作が繰返され、タイマ２４、更に詳しく
はフリップフロラ７′２Ｑは、（ａ）外部クロックパル
スの負から正に向かう遷移が同期用フリップ７０ツブ３
２に現われ、（ｂ）その後、フリップフロップ１４から
負から正に向かう遷移が与えられた時にのみ、その状態
を変えて、タイマ２４０カウントか進められる。ＡＮＤ
ゲート１６にタイマ読出し信号が与えられると、フリッ
プフロップ１４がリセット状態（第１図の波形１２で示
される内部マスタクロックパルスと同期して生じる状態
）にある時にのみ、読出しが行われる。

波形１２で示した内部クロックパルスに対して波形３０
で示した外部クロックパルスが持つべき必要条件は周期
Ｐ２かＰ工よりも犬きｂことだけである。

１つの実施例においては、第１図には示されていない条
件のために、Ｐ２はＰ工の２倍以上であることを要した
。第３図の波形において、外部クロック信号の周期Ｐ２
はマスタクロックパルスの周期Ｐ工のほぼ５倍として示
されている。

【図面の簡単な説明】

第１図はこの発明の推奨実施例による同期回路を備えた
タイミング装置、第２図と第３図は第１図の装置の従来
の動作モード及びこの発明に関連する動作モードを説明
するための波形図である。 ２４・・・タイマ回路、２９・・・外部クロックパルス
源〔第２のクロック手段）、３２・・・同期用フリップ
フロップ（記憶手段）、

Claims (1)

【特許請求の範囲】
1. （１）タイマ回路と、通常は、このタイマ回路を周期的
   に進めるように働く第１の時間間隔を有する信号を生成
   するための第１のクロック手段と、命令を受けると動作
   して、上記第１の時間間隔を有する信号に同期した時点
   であつてかつ上記タイマ回路が進められた後の時点にお
   いて上記タイマ回路の内容を読出す手段とを備え、これ
   によつて、読出し時に上記タイマ回路が安定した信号を
   生成することができるように構成されたタイミング装置
   であつて、 更に、上記第１の時間間隔を有する信号の生成と非同期
   でかつこの第１の信号の発生周波数よりも低い周波数で
   生じる第２のクロック手段からの第２の時間間隔を有す
   る信号の各々を受取つて、その発生を表わす情報を記憶
   する記憶手段と、この記憶手段中の記憶情報と上記第１
   の信号の中の次に生じる信号とを同時に受けて上記タイ
   マ回路を進める手段と、 上記タイマ回路の進みに応答して、上記記憶手段中の上
   記記憶情報を消去する消去手段、 とを備え、これによつてこのタイミング装置が上記第２
   の信号に対しても正確に応答できるように構成したタイ
   ミング装置。