JPH04189023A - パルス同期化回路 - Google Patents
パルス同期化回路Info
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- JPH04189023A JPH04189023A JP31927990A JP31927990A JPH04189023A JP H04189023 A JPH04189023 A JP H04189023A JP 31927990 A JP31927990 A JP 31927990A JP 31927990 A JP31927990 A JP 31927990A JP H04189023 A JPH04189023 A JP H04189023A
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- clock
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- 230000000737 periodic effect Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims 2
- 238000007493 shaping process Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000002860 competitive effect Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル回路において、入力パルスと非同期
なりロックとの競合関係を避けるようにしたパルス同期
化回路に関する。
なりロックとの競合関係を避けるようにしたパルス同期
化回路に関する。
（従来の技術）
デジタル回路に入力するパルスをそのデジタル回路のク
ロックに同期させるために、従来よりパルス同期化回路
が用いられていることは周知の通りである。
ロックに同期させるために、従来よりパルス同期化回路
が用いられていることは周知の通りである。
第６図は従来のパルス同期化回路を示す構成図であり、
第７図はそのパルス同期化回路の周辺回路を示すブロッ
ク図である。
第７図はそのパルス同期化回路の周辺回路を示すブロッ
ク図である。
まず、第７図を用いて従来のパルス同期化回路４及びそ
の周辺回路について説明する。第１の計数回路１には第
１のクロックＣＫＩが、第２の計数回路２には第２のク
ロックＣＫ２がそれぞれ入力される。また、パルス同期
化回路４にも第２のクロックＣＫ２が入力される。
の周辺回路について説明する。第１の計数回路１には第
１のクロックＣＫＩが、第２の計数回路２には第２のク
ロックＣＫ２がそれぞれ入力される。また、パルス同期
化回路４にも第２のクロックＣＫ２が入力される。
そして、第１のクロックＣＫＩで動作している第１の計
数回路１から出力されるデコードパルスは、パルス同期
化回路４に入力され、パルス同期化回路４は、第２のク
ロックＣＫ２で動作する第２の計数回路２へ同期をとる
ためのリセットパルスを出力する。
数回路１から出力されるデコードパルスは、パルス同期
化回路４に入力され、パルス同期化回路４は、第２のク
ロックＣＫ２で動作する第２の計数回路２へ同期をとる
ためのリセットパルスを出力する。
従来のパルス同期化回路４は第６図に示すように、Ｄフ
リップフロップ４１．４２及びＮＡＮＤゲート回路４３
とによって構成される。
リップフロップ４１．４２及びＮＡＮＤゲート回路４３
とによって構成される。
（発明が解決しようとする課題）
ところで、上述した第６図及び第７図に示す従来のパル
ス同期化回路４においては、第１のクロックＣＫＩと第
２のクロックＣＫ２とか非同期である場合、パルス同期
化回路４に入力する入力（入力パルス）ａと第２のクロ
ックＣＫ２との競合が起こる。
ス同期化回路４においては、第１のクロックＣＫＩと第
２のクロックＣＫ２とか非同期である場合、パルス同期
化回路４に入力する入力（入力パルス）ａと第２のクロ
ックＣＫ２との競合が起こる。
この競合について、第８図を用いて説明する。
同図に示すように、入力（入力パルス）ａの立上がりと
＄２のクロックＣＫ２の立上がりとが時刻１、において
極めて接近している場合、入力パルスａに含まれるノイ
ズやクロックジッタ等により競合状態となり、その出力
が時刻ｒｏに出力されるｈ （ｉ！ と時刻ｔ、に出力
されるｈ（Ｉ との２つが存在し、出力タイミングか
１クロック分不確定となるという問題点がある。
＄２のクロックＣＫ２の立上がりとが時刻１、において
極めて接近している場合、入力パルスａに含まれるノイ
ズやクロックジッタ等により競合状態となり、その出力
が時刻ｒｏに出力されるｈ （ｉ！ と時刻ｔ、に出力
されるｈ（Ｉ との２つが存在し、出力タイミングか
１クロック分不確定となるという問題点がある。
そこで、本発明は、前記した入力パルスとクロックパル
スとの競合状態を判定する機能を有し、その競合を避け
て安定な同期化か可能なパルス同期化回路を提供するこ
とを目的とする。
スとの競合状態を判定する機能を有し、その競合を避け
て安定な同期化か可能なパルス同期化回路を提供するこ
とを目的とする。
（課題を解決するための手段）
本発明は、上述した従来の技術の課題を解決するため、
第１のクロックにより生成された周期性の入力パルスを
遅延して遅延パルスを出力する遅延回路と、前記入力パ
ルスと第２のクロックとのタイミング関係を判定して、
競合関係にあると判定したときに所定の出力を得る判定
回路と、前記判定回路の出力を積分して出力する積分回
路と、前記積分回路の出力を切換タイミングパルスによ
ってラッチして出力する第１のラッチ回路と、前記入力
パルスと前記遅延パルスとを前記第１のラッチ回路の出
力により切り換えて出力するスイッチと、前記スイッチ
の出力を前記第２のクロックでラッチして確定した同期
化パルス出力を得る第２のラッチ回路とよりなることを
特徴とするパルス同期化回路を提供するものである。
第１のクロックにより生成された周期性の入力パルスを
遅延して遅延パルスを出力する遅延回路と、前記入力パ
ルスと第２のクロックとのタイミング関係を判定して、
競合関係にあると判定したときに所定の出力を得る判定
回路と、前記判定回路の出力を積分して出力する積分回
路と、前記積分回路の出力を切換タイミングパルスによ
ってラッチして出力する第１のラッチ回路と、前記入力
パルスと前記遅延パルスとを前記第１のラッチ回路の出
力により切り換えて出力するスイッチと、前記スイッチ
の出力を前記第２のクロックでラッチして確定した同期
化パルス出力を得る第２のラッチ回路とよりなることを
特徴とするパルス同期化回路を提供するものである。
（実施例）
以下、本発明のパルス同期化回路について、添付図面を
参照して説明する。
参照して説明する。
第１図は本発明のパルス同期化回路の一実施例を示すブ
ロック図、第２図及び第３図は本発明のパルス同期化回
路を説明するための図、第４図は本発明のパルス同期化
回路の周辺回路を示すブロック図、第５図は本発明のパ
ルス同期化回路の動作説明用タイミングチャートである
。
ロック図、第２図及び第３図は本発明のパルス同期化回
路を説明するための図、第４図は本発明のパルス同期化
回路の周辺回路を示すブロック図、第５図は本発明のパ
ルス同期化回路の動作説明用タイミングチャートである
。
まず、第４図を用いて本発明のパルス同期化回路３及び
その周辺回路について説明する。第１の計数回路１には
第１のクロックＣＫＩが、第２の計数回路２には第２の
クロックＣＫ２がそれぞれ入力される。パルス同期化回
路３には第１のクロックＣＫＩと第２のクロックＣＫ２
及びタイミングパルスとが入力される。
その周辺回路について説明する。第１の計数回路１には
第１のクロックＣＫＩが、第２の計数回路２には第２の
クロックＣＫ２がそれぞれ入力される。パルス同期化回
路３には第１のクロックＣＫＩと第２のクロックＣＫ２
及びタイミングパルスとが入力される。
そして、パルス同期化回路３は第１のタロツクＣＫＩに
より動作している第１の計数回路１からのデコードパル
スを入力とし、第２のクロックＣＫ２により動作する第
２の計数回路２にリセットパルスとして出力するために
、第１及び第２のクロックパルスＣＫＩ、ＣＫ２そして
タイミングパルスとによって制御されている。
より動作している第１の計数回路１からのデコードパル
スを入力とし、第２のクロックＣＫ２により動作する第
２の計数回路２にリセットパルスとして出力するために
、第１及び第２のクロックパルスＣＫＩ、ＣＫ２そして
タイミングパルスとによって制御されている。
次に、本発明のパルス同期化回路３の一実施例の具体的
回路構成を第１図を用いて説明する。同図に示すように
、パルス幅整形回路３１．遅延回路３２９判定回路３３
．積分回路３４．第１のラッチ回路３５．スイッチ３６
及び第２のラッチ回路３７とによって構成される。
回路構成を第１図を用いて説明する。同図に示すように
、パルス幅整形回路３１．遅延回路３２９判定回路３３
．積分回路３４．第１のラッチ回路３５．スイッチ３６
及び第２のラッチ回路３７とによって構成される。
そして、パルス幅整形回路３１と遅延回路３２及び判定
回路３３の具体的回路構成を第２図を用いて説明する。
回路３３の具体的回路構成を第２図を用いて説明する。
また、本発明のパルス同期化回路３における回路動作を
第５図に示すタイミングチャートを用いて説明する。
第５図に示すタイミングチャートを用いて説明する。
第５図に示す入力パルスａはクロックＣＫＩによって生
成される周期性のパルスであり、そのパルス幅はクロッ
クＣＫＩの周期Ｔ１より大であるとする。
成される周期性のパルスであり、そのパルス幅はクロッ
クＣＫＩの周期Ｔ１より大であるとする。
第２図に示すように、パルス幅整形回路３１はＤフリッ
プフロップ３１１とＡＮＤゲート回路３１２とよりなり
、その出力はパルス幅Ｔｗ（＝ＴＩ）なる出力すとなる
。このパルス幅Ｔｗは、クロックＣＫ２の周期をＴ２と
すれば、Ｔ２／２＜Ｔｗ＜Ｔ２に設定される。
プフロップ３１１とＡＮＤゲート回路３１２とよりなり
、その出力はパルス幅Ｔｗ（＝ＴＩ）なる出力すとなる
。このパルス幅Ｔｗは、クロックＣＫ２の周期をＴ２と
すれば、Ｔ２／２＜Ｔｗ＜Ｔ２に設定される。
そして、その出力すが入力する遅延回路３２は、インバ
ータ３２１とＤフリップフロップ３２２とよりなり、そ
の遅延時間Ｔｄは、Ｔ２ ＜Ｔｄ＋Ｔｗ＜２７２に設定
され、その出力はパルス幅整形回路３１の出力すに対し
、遅延時間Ｔｄ（−Ｔｌ ／２）だけ遅延し、パルス幅
Ｔｗの出力Ｃとなる。
ータ３２１とＤフリップフロップ３２２とよりなり、そ
の遅延時間Ｔｄは、Ｔ２ ＜Ｔｄ＋Ｔｗ＜２７２に設定
され、その出力はパルス幅整形回路３１の出力すに対し
、遅延時間Ｔｄ（−Ｔｌ ／２）だけ遅延し、パルス幅
Ｔｗの出力Ｃとなる。
そして、パルス幅整形回路３１の出力す及び遅延回路３
２の出力Ｃは判定回路３３に人力され、出力すと出力Ｃ
との競合関係（つまり、お互いのパルスの立上がりが極
めて接近しているか）を判定回路３３によって判定する
。
２の出力Ｃは判定回路３３に人力され、出力すと出力Ｃ
との競合関係（つまり、お互いのパルスの立上がりが極
めて接近しているか）を判定回路３３によって判定する
。
即ち、パルス幅整形回路３１の出力す及び遅延回路３２
の出力（遅延パルス）ＣをそれぞれＤフリップフロップ
３３１．３３２において、第２のクロックＣＫ２によっ
てラッチし、そのＤ゛フリツプフロツプ３３１出力（ラ
ッチ出力）ｄ及びＤフリップフロップ３３２の出力（ラ
ッチ出力）ｅをインバータ３３３とＡＮＤゲート回路３
３４とによってデコードした後、その出力を遅延パルス
Ｃの立下がりエツジでラッチして判定出力ｆとして出力
する。
の出力（遅延パルス）ＣをそれぞれＤフリップフロップ
３３１．３３２において、第２のクロックＣＫ２によっ
てラッチし、そのＤ゛フリツプフロツプ３３１出力（ラ
ッチ出力）ｄ及びＤフリップフロップ３３２の出力（ラ
ッチ出力）ｅをインバータ３３３とＡＮＤゲート回路３
３４とによってデコードした後、その出力を遅延パルス
Ｃの立下がりエツジでラッチして判定出力ｆとして出力
する。
第５図において、クロックＣＫ ２ （１）は判定回路
３３の入力パルスである出力ｂ（以下、入力パルスｂと
も記す）と競合条件になる第２のクロックＣＫ２であり
、その入力パルスｂをクロックＣＫ ２ （１１でラッ
チした出力ｄは時刻ｔ。−ｔユの期間不定であり、時刻
ｔ１以後Ｌ（ロー）レベルとなる。また、遅延パルスＣ
をラッチした出力ｅは時刻ｔ１においてＨ（ハイ）レベ
ルとなる。このラッチ出力ｄ、ｅをデコードして時刻ｔ
３において遅延パルスＣの立下がりでラッチすれば、そ
の出力ｆはＨレベルとなり、競合状態を判定することが
できる。
３３の入力パルスである出力ｂ（以下、入力パルスｂと
も記す）と競合条件になる第２のクロックＣＫ２であり
、その入力パルスｂをクロックＣＫ ２ （１１でラッ
チした出力ｄは時刻ｔ。−ｔユの期間不定であり、時刻
ｔ１以後Ｌ（ロー）レベルとなる。また、遅延パルスＣ
をラッチした出力ｅは時刻ｔ１においてＨ（ハイ）レベ
ルとなる。このラッチ出力ｄ、ｅをデコードして時刻ｔ
３において遅延パルスＣの立下がりでラッチすれば、そ
の出力ｆはＨレベルとなり、競合状態を判定することが
できる。
□要するに、判定回路３３は、その入力パルスｂが第２
のクロックＣＫ２でラッチされず、その判定出力がＬレ
ベルであり、遅延パルスＣが第２のクロックＣＫ２でラ
ッチされて、その判定出力ｆがＨレベルである場合のみ
、入力パルスｂと第２のクロックＣＫ２とは競合するタ
イミング関係であると判定する。そして、判定出力ｆは
、入力パルスｂの繰り返し周期で保持されている。
のクロックＣＫ２でラッチされず、その判定出力がＬレ
ベルであり、遅延パルスＣが第２のクロックＣＫ２でラ
ッチされて、その判定出力ｆがＨレベルである場合のみ
、入力パルスｂと第２のクロックＣＫ２とは競合するタ
イミング関係であると判定する。そして、判定出力ｆは
、入力パルスｂの繰り返し周期で保持されている。
ところで、判定回路３３による競合判定は、第２のクロ
ックＣＫ２がクロックＣＫ ２ （１）の条件のみなら
ず、ラッチ出力ｄがＬレベル、ラッチ出力ｅがＨレベル
の期間、即ち第２のクロックＣＫ２が時刻ｔ２の直後を
ラッチする位置関係ＣＫ２（２）と時刻ｔ、の直前をラ
ッチする位置関係ＣＫ２（３）との間で競合と判定する
。
ックＣＫ２がクロックＣＫ ２ （１）の条件のみなら
ず、ラッチ出力ｄがＬレベル、ラッチ出力ｅがＨレベル
の期間、即ち第２のクロックＣＫ２が時刻ｔ２の直後を
ラッチする位置関係ＣＫ２（２）と時刻ｔ、の直前をラ
ッチする位置関係ＣＫ２（３）との間で競合と判定する
。
従って、本発明による競合判定は、判定ウィンドを有し
、判定回路３３に入力する出力すの立上がりエツジタイ
ミングｔ。を基準に一ΔＴ１〜ΔＴ２のウィンドとなり
、第５図に示す場合、ΔＴｌ ＝Ｔ２−Ｔｗ、 ΔＴ
２＝Ｔｄ＋Ｔｗ−Ｔ２という関係にある。
、判定回路３３に入力する出力すの立上がりエツジタイ
ミングｔ。を基準に一ΔＴ１〜ΔＴ２のウィンドとなり
、第５図に示す場合、ΔＴｌ ＝Ｔ２−Ｔｗ、 ΔＴ
２＝Ｔｄ＋Ｔｗ−Ｔ２という関係にある。
この関係は、入力パルスｂのパルス幅Ｔｗが、Ｔ２／２
＜ＴＷ＜Ｔ２であり、遅延時間Ｔｄが、Ｔ２ ＜Ｔｄ＋
Ｔｗ＜２７２の場合に成り立つものである。ゆえに、入
力パルスａが上記したパルス幅を満足する場合には、パ
ルス幅整形回路３１は不要となる。
＜ＴＷ＜Ｔ２であり、遅延時間Ｔｄが、Ｔ２ ＜Ｔｄ＋
Ｔｗ＜２７２の場合に成り立つものである。ゆえに、入
力パルスａが上記したパルス幅を満足する場合には、パ
ルス幅整形回路３１は不要となる。
また、入力パルスａがアナログ回路により生成される場
合には、パルス幅整形回路３１と遅延回路３２とをアナ
ログ手段で構成し、上記したＴｗ。
合には、パルス幅整形回路３１と遅延回路３２とをアナ
ログ手段で構成し、上記したＴｗ。
Ｔｄの条件を満たすように実施することも可能である。
第１図における積分回路３４は、判定回路３３の判定出
力ｆを所定回数積分して有意であるか、つまり、所定レ
ベル以上であるかどうかを判定するものであり、公知の
手段を用いることができ、積分回路３４を用いることに
よりノイズ等によって誤動作することがなく、安定した
判定条件が設定される。
力ｆを所定回数積分して有意であるか、つまり、所定レ
ベル以上であるかどうかを判定するものであり、公知の
手段を用いることができ、積分回路３４を用いることに
よりノイズ等によって誤動作することがなく、安定した
判定条件が設定される。
第１のラッチ回路３５は、スイッチ３６を切り換えるタ
イミングを決定するもので、第１のラッチ回路３５に入
力する入力パルス、つまり積分回路３４の出力パルスの
周期より十分長い周期を有する切換タイミングパルスで
動作する。
イミングを決定するもので、第１のラッチ回路３５に入
力する入力パルス、つまり積分回路３４の出力パルスの
周期より十分長い周期を有する切換タイミングパルスで
動作する。
そして、積分回路３４における競合判定が有意となった
場合、第１のラッチ回路３５で決定されるタイミングに
よりスイッチ３６の出力ｇは遅延回路３２の出力パルス
（遅延パルス）Ｃとなり、競合判定が有意でなければ、
スイッチ３６の出力ｇはパルス幅整形回路３１の出力パ
ルスｂとなる。
場合、第１のラッチ回路３５で決定されるタイミングに
よりスイッチ３６の出力ｇは遅延回路３２の出力パルス
（遅延パルス）Ｃとなり、競合判定が有意でなければ、
スイッチ３６の出力ｇはパルス幅整形回路３１の出力パ
ルスｂとなる。
出力ｇは第２のラッチ回路３７において、第２のクロッ
クＣＫ２によりラッチされるが、競合条件の場合には、
遅延パルスＣをラッチするので、競合を避けることがで
きる。
クＣＫ２によりラッチされるが、競合条件の場合には、
遅延パルスＣをラッチするので、競合を避けることがで
きる。
第２のラッチ回路３７は第３図に示すように、Ｄフリッ
プフロップ３７１，３７２，３７３とＮＡＮＤゲート回
路３７４とによって構成され、その動作は周知の如く、
入力ｇの立上がりエツジの直後のクロックタイミングに
よりラッチされた負極性パルスｈを出力する。
プフロップ３７１，３７２，３７３とＮＡＮＤゲート回
路３７４とによって構成され、その動作は周知の如く、
入力ｇの立上がりエツジの直後のクロックタイミングに
よりラッチされた負極性パルスｈを出力する。
第５図において、第２のクロックＣＫ２のクロックタイ
ミングＣＫ２ （１）、ＣＲ２（２； 、ＣＲ２（３）
に対応する出力りをｈ （１） 、 ｈ ｆ２”、
、 ｈ （３）に示している。それぞれ時刻ｊ：＋
ｔ２＋ ｔ３に確立しており、競合を回避できてい
ることか判る。
ミングＣＫ２ （１）、ＣＲ２（２； 、ＣＲ２（３）
に対応する出力りをｈ （１） 、 ｈ ｆ２”、
、 ｈ （３）に示している。それぞれ時刻ｊ：＋
ｔ２＋ ｔ３に確立しており、競合を回避できてい
ることか判る。
（発明の効果）
以上詳細に説明したように、本発明のパルス同期化回路
は上述のように構成されてなるので、デジタル回路にお
いて入力パルスとクロックとが非同期であっても、競合
を起こしてタイミングの不確定をまねくことなく安定し
た動作か可能となる等、実用上極めて優れた効果がある
。
は上述のように構成されてなるので、デジタル回路にお
いて入力パルスとクロックとが非同期であっても、競合
を起こしてタイミングの不確定をまねくことなく安定し
た動作か可能となる等、実用上極めて優れた効果がある
。
第１図は本発明のパルス同期化回路の一実施例の構成を
示すブロック図、第２図及び第３図は本発明のパルス同
期化回路を説明するための図、第４図は本発明のパルス
同期化回路の周辺回路を示すブロック図、第５図は本発
明のパルス同期化回路の動作説明用タイミングチャート
、第６図は従来のパルス同期化回路を示す構成図、第７
図は従来のパルス同期化回路の周辺回路を示すブロック
図、第８図は従来のパルス同期化回路の動作説明用タイ
ミングチャートである。 ３２・・・遅延回路、３３・・・判定回路、３４・・・
積分回路、３５・・・第１のラッチ回路、３６・・・ス
イッチ、３７・・・第２のラッチ回路。 特許出願人 日本ビクター株式会社 第６図 第４図
示すブロック図、第２図及び第３図は本発明のパルス同
期化回路を説明するための図、第４図は本発明のパルス
同期化回路の周辺回路を示すブロック図、第５図は本発
明のパルス同期化回路の動作説明用タイミングチャート
、第６図は従来のパルス同期化回路を示す構成図、第７
図は従来のパルス同期化回路の周辺回路を示すブロック
図、第８図は従来のパルス同期化回路の動作説明用タイ
ミングチャートである。 ３２・・・遅延回路、３３・・・判定回路、３４・・・
積分回路、３５・・・第１のラッチ回路、３６・・・ス
イッチ、３７・・・第２のラッチ回路。 特許出願人 日本ビクター株式会社 第６図 第４図
Claims (1)
- 【特許請求の範囲】 第１のクロックにより生成された周期性の入力パルスを
遅延して遅延パルスを出力する遅延回路と、 前記入力パルスと第２のクロックとのタイミング関係を
判定して、競合関係にあると判定したときに所定の出力
を得る判定回路と、 前記判定回路の出力を積分して出力する積分回路と、 前記積分回路の出力を切換タイミングパルスによつてラ
ッチして出力する第１のラッチ回路と、前記入力パルス
と前記遅延パルスとを前記第１のラッチ回路の出力によ
り切り換えて出力するスイッチと、 前記スイッチの出力を前記第２のクロックでラッチして
確定した同期化パルス出力を得る第２のラッチ回路とよ
りなることを特徴とするパルス同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31927990A JPH04189023A (ja) | 1990-11-22 | 1990-11-22 | パルス同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31927990A JPH04189023A (ja) | 1990-11-22 | 1990-11-22 | パルス同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04189023A true JPH04189023A (ja) | 1992-07-07 |
Family
ID=18108436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31927990A Pending JPH04189023A (ja) | 1990-11-22 | 1990-11-22 | パルス同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04189023A (ja) |
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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