JPH01166633A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕。

本発明は、外部クロックに同期した入力データを装置の
内部クロックに乗せ換えるビット位相同期回路に関する
。

〔従来の技術〕

従来技術を、第３図、第４図を使用して説明する。

ｗＥ３図は従来技術の構成図、第４図はその動作タイミ
ングチャートである。入力データ１はラッチ回路１０．
１１に取り込まれ、各ラッチ回路１０．１１からは夫々
データ信号４．５がセレクタ１３に出力される。これら
のラッチ回路１ｏ、１１は、外部クロックＯをもとにク
ロック作成回路１４で作成されたクロック２．６で夫々
動作するようになっている。つまり、Ａ側の部分は外部
クロック０で制御される。セレクタ１３は、内部クロッ
ク６をもとにクロック作成回路１５で作成されたクロッ
ク７でデータ信号４．５の何れかを選択しデータ信号８
として出力し、該データ信号８は内部クロック６で動作
するラッチ回路１２に取り込まれ、ラッチ回路１２から
出力データ９が出力される。つまり、Ｂ側の部分は内部
クロック６で制御される。

〔発明が解決しようとする問題点〕

上記従来技術は、外部クロック０と内部クロック６の位
相関係がある領域外では有効に動作するが、この位相関
係がある領域になると正常に動作できないとい５問題が
生じる。第５図はこれを示したものである。外部クロッ
ク０と内部クロック６の位相関係が、ケース１に示す内
部クロック６のハツチングを付したパルスの立ち上がり
から、ケース２に示す内部クロック６のハツチングを付
したパルスの立ち上がりまでの範囲ａにあれば、正常に
動作する。しかし、第５図に示す範囲すに位相関係が外
れると正常に動作できない。

上述したよ５に、従来技術においては外部クロックと内
部クロックの位相差は完全にフリーではなく制限がある
。従って、位相差を範囲ａに規定できる場合は従来技術
は有効であるが、位相差を範囲ａＫ規定できない場合は
、正規に信号を再生できないことが生じてしまうという
問題がある。

本発明の目的は、位相差を規定できない場合でも正規に
信号を再生できるビット位相同期回路を提供することに
ある。

〔問題点を解決するための手段〕

上記目的は、外部からのクロックと該クロックに同期し
ている入力データを、前記クロックと同一周波数で位相
が異なる装置内の内部クロックで同期を取り直すビット
位相同期回路において、外部クロック信号のパルス幅を
２倍にするクロック回路と、該クロック回路の出力によ
り前記入力データを交互に取り込む第１のフリップフロ
ップと、前記クロック回路の出力と内部クロックとの論
理積をとりこの論理積信号によりセットされる第２のフ
リップフロップと、該第２のフリップフロップの出力を
内部クロックの立ち上がり又は立ち下がりのエツジで取
り込む第３のフリップフロップと、前記第１のフリップ
フロップの出力データを前記第３のフリップフロップの
出力により選択したあと内部クロックの立ち下がり又は
立ち上がりのエツジで取り込む第４のフリップフロップ
とを設けることで、達成される。

〔作用〕

外部クロックのパルス幅を２倍にしたクロックと内部ク
ロックとの論理積信号でセットされる第２のフリップフ
ロップにより、外部クロックと内部クロックの位相差が
吸収される。更に、第３のフリップフロップと第４のフ
リップフロップが夫々入力信号を内部クロックのエツジ
で取り込むので、内部クロックに同期した出力データが
得られる。

〔実施例〕

以下、本発明の一実施例を第１図及び第２図を参照して
説明する。

第１図は本発明の一実施例に係るビット位相同期回路の
構成図である。本ビット位相同期回路は、外部クロック
をクロック入力とするフリップフロップで成り外部クロ
ックのパルス幅の２倍のクロックなＱ出力、ｑ出力とす
るクロック回路２０と、該クロック回路２０の出力によ
り入力データを交互に取り込む２個のフリップフロップ
２１．２２（第１のフリップフロップ）と、前記クロッ
ク回路２０のＱ出力、ｑ出力の夫々と内部クロックとの
論理積をとるアンド回路２３．２４と、アンド回路２５
．２４の出力信号を夫々セット端子Ｓ、リセット端子Ｂ
に入力する８凡フリツプフロツプで成る第２のフリップ
フロップ２５と、該第２のフリップフロップ２５の出力
を内部クロックの立ち上がり又は立ち下がりのエツジで
取り込む第５のフリップフロップ２６と、前記第１のフ
リップフロップ２１または２２の出力データを前記第３
のフリップフロップ２６の出力により選択するためのア
ンド回路２７．２８と、選択したＩＥｌのフリップフロ
ップの出力データを所定量遅延する遅延回路２９と、該
遅延回路２９の出力を内部クロツクの立ち下がり又は立
ち上がりのエツジで取り込む第４のフリップフロップ３
０とで構成されている。

人力データと外部クロックとは同期しており、外部クロ
ックと内部クロックとは、周波数同期がとれ位相のみが
異なっている。

第２図は第１図に示すビット位相同期回路の動作を説明
するタイミングチャートである。入力データは、外部ク
ロックから作成されたクロックｓ１．５２（外部クロッ
クのパルス幅の２倍のパルス幅を有する）の立ち上がり
により第１のフリップフロップ２１，２２にラッチされ
、第１のレリツプフロップ２１％２２からはデータ信号
３３．３４が出力される。このデータ信号を内部クロッ
クに同期した出力データとすることが、ビット位相同期
回路の機能である。この場合、外部クロックと内部クロ
ックとの関に任意の位相差があっても本実施例では正常
に動作する。これを以下Ｋ、外部クロックと内部クロッ
クの位相差が１／４位相遅れ、２／４位相遅れ、３／４
位相遅れのケース■、■、■の３つに分けて説明する。

外部クロックから作成されたクロック！５１．５２と内
部クロックとの論理積信号によりＳＲフリップ７０ツブ
２５をセット、リセットすると、８Ｒ。

フリップ７０ツブ２５からは第２図の各ケースに示す信
号３５が出力される。この信号３５がハイレベルの時、
内部クロックの次の立ち上がりエツジでフリップフロッ
プ２６はセットされてその出力信号３６はハイレベルと
なる。このとき、第１のフリップフロップ２１の出力５
３が選択され、遅延回路２９で遅延された遅延信号３７
が内部クロックの立ち下がりでフリップフロップ３ｏに
取り込まれ、出力データが出力される。

上述したことは、ケースＩ　、ＩＩ、ＩＩＩで同様であ
り、正常に動作可能である。これは、外部クロッ。

りと内部クロック間に位相差があっても、外部クロック
に同期しているクロック３１の１／２・１時間には必ず
外部クロックのハイレベル領域は入・りているので、Ｓ
Ｒ７リップ７０ツブ２５の出力信号３５はクロック５１
の１７２・１時間内に立ち上がり、このパルス幅はＴと
なる。ケースエ、ケース■では、フリップフロップ２５
の出力信号３５の立ち下がりと内部クロックの立ち上が
りはアンド、回路２５．２４及びフリップ７０ツブ２５
による遅延があるため、信号５５の立ち下がりが内部ク
ロックの立ち上がりより少し遅れる。そのため、フリッ
プ７０ツブ２６では、信号３５の立ち下がり前のデータ
を内部クロックの立ち上がりで打ち抜くことができる。

そこで、このフリップ７０ツブ２５の出力信号３５のパ
ルス幅１時間内には必ず内部クロックの立ち上がりエツ
ジが存在す゛るので、ツリツブ７０ツブ２６の出力信号
３６は内部クロックの立ち上がりに同期して立ち上がり
、そのパルス幅もＴとなる。この信号′！１６により７
リツプ７０クプ２１の出力５５が選択されて７リツプフ
ロツブ３０の入力となる。この入力信号３７を内部クロ
ックの立ち下がりエツジで打ち抜くことで、出力データ
が得られる。

次に、信号３７を内部クロックの立ち下がりエツジで確
実に打ち抜くことができることを説明する。

信号５７は、信号３８を信号３６で選択した信号である
。外部クロック対し内部クロックの位相が２／４・Ｔ遅
れたケース■の場合にはデータの変化点（第２図ではＤ
ｏ−ＤＩまで）が信号３７で最も短くクリティカルにな
る。そこで、この場合を説明する。

クリップ７０ツブ３０の入力信号３７のデータＤＯのパ
ルス幅は２Ｔであり、ａ点を起点として１（フリップ７
０ツブ２０．フリップフロップ２１のゲート遅延量）＋
２Ｔ＋（セレクタ用のアンド回路２７、遅延回路２９の
遅延量）１の時点までのデータＤｏがフリップフロップ
３゜に入力され、フリップフロップ３ｏの打ち抜き用の
クロックはａ点を起点として （１／２−Ｔ＋Ｔ＋１／２−Ｔ＋（インバータゲート１
９の遅延量）１ の時点で立ち上がる。従って、遅延回路２９を用いるこ
とで確実に信号Ｓ７をデータがＤｏから変化する前の確
定した状態で打ち抜くことができム〔発明の効果〕 本発明によれば、外部クロックと内部クロック間にいか
なる位相差があっても、外部からの入力てパ データを正規に内部クロックｉ取り込み内部データとす
ることができる。

【図面の簡単な説明】

Ｗｃ１図は本発明の一実施例に係るビット位相同期回路
の構成図、第２図は第１図に示すビット位相同期回路の
動作を説明するタイミングチャート、８３図は従来技術
の構成図、第４図は従来技術の動作説明タイミングチャ
ート、第５図は従来技術の問題点説明図である。 １９・・・インバータゲート、２０・・・クロック回路
、２１．２２・・・第１のフリップ７０ツブ、２３．２
４・・・アンド回路、２５・・・第２のフリップ７０ツ
ブ、２６・・・第３の７リツプ７ｏツブ、２７．２８・
・・セレクタ用アンド回路、２９・・・遅延回路％３０
・・・第４のフリップフロップ。 鴇２　回 第４　図

Claims (1)

【特許請求の範囲】
1. １、外部からのクロックと該クロックに同期している入
   力データを、前記クロックと同一周波数で位相が異なる
   装置内の内部クロックで同期を取り直すビット位相同期
   回路において、外部クロック信号のパルス幅を２倍にす
   るクロック回路と、該クロック回路の出力により前記入
   力データを交互に取り込む第１のフリップフロップと、
   前記クロック回路の出力と内部クロックとの論理積をと
   りこの論理積信号によりセットされる第２のフリップフ
   ロップと、該第２のフリップフロップの出力を内部クロ
   ックの立ち上がり又は立ち下がりのエッジで取り込む第
   ３のフリップフロップと、前記第１のフリップフロップ
   の出力データを前記第３のフリップフロップの出力によ
   り選択したあと内部クロックの立ち下がり、あるいは立
   ち上がりのエッジで取り込む第４のフリップフロップと
   を設けることを特徴とするビット位相同期回路。