JPH11150451A - 非同期リセット回路 - Google Patents
非同期リセット回路Info
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- JPH11150451A JPH11150451A JP9313342A JP31334297A JPH11150451A JP H11150451 A JPH11150451 A JP H11150451A JP 9313342 A JP9313342 A JP 9313342A JP 31334297 A JP31334297 A JP 31334297A JP H11150451 A JPH11150451 A JP H11150451A
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- signal
- circuit
- asynchronous
- asynchronous reset
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Abstract
(57)【要約】
【課題】 非同期リセット信号がどのようなタイミング
で入力された場合においても確実に同期回路をリセット
する。 【解決手段】 入力されるクロック信号ＣＬＫから、立
ち上がり及び立ち下がりが、クロック信号ＣＬＫのエッ
ジにかからないようなクロック信号ＣＬＫ２を生成し、
出力する非同期クロック生成回路２０と、クロック信号
ＣＬＫ２に基づいて、非同期リセット信号ＸＲＳから、
立ち上がり及び立ち下がりがクロック信号ＣＬＫのエッ
ジにかからないリセット信号ＸＲＳ２を生成し、出力す
るラッチ回路３０とを設け、ラッチ回路３０から出力さ
れたリセット信号ＸＲＳ２に基づいて同期回路１０のリ
セット動作を行う。
で入力された場合においても確実に同期回路をリセット
する。 【解決手段】 入力されるクロック信号ＣＬＫから、立
ち上がり及び立ち下がりが、クロック信号ＣＬＫのエッ
ジにかからないようなクロック信号ＣＬＫ２を生成し、
出力する非同期クロック生成回路２０と、クロック信号
ＣＬＫ２に基づいて、非同期リセット信号ＸＲＳから、
立ち上がり及び立ち下がりがクロック信号ＣＬＫのエッ
ジにかからないリセット信号ＸＲＳ２を生成し、出力す
るラッチ回路３０とを設け、ラッチ回路３０から出力さ
れたリセット信号ＸＲＳ２に基づいて同期回路１０のリ
セット動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期リセット回
路に関し、特に、システムのクロック信号に同期して動
作している同期回路を非同期リセットする非同期リセッ
ト回路に関する。
路に関し、特に、システムのクロック信号に同期して動
作している同期回路を非同期リセットする非同期リセッ
ト回路に関する。
【０００２】
【従来の技術】通常、システムのクロックに同期して動
作している同期回路をリセットする場合、仕様によりリ
セットタイミングを規定し、そのリセットタイミングに
おいて正常な動作を保証していることが多い。
作している同期回路をリセットする場合、仕様によりリ
セットタイミングを規定し、そのリセットタイミングに
おいて正常な動作を保証していることが多い。
【０００３】しかし、このシステムと同期がとられてい
ないシステムからのリセット信号を受け取る必要がある
場合や、マニュアルリセットが入る場合など、リセット
タイミングを規定することが困難である場合がある。
ないシステムからのリセット信号を受け取る必要がある
場合や、マニュアルリセットが入る場合など、リセット
タイミングを規定することが困難である場合がある。
【０００４】図７は、従来の非同期リセット回路の一構
成例を示す図である。
成例を示す図である。
【０００５】本従来例は図７に示すように、非同期リセ
ット信号ＸＲＳがそのまま同期回路であるＤフリップフ
ロップ回路へ与えられている。
ット信号ＸＲＳがそのまま同期回路であるＤフリップフ
ロップ回路へ与えられている。
【０００６】図８は、図７に示した非同期リセット回路
の動作を説明するための図であり、（ａ）は非同期リセ
ット信号の立ち上がりが同期回路へのクロックのエッジ
に重ならなかった場合の動作を示す図、（ｂ）は非同期
リセット信号の立ち上がりがクロックのエッジとほとん
ど同時である場合の動作を示す図である。
の動作を説明するための図であり、（ａ）は非同期リセ
ット信号の立ち上がりが同期回路へのクロックのエッジ
に重ならなかった場合の動作を示す図、（ｂ）は非同期
リセット信号の立ち上がりがクロックのエッジとほとん
ど同時である場合の動作を示す図である。
【０００７】図７に示す回路においては、非同期リセッ
ト信号の立ち上がり（リセット終了時）が、たまたま同
期回路へのクロックＣＫのエッジに重ならなかった場
合、図８（ａ）に示すように、リセットが正常に行わ
れ、出力信号ＯＤの初期値は確定する。
ト信号の立ち上がり（リセット終了時）が、たまたま同
期回路へのクロックＣＫのエッジに重ならなかった場
合、図８（ａ）に示すように、リセットが正常に行わ
れ、出力信号ＯＤの初期値は確定する。
【０００８】しかし、非同期リセット信号の立ち上がり
がクロックのエッジとほとんど同時である場合は図８
（ｂ）に示すように、同期回路のセットアップホールド
タイミングのため、出力信号が不定になってしまう。そ
のため、リセット後のシステムの初期値が定まらず、シ
ステムが誤動作してしまう虞れがある。
がクロックのエッジとほとんど同時である場合は図８
（ｂ）に示すように、同期回路のセットアップホールド
タイミングのため、出力信号が不定になってしまう。そ
のため、リセット後のシステムの初期値が定まらず、シ
ステムが誤動作してしまう虞れがある。
【０００９】なお、本従来例では、Ｄフリップフロップ
回路を挙げているが、この問題は他の任意の同期回路に
ついても起こりうる。
回路を挙げているが、この問題は他の任意の同期回路に
ついても起こりうる。
【００１０】図９は、特開平７−２６１８７８号公報に
開示された非同期リセット方式を示す図であり、（ａ）
は構成を示す回路ブロック図、（ｂ）は（ａ）に示した
回路の動作を示すタイミングチャートである。
開示された非同期リセット方式を示す図であり、（ａ）
は構成を示す回路ブロック図、（ｂ）は（ａ）に示した
回路の動作を示すタイミングチャートである。
【００１１】本従来例においては、非同期リセット信号
ＸＲＳが入力されると、クロック信号に同期したクロッ
ク信号１周期分のリセット信号ＤＰが発生し、それによ
りレジスタの入力がマスクされることで、リセット動作
が行われている。
ＸＲＳが入力されると、クロック信号に同期したクロッ
ク信号１周期分のリセット信号ＤＰが発生し、それによ
りレジスタの入力がマスクされることで、リセット動作
が行われている。
【００１２】しかし、図中の同期パルス発生回路内部に
ある素子Ａに着目すると、この素子は、図７に示したＤ
フリップフロップ回路と同様に、同期クロックで動作
し、非同期の入力を持つため、上述したセットアップホ
ールドタイミングの問題を有しており、非同期リセット
信号ＸＲＳの立ち上がりとクロックＣＫの立ち上がりと
がほぼ同時である場合、出力が不定となってしまう。そ
の結果としてマスク信号も不定となり、所望のリセット
動作が得られなくなってしまう。
ある素子Ａに着目すると、この素子は、図７に示したＤ
フリップフロップ回路と同様に、同期クロックで動作
し、非同期の入力を持つため、上述したセットアップホ
ールドタイミングの問題を有しており、非同期リセット
信号ＸＲＳの立ち上がりとクロックＣＫの立ち上がりと
がほぼ同時である場合、出力が不定となってしまう。そ
の結果としてマスク信号も不定となり、所望のリセット
動作が得られなくなってしまう。
【００１３】図１０は、特開平７−２６１８７８号公報
に開示された非同期リセット回路の他の構成例を示す回
路ブロック図である。
に開示された非同期リセット回路の他の構成例を示す回
路ブロック図である。
【００１４】本従来例においても、同様にクロック合成
回路内部の同期回路では、上述したセットアップホール
ドタイミングの問題を回避できていない。
回路内部の同期回路では、上述したセットアップホール
ドタイミングの問題を回避できていない。
【００１５】例えば、ＭＣＫの立ち上がりとＸＲＳの立
ち上がりとがほぼ同時である場合、クロック合成回路内
部で不定が生じ、所望の動作を得ることができない。
ち上がりとがほぼ同時である場合、クロック合成回路内
部で不定が生じ、所望の動作を得ることができない。
【００１６】
【発明が解決しようとする課題】上述したような従来の
非同期リセット回路においては、非同期リセット回路内
部にある同期回路のセットアップホールドタイミングの
問題から、非同期リセット回路自身が正常に動作しない
リセットタイミングが存在してしまうという問題点があ
る。
非同期リセット回路においては、非同期リセット回路内
部にある同期回路のセットアップホールドタイミングの
問題から、非同期リセット回路自身が正常に動作しない
リセットタイミングが存在してしまうという問題点があ
る。
【００１７】また、フリップフロップ等のようにゲート
数が多い素子を多用しているため、回路規模が大きくな
り、容易に同期回路に付加しにくい上、回路面積が大き
くコストがかかるという問題点がある。
数が多い素子を多用しているため、回路規模が大きくな
り、容易に同期回路に付加しにくい上、回路面積が大き
くコストがかかるという問題点がある。
【００１８】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、非同期リセ
ット信号がどのようなタイミングで入力された場合にお
いても確実に同期回路をリセットすることのできる簡便
でコストのかからない非同期リセット回路を提供するこ
とを目的とする。
する問題点に鑑みてなされたものであって、非同期リセ
ット信号がどのようなタイミングで入力された場合にお
いても確実に同期回路をリセットすることのできる簡便
でコストのかからない非同期リセット回路を提供するこ
とを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１のクロック信号と該第１のクロック信
号とは同期していない非同期リセット信号とが入力さ
れ、前記第１のクロック信号に基づいて駆動するととも
に、前記非同期リセット信号に基づいてリセット動作が
行われる同期回路を有してなる非同期リセット回路にお
いて、前記第１のクロック信号から、立ち上がり及び立
ち下がりが、該第１のクロック信号のエッジにかからな
いような第２のクロック信号を生成し、出力する非同期
クロック生成手段と、前記第２のクロック信号に基づい
て、前記非同期リセット信号から、立ち上がり及び立ち
下がりが前記第１のクロック信号のエッジにかからない
リセット信号を生成し、出力するラッチ手段とを有し、
該ラッチ手段から出力されたリセット信号に基づいて前
記同期回路のリセット動作が行われることを特徴とす
る。
に本発明は、第１のクロック信号と該第１のクロック信
号とは同期していない非同期リセット信号とが入力さ
れ、前記第１のクロック信号に基づいて駆動するととも
に、前記非同期リセット信号に基づいてリセット動作が
行われる同期回路を有してなる非同期リセット回路にお
いて、前記第１のクロック信号から、立ち上がり及び立
ち下がりが、該第１のクロック信号のエッジにかからな
いような第２のクロック信号を生成し、出力する非同期
クロック生成手段と、前記第２のクロック信号に基づい
て、前記非同期リセット信号から、立ち上がり及び立ち
下がりが前記第１のクロック信号のエッジにかからない
リセット信号を生成し、出力するラッチ手段とを有し、
該ラッチ手段から出力されたリセット信号に基づいて前
記同期回路のリセット動作が行われることを特徴とす
る。
【００２０】また、前記ラッチ手段は、前記非同期リセ
ット信号を、前記第２のクロック信号でラッチし、該第
２のクロック信号に同期させることにより、立ち上がり
及び立ち下がりが前記第１のクロック信号のエッジにか
からないリセット信号を生成することを特徴とする。
ット信号を、前記第２のクロック信号でラッチし、該第
２のクロック信号に同期させることにより、立ち上がり
及び立ち下がりが前記第１のクロック信号のエッジにか
からないリセット信号を生成することを特徴とする。
【００２１】また、前記非同期クロック生成手段は、前
記第１のクロック信号を所定時間だけ遅延して出力する
第１の遅延手段と、該第１に遅延手段から出力された信
号を所定時間だけ遅延して出力する第２の遅延手段と、
前記第１及び第２の遅延手段から出力された信号に基づ
いて前記第２のクロック信号を生成するＸＯＲゲートと
を有することを特徴とする。
記第１のクロック信号を所定時間だけ遅延して出力する
第１の遅延手段と、該第１に遅延手段から出力された信
号を所定時間だけ遅延して出力する第２の遅延手段と、
前記第１及び第２の遅延手段から出力された信号に基づ
いて前記第２のクロック信号を生成するＸＯＲゲートと
を有することを特徴とする。
【００２２】また、前記ラッチ手段は、前記非同期リセ
ット信号を一方の入力とする第１のＮＯＲゲートと、前
記第２のクロック信号を一方の入力とする第２のＮＯＲ
ゲートとを有し、前記第１のＮＯＲゲートの他方の入力
端子には前記第２のＮＯＲゲートの出力端子が接続さ
れ、前記第２のＮＯＲゲートの他方の入力端子には前記
第１のＮＯＲゲートの出力端子が接続され、前記第１の
ＮＯＲゲートの出力を前記リセット信号として出力する
ことを特徴とする。
ット信号を一方の入力とする第１のＮＯＲゲートと、前
記第２のクロック信号を一方の入力とする第２のＮＯＲ
ゲートとを有し、前記第１のＮＯＲゲートの他方の入力
端子には前記第２のＮＯＲゲートの出力端子が接続さ
れ、前記第２のＮＯＲゲートの他方の入力端子には前記
第１のＮＯＲゲートの出力端子が接続され、前記第１の
ＮＯＲゲートの出力を前記リセット信号として出力する
ことを特徴とする。
【００２３】また、前記非同期クロック生成手段は、前
記第１のクロック信号を所定時間だけ遅延して前記第２
のクロック信号として出力する第１の遅延手段を有する
ことを特徴とする。
記第１のクロック信号を所定時間だけ遅延して前記第２
のクロック信号として出力する第１の遅延手段を有する
ことを特徴とする。
【００２４】また、前記第１の遅延手段の入力に反転素
子を有することを特徴とする。
子を有することを特徴とする。
【００２５】（作用）上記のように構成された本発明に
おいては、非同期クロック生成手段において、入力され
る第１のクロック信号から、立ち上がり及び立ち下がり
が第１のクロック信号のエッジにかからないような第２
のクロック信号が生成され、その第２のクロック信号に
基づいて、外部から入力される非同期リセット信号か
ら、立ち上がり及び立ち下がりが第１のクロック信号の
エッジにかからないようなリセット信号が生成され、そ
のリセット信号に基づいて、同期回路のリセット動作が
行われる。
おいては、非同期クロック生成手段において、入力され
る第１のクロック信号から、立ち上がり及び立ち下がり
が第１のクロック信号のエッジにかからないような第２
のクロック信号が生成され、その第２のクロック信号に
基づいて、外部から入力される非同期リセット信号か
ら、立ち上がり及び立ち下がりが第１のクロック信号の
エッジにかからないようなリセット信号が生成され、そ
のリセット信号に基づいて、同期回路のリセット動作が
行われる。
【００２６】このように、同期回路のリセット動作を行
うためのリセット信号が、常に、立ち上がり及び立ち下
がりが第１のクロック信号のエッジにかからないような
ものとなるので、非同期リセット信号がどのようなタイ
ミングで入力されても、確実に同期回路のリセットが行
われる。
うためのリセット信号が、常に、立ち上がり及び立ち下
がりが第１のクロック信号のエッジにかからないような
ものとなるので、非同期リセット信号がどのようなタイ
ミングで入力されても、確実に同期回路のリセットが行
われる。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２８】図１は、本発明の非同期リセット回路の実
施の一形態を示す図である。
施の一形態を示す図である。
【００２９】本形態は図１に示すように、同期回路１０
を駆動するために入力される第１のクロック信号ＣＬＫ
から、クロック信号ＣＬＫのエッジにかからないような
第２のクロック信号ＣＬＫ２を生成し、出力する非同期
クロック生成回路２０と、外部から入力される非同期リ
セット信号ＸＲＳを、クロック信号ＣＬＫ２でラッチす
ることによりクロック信号ＣＬＫ２に同期させ、それに
より、クロック信号ＣＬＫのエッジにかからないリセッ
ト信号ＸＲＳ２を生成し、出力するラッチ回路３０とか
ら構成されており、ラッチ回路３０から出力されたリセ
ット信号ＸＲＳ２が同期回路１０に入力されることで、
同期回路１０のリセット動作が確実に行われている。
を駆動するために入力される第１のクロック信号ＣＬＫ
から、クロック信号ＣＬＫのエッジにかからないような
第２のクロック信号ＣＬＫ２を生成し、出力する非同期
クロック生成回路２０と、外部から入力される非同期リ
セット信号ＸＲＳを、クロック信号ＣＬＫ２でラッチす
ることによりクロック信号ＣＬＫ２に同期させ、それに
より、クロック信号ＣＬＫのエッジにかからないリセッ
ト信号ＸＲＳ２を生成し、出力するラッチ回路３０とか
ら構成されており、ラッチ回路３０から出力されたリセ
ット信号ＸＲＳ２が同期回路１０に入力されることで、
同期回路１０のリセット動作が確実に行われている。
【００３０】図２は、図１に示した非同期リセット回路
の一構成例を示す回路ブロック図である。
の一構成例を示す回路ブロック図である。
【００３１】本形態は図２に示すように、クロック信号
ＣＬＫを所定時間だけ遅延して出力する第１の遅延回路
２１及び第２の遅延回路２２と、遅延回路２１，２２の
出力を入力とし、クロック信号ＣＬＫ２を生成して出力
するＸＯＲゲート２３とから非同期クロック生成回路２
０が構成されており、非同期リセット信号ＸＲＳを一方
の入力とするＮＯＲゲート３１と、クロック信号ＣＬＫ
２を一方の入力とするＮＯＲゲート３２とからラッチ回
路３０が構成されており、クロック信号ＣＬＫの立ち上
がりエッジで動作するフリップフロップ１１と、クロッ
ク信号ＣＬＫの立ち下がりエッジで動作するフリップフ
ロップ１２と、インバータ１３とから同期回路１０が構
成されている。
ＣＬＫを所定時間だけ遅延して出力する第１の遅延回路
２１及び第２の遅延回路２２と、遅延回路２１，２２の
出力を入力とし、クロック信号ＣＬＫ２を生成して出力
するＸＯＲゲート２３とから非同期クロック生成回路２
０が構成されており、非同期リセット信号ＸＲＳを一方
の入力とするＮＯＲゲート３１と、クロック信号ＣＬＫ
２を一方の入力とするＮＯＲゲート３２とからラッチ回
路３０が構成されており、クロック信号ＣＬＫの立ち上
がりエッジで動作するフリップフロップ１１と、クロッ
ク信号ＣＬＫの立ち下がりエッジで動作するフリップフ
ロップ１２と、インバータ１３とから同期回路１０が構
成されている。
【００３２】なお、遅延回路２１においては、クロック
信号ＣＬＫが入力され、クロック信号ＣＬＫが所定の時
間だけ遅延した信号Ｄ１が出力され、遅延回路２２にお
いては、信号Ｄ１が入力され、遅延信号が所定の時間だ
け遅延した信号Ｄ２が出力され、ＸＯＲゲート２３にお
いては、信号Ｄ１，Ｄ２が入力され、信号Ｄ１，Ｄ２の
排他的論理和が求められ、クロック信号ＣＬＫ２として
出力される。
信号ＣＬＫが入力され、クロック信号ＣＬＫが所定の時
間だけ遅延した信号Ｄ１が出力され、遅延回路２２にお
いては、信号Ｄ１が入力され、遅延信号が所定の時間だ
け遅延した信号Ｄ２が出力され、ＸＯＲゲート２３にお
いては、信号Ｄ１，Ｄ２が入力され、信号Ｄ１，Ｄ２の
排他的論理和が求められ、クロック信号ＣＬＫ２として
出力される。
【００３３】また、ラッチ回路３０においては、ＮＯＲ
ゲート３１，３２の出力がそれぞれＮＯＲゲート３２，
３１の一方の入力とされ、ＮＯＲゲート３１の出力がリ
セット信号ＸＲＳ２として出力される。
ゲート３１，３２の出力がそれぞれＮＯＲゲート３２，
３１の一方の入力とされ、ＮＯＲゲート３１の出力がリ
セット信号ＸＲＳ２として出力される。
【００３４】ここで、非同期リセット信号ＸＲＳは通
常、Ｌｏｗレベルであり、Ｈｉｇｈレベルでリセットが
かかりはじめ、Ｌｏｗレベルに復帰してリセット状態か
ら抜けるものとする。
常、Ｌｏｗレベルであり、Ｈｉｇｈレベルでリセットが
かかりはじめ、Ｌｏｗレベルに復帰してリセット状態か
ら抜けるものとする。
【００３５】以下に、上記のように構成された非同期リ
セット回路の動作について説明する。
セット回路の動作について説明する。
【００３６】図３は、図２に示した非同期リセット回路
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【００３７】クロック信号ＣＬＫが入力されると、ま
ず、遅延回路２１において、クロック信号ＣＬＫが所定
の時間だけ遅延した信号Ｄ１が生成され、出力される。
ず、遅延回路２１において、クロック信号ＣＬＫが所定
の時間だけ遅延した信号Ｄ１が生成され、出力される。
【００３８】遅延回路２１から信号Ｄ１が出力される
と、遅延回路２２において、信号Ｄ１が所定の時間だけ
遅延した信号Ｄ２が生成され、出力される。
と、遅延回路２２において、信号Ｄ１が所定の時間だけ
遅延した信号Ｄ２が生成され、出力される。
【００３９】遅延回路２１，２２から出力された信号Ｄ
１，Ｄ２は、ＸＯＲゲート２３に入力され、それによ
り、信号Ｄ１の立ち上がりから信号Ｄ２の立ち上がりま
での期間だけＨｉｇｈレベルとなる、クロック信号ＣＬ
Ｋの倍クロック信号ＣＬＫ２がＸＯＲゲート２３から出
力される。
１，Ｄ２は、ＸＯＲゲート２３に入力され、それによ
り、信号Ｄ１の立ち上がりから信号Ｄ２の立ち上がりま
での期間だけＨｉｇｈレベルとなる、クロック信号ＣＬ
Ｋの倍クロック信号ＣＬＫ２がＸＯＲゲート２３から出
力される。
【００４０】なお、ＸＯＲゲート２３から出力されるク
ロック信号ＣＬＫ２においては、Ｈｉｇｈレベルである
期間がクロック信号ＣＬＫのエッジとが重なることはな
く、このクロック信号ＣＬＫ２によって非同期リセット
信号ＸＲＳがラッチされることになる。
ロック信号ＣＬＫ２においては、Ｈｉｇｈレベルである
期間がクロック信号ＣＬＫのエッジとが重なることはな
く、このクロック信号ＣＬＫ２によって非同期リセット
信号ＸＲＳがラッチされることになる。
【００４１】ＸＯＲゲート２３から出力されたクロック
信号ＣＬＫ２は、ラッチ回路３０内のＮＯＲゲート３２
に入力される。
信号ＣＬＫ２は、ラッチ回路３０内のＮＯＲゲート３２
に入力される。
【００４２】一方、外部から入力された非同期リセット
信号ＸＲＳは、ラッチ回路３０内のＮＯＲゲート３１に
入力される。
信号ＸＲＳは、ラッチ回路３０内のＮＯＲゲート３１に
入力される。
【００４３】その後、ラッチ回路３０において、入力さ
れたクロック信号ＣＬＫ２によって非同期リセット信号
ＸＲＳがラッチされ、クロック信号ＣＬＫの立ち上がり
あるいは立ち下がりに同期しないリセット信号ＸＲＳ２
が出力される。ここで、ラッチ回路３０から出力される
リセット信号ＸＲＳ２においては、非同期リセット信号
ＸＲＳの立ち上がりと同時に立ち下がるが、立ち上がる
タイミングはＸＯＲゲート２３の出力がＨｉｇｈレベル
である時に限られる。
れたクロック信号ＣＬＫ２によって非同期リセット信号
ＸＲＳがラッチされ、クロック信号ＣＬＫの立ち上がり
あるいは立ち下がりに同期しないリセット信号ＸＲＳ２
が出力される。ここで、ラッチ回路３０から出力される
リセット信号ＸＲＳ２においては、非同期リセット信号
ＸＲＳの立ち上がりと同時に立ち下がるが、立ち上がる
タイミングはＸＯＲゲート２３の出力がＨｉｇｈレベル
である時に限られる。
【００４４】ここで、ラッチ回路３０における動作につ
いて詳細に説明する。
いて詳細に説明する。
【００４５】初期状態で、非同期リセット信号ＸＲＳ及
びクロック信号ＣＬＫ２がＬｏｗレベルである場合、リ
セット信号ＸＲＳ２は不定であるが、クロック信号ＣＬ
Ｋ２の立ち上がりでリセット信号ＸＲＳ２はＨｉｇｈレ
ベルとなる。
びクロック信号ＣＬＫ２がＬｏｗレベルである場合、リ
セット信号ＸＲＳ２は不定であるが、クロック信号ＣＬ
Ｋ２の立ち上がりでリセット信号ＸＲＳ２はＨｉｇｈレ
ベルとなる。
【００４６】その後、非同期リセット信号ＸＲＳがＬｏ
ｗレベルである限り、クロック信号ＣＬＫ２が変動して
もリセット信号ＸＲＳ２はＨｉｇｈレベルのままであ
る。
ｗレベルである限り、クロック信号ＣＬＫ２が変動して
もリセット信号ＸＲＳ２はＨｉｇｈレベルのままであ
る。
【００４７】非同期リセット信号ＸＲＳが立ち上がる
と、同時にリセット信号ＸＲＳ２はＬｏｗレベルとな
る。ここからは、非同期リセット信号ＸＲＳがＨｉｇｈ
レベルである限り、クロック信号ＣＬＫ２が変動しても
リセット信号ＸＲＳ２はＬｏｗレベルに保たれる。
と、同時にリセット信号ＸＲＳ２はＬｏｗレベルとな
る。ここからは、非同期リセット信号ＸＲＳがＨｉｇｈ
レベルである限り、クロック信号ＣＬＫ２が変動しても
リセット信号ＸＲＳ２はＬｏｗレベルに保たれる。
【００４８】その後、非同期リセット信号ＸＲＳがＬｏ
ｗレベルとなることにより、非同期リセット信号ＸＲＳ
が終了するが、この時、クロック信号ＣＬＫ２の状態に
より、リセット信号ＸＲＳ２の挙動が２通り有り得る。
ｗレベルとなることにより、非同期リセット信号ＸＲＳ
が終了するが、この時、クロック信号ＣＬＫ２の状態に
より、リセット信号ＸＲＳ２の挙動が２通り有り得る。
【００４９】まず、非同期リセット信号ＸＲＳがＨｉｇ
ｈレベルからＬｏｗレベルになった時にクロック信号Ｃ
ＬＫ２がＨｉｇｈレベルであった場合、リセット信号Ｘ
ＲＳ２は、非同期リセット信号ＸＲＳがＨｉｇｈレベル
からＬｏｗレベルに変わったと同時に立ち上がり、同期
回路１０のリセットは終了する。この場合は、非同期リ
セット信号ＸＲＳのタイミングとリセット信号ＸＲＳ２
のタイミングとは同じである。
ｈレベルからＬｏｗレベルになった時にクロック信号Ｃ
ＬＫ２がＨｉｇｈレベルであった場合、リセット信号Ｘ
ＲＳ２は、非同期リセット信号ＸＲＳがＨｉｇｈレベル
からＬｏｗレベルに変わったと同時に立ち上がり、同期
回路１０のリセットは終了する。この場合は、非同期リ
セット信号ＸＲＳのタイミングとリセット信号ＸＲＳ２
のタイミングとは同じである。
【００５０】次に、非同期リセット信号ＸＲＳがＨｉｇ
ｈレベルからＬｏｗレベルになった時にクロック信号Ｃ
ＬＫ２がＬｏｗレベルであった場合は、リセット信号Ｘ
ＲＳ２は、クロック信号ＣＬＫ２がＨｉｇｈレベルにな
るまでＬｏｗレベルに保たれる。従って、リセット信号
ＸＲＳ２がＨｉｇｈレベルになるのは、非同期リセット
信号ＸＲＳがＬｏｗレベルになった後におけるクロック
信号ＣＬＫ２の立ち上がりと同時になる。
ｈレベルからＬｏｗレベルになった時にクロック信号Ｃ
ＬＫ２がＬｏｗレベルであった場合は、リセット信号Ｘ
ＲＳ２は、クロック信号ＣＬＫ２がＨｉｇｈレベルにな
るまでＬｏｗレベルに保たれる。従って、リセット信号
ＸＲＳ２がＨｉｇｈレベルになるのは、非同期リセット
信号ＸＲＳがＬｏｗレベルになった後におけるクロック
信号ＣＬＫ２の立ち上がりと同時になる。
【００５１】上述したように、リセット信号ＸＲＳ２
は、非同期リセット信号ＸＲＳのタイミングにかかわら
ず、クロック信号ＣＬＫ２がＨｉｇｈレベルである場合
にのみ立ち上がる。
は、非同期リセット信号ＸＲＳのタイミングにかかわら
ず、クロック信号ＣＬＫ２がＨｉｇｈレベルである場合
にのみ立ち上がる。
【００５２】このように、クロック信号ＣＬＫ２がＨｉ
ｇｈレベルである期間は、リセット信号ＸＲＳ２の立ち
上がりがクロック信号ＣＬＫの立ち上がり及び立ち下が
りエッジにかからないことが保証されているため、リセ
ット信号ＸＲＳ２の立ち上がりが、クロック信号ＣＬＫ
の立ち上がり及び立ち下がりエッジにかかることはな
く、それにより、同期回路１０を確実にリセットするこ
とができる。
ｇｈレベルである期間は、リセット信号ＸＲＳ２の立ち
上がりがクロック信号ＣＬＫの立ち上がり及び立ち下が
りエッジにかからないことが保証されているため、リセ
ット信号ＸＲＳ２の立ち上がりが、クロック信号ＣＬＫ
の立ち上がり及び立ち下がりエッジにかかることはな
く、それにより、同期回路１０を確実にリセットするこ
とができる。
【００５３】図４は、図１に示した非同期リセット回路
の他の構成例を示す回路ブロック図である。
の他の構成例を示す回路ブロック図である。
【００５４】本形態は図４に示すように、図２に示した
ものと比べて、遅延回路２１がラッチ回路３０と同期回
路１０との間に設けられて構成されている点のみが異な
り、他の構成については図２に示したものと同様であ
る。
ものと比べて、遅延回路２１がラッチ回路３０と同期回
路１０との間に設けられて構成されている点のみが異な
り、他の構成については図２に示したものと同様であ
る。
【００５５】本形態においては、ラッチ回路３０におい
て非同期リセット信号ＸＲＳがクロック信号ＣＬＫに同
期化された後、遅延回路２１において、ラッチ回路３０
から出力された信号が、クロック信号ＣＬＫのエッジに
かからないようにその立ち上がりのタイミングがずらさ
れ、それにより、確実な非同期リセットが実現されてい
る。リセットのかかりはじめに遅延がある点が、図２に
示したものと異なる。
て非同期リセット信号ＸＲＳがクロック信号ＣＬＫに同
期化された後、遅延回路２１において、ラッチ回路３０
から出力された信号が、クロック信号ＣＬＫのエッジに
かからないようにその立ち上がりのタイミングがずらさ
れ、それにより、確実な非同期リセットが実現されてい
る。リセットのかかりはじめに遅延がある点が、図２に
示したものと異なる。
【００５６】図５は、図１に示した非同期リセット回路
の他の構成例を示す回路ブロック図である。
の他の構成例を示す回路ブロック図である。
【００５７】本形態は図５に示すように、図２に示した
ＸＯＲゲート２３と遅延回路２２とを使用せず、遅延回
路２１にて遅延がかけられたクロック信号ＣＬＫによっ
て、非同期リセット信号ＸＲＳがラッチされるだけの構
成である。
ＸＯＲゲート２３と遅延回路２２とを使用せず、遅延回
路２１にて遅延がかけられたクロック信号ＣＬＫによっ
て、非同期リセット信号ＸＲＳがラッチされるだけの構
成である。
【００５８】本形態においては、回路規模がさらに小さ
くなるという効果があるが、その反面、同期回路内にお
いて動作クロックの立ち下がりエッジも利用している場
合には適用することができないという欠点を有してい
る。
くなるという効果があるが、その反面、同期回路内にお
いて動作クロックの立ち下がりエッジも利用している場
合には適用することができないという欠点を有してい
る。
【００５９】図６は、図１に示した非同期リセット回路
の他の構成例を示す回路ブロック図である。
の他の構成例を示す回路ブロック図である。
【００６０】本形態は図６に示すように、図５に示した
ものと比べて、遅延回路２１の入力に反転素子であるイ
ンバータ２４が設けられて構成されている点のみが異な
り、他の構成については図５に示したものと同様であ
る。
ものと比べて、遅延回路２１の入力に反転素子であるイ
ンバータ２４が設けられて構成されている点のみが異な
り、他の構成については図５に示したものと同様であ
る。
【００６１】本形態においては、同期回路内部が動作ク
ロックの立ち上がりエッジを利用せず、立ち下がりエッ
ジのみを利用している場合に適用することができ、図５
に示したものと同様に回路規模の小型化を図ることがで
きるという効果がある。
ロックの立ち上がりエッジを利用せず、立ち下がりエッ
ジのみを利用している場合に適用することができ、図５
に示したものと同様に回路規模の小型化を図ることがで
きるという効果がある。
【００６２】なお、図５及び図６に示したものにおいて
も、図４に示したものと同様の発想で、遅延回路２１
を、ラッチ回路３０と同期回路１０との間に配置する構
成にすることができる。その場合も、リセットのかかり
はじめに遅延がある点が、図５及び図６に示したものと
異なる。
も、図４に示したものと同様の発想で、遅延回路２１
を、ラッチ回路３０と同期回路１０との間に配置する構
成にすることができる。その場合も、リセットのかかり
はじめに遅延がある点が、図５及び図６に示したものと
異なる。
【００６３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００６４】（１）動作クロックのエッジにかからない
クロック信号を生成し、その信号に非同期リセット信号
を同期させ、同期回路のセットアップ・ホールドタイミ
ングの問題を回避しているため、非同期リセット信号が
入力されるタイミングによらず、同期回路を確実にリセ
ットすることができる。
クロック信号を生成し、その信号に非同期リセット信号
を同期させ、同期回路のセットアップ・ホールドタイミ
ングの問題を回避しているため、非同期リセット信号が
入力されるタイミングによらず、同期回路を確実にリセ
ットすることができる。
【００６５】（２）ゲート数の多いフリップフロップ回
路などを使用せず、少数の単純なゲート回路の組み合わ
せで構成されているため、回路面積が小さくて済み、確
実な非同期リセット回路を実現するためのコストアップ
を防ぐことができる。
路などを使用せず、少数の単純なゲート回路の組み合わ
せで構成されているため、回路面積が小さくて済み、確
実な非同期リセット回路を実現するためのコストアップ
を防ぐことができる。
【００６６】（３）回路規模が小さく、他の回路ブロッ
クに対して邪魔にならないため、非同期リセットを入力
する必要のある回路ブロックにこの回路を簡単に付加す
ることができる。
クに対して邪魔にならないため、非同期リセットを入力
する必要のある回路ブロックにこの回路を簡単に付加す
ることができる。
【００６７】（４）動作クロックの立ち上がり及び立ち
下がりエッジのどちらにも非同期リセットのタイミング
が重ならないように構成されているため、非同期リセッ
ト回路を付加するにあたり、同期回路内部で動作クロッ
ク信号の立ち上がり及び立ち下がりエッジのどちらが使
われているか考慮する必要がない。
下がりエッジのどちらにも非同期リセットのタイミング
が重ならないように構成されているため、非同期リセッ
ト回路を付加するにあたり、同期回路内部で動作クロッ
ク信号の立ち上がり及び立ち下がりエッジのどちらが使
われているか考慮する必要がない。
【図１】本発明の非同期リセット回路の実施の一形態を
示す図である。
示す図である。
【図２】図１に示した非同期リセット回路の一構成例を
示す回路ブロック図である。
示す回路ブロック図である。
【図３】図２に示した非同期リセット回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図４】図１に示した非同期リセット回路の他の構成例
を示す回路ブロック図である。
を示す回路ブロック図である。
【図５】図１に示した非同期リセット回路の他の構成例
を示す回路ブロック図である。
を示す回路ブロック図である。
【図６】図１に示した非同期リセット回路の他の構成例
を示す回路ブロック図である。
を示す回路ブロック図である。
【図７】従来の非同期リセット回路の一構成例を示す図
である。
である。
【図８】図７に示した非同期リセット回路の動作を説明
するための図であり、（ａ）は非同期リセット信号の立
ち上がりが同期回路へのクロックのエッジに重ならなか
った場合の動作を示す図、（ｂ）は非同期リセット信号
の立ち上がりがクロックのエッジとほとんど同時である
場合の動作を示す図である。
するための図であり、（ａ）は非同期リセット信号の立
ち上がりが同期回路へのクロックのエッジに重ならなか
った場合の動作を示す図、（ｂ）は非同期リセット信号
の立ち上がりがクロックのエッジとほとんど同時である
場合の動作を示す図である。
【図９】特開平７−２６１８７８号公報に開示された非
同期リセット方式を示す図であり、（ａ）は構成を示す
回路ブロック図、（ｂ）は（ａ）に示した回路の動作を
示すタイミングチャートである。
同期リセット方式を示す図であり、（ａ）は構成を示す
回路ブロック図、（ｂ）は（ａ）に示した回路の動作を
示すタイミングチャートである。
【図１０】特開平７−２６１８７８号公報に開示された
非同期リセット回路の他の構成例を示す回路ブロック図
である。
非同期リセット回路の他の構成例を示す回路ブロック図
である。
１０ 同期回路 １１，１２ フリップフロップ １３，２４ インバータ ２０ 非同期クロック生成回路 ２１，２２ 遅延回路 ２３ ＸＯＲゲート ３０ ラッチ回路 ３１，３２ ＮＯＲゲート
Claims (6)
- 【請求項１】 第１のクロック信号と該第１のクロック
信号とは同期していない非同期リセット信号とが入力さ
れ、前記第１のクロック信号に基づいて駆動するととも
に、前記非同期リセット信号に基づいてリセット動作が
行われる同期回路を有してなる非同期リセット回路にお
いて、 前記第１のクロック信号から、立ち上がり及び立ち下が
りが、該第１のクロック信号のエッジにかからないよう
な第２のクロック信号を生成し、出力する非同期クロッ
ク生成手段と、 前記第２のクロック信号に基づいて、前記非同期リセッ
ト信号から、立ち上がり及び立ち下がりが前記第１のク
ロック信号のエッジにかからないリセット信号を生成
し、出力するラッチ手段とを有し、 該ラッチ手段から出力されたリセット信号に基づいて前
記同期回路のリセット動作が行われることを特徴とする
非同期リセット回路。 - 【請求項２】 請求項１に記載の非同期リセット回路に
おいて、 前記ラッチ手段は、前記非同期リセット信号を、前記第
２のクロック信号でラッチし、該第２のクロック信号に
同期させることにより、立ち上がり及び立ち下がりが前
記第１のクロック信号のエッジにかからないリセット信
号を生成することを特徴とする非同期リセット回路。 - 【請求項３】 請求項１または請求項２に記載の非同期
リセット回路において、 前記非同期クロック生成手段は、 前記第１のクロック信号を所定時間だけ遅延して出力す
る第１の遅延手段と、 該第１に遅延手段から出力された信号を所定時間だけ遅
延して出力する第２の遅延手段と、 前記第１及び第２の遅延手段から出力された信号に基づ
いて前記第２のクロック信号を生成するＸＯＲゲートと
を有することを特徴とする非同期リセット回路。 - 【請求項４】 請求項３に記載の非同期リセット回路に
おいて、 前記ラッチ手段は、 前記非同期リセット信号を一方の入力とする第１のＮＯ
Ｒゲートと、 前記第２のクロック信号を一方の入力とする第２のＮＯ
Ｒゲートとを有し、 前記第１のＮＯＲゲートの他方の入力端子には前記第２
のＮＯＲゲートの出力端子が接続され、 前記第２のＮＯＲゲートの他方の入力端子には前記第１
のＮＯＲゲートの出力端子が接続され、 前記第１のＮＯＲゲートの出力を前記リセット信号とし
て出力することを特徴とする非同期リセット回路。 - 【請求項５】 請求項１または請求項２に記載の非同期
リセット回路において、 前記非同期クロック生成手段は、 前記第１のクロック信号を所定時間だけ遅延して前記第
２のクロック信号として出力する第１の遅延手段を有す
ることを特徴とする非同期リセット回路。 - 【請求項６】 請求項５に記載の非同期リセット回路に
おいて、 前記第１の遅延手段の入力に反転素子を有することを特
徴とする非同期リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313342A JPH11150451A (ja) | 1997-11-14 | 1997-11-14 | 非同期リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313342A JPH11150451A (ja) | 1997-11-14 | 1997-11-14 | 非同期リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150451A true JPH11150451A (ja) | 1999-06-02 |
Family
ID=18040103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313342A Pending JPH11150451A (ja) | 1997-11-14 | 1997-11-14 | 非同期リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097608A1 (ja) * | 2003-04-25 | 2004-11-11 | Nec Corporation | リセット回路とディジタル通信装置 |
| EP1434122A3 (en) * | 2002-12-16 | 2006-01-25 | Samsung Electronics Co., Ltd. | Apparatus and method for regenerating reset and clock signals and high-speed digital system incorporating the same |
-
1997
- 1997-11-14 JP JP9313342A patent/JPH11150451A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1434122A3 (en) * | 2002-12-16 | 2006-01-25 | Samsung Electronics Co., Ltd. | Apparatus and method for regenerating reset and clock signals and high-speed digital system incorporating the same |
| WO2004097608A1 (ja) * | 2003-04-25 | 2004-11-11 | Nec Corporation | リセット回路とディジタル通信装置 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
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