JP3166347B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明はクロック発生回路に関
し、特に連続する複数相の各相のクロック間に一定の遅
延時間をもつクロック発生回路に関する。
し、特に連続する複数相の各相のクロック間に一定の遅
延時間をもつクロック発生回路に関する。
【０００２】
【従来の技術】従来のクロック発生回路は、図４に示す
従来のクロック発生回路のブロック図のように、Ｑ０と
Ｑ１の２相のクロックを発振するクロック発振回路１
と、クロック発振回路１から出力信号Ｑ０を受けクロッ
ク出力のタイミングをコントロールする第１のＮＡＮＤ
２と、クロック発振回路１からの出力信号Ｑ１の出力を
受けクロック出力のタイミングをコントロールする第２
のＮＡＮＤ３と、第１のＮＡＮＤ２および第２のＮＡＮ
Ｄ３の出力を遅延させ、第２のＮＡＮＤ３に遅延信号を
入力する遅延回路８および第１のＮＡＮＤ２に遅延信号
を入力する遅延回路９と、第１のＮＡＮＤ２からの出力
を受けてΦ0 のクロックをドライブ出力する第１のイン
バータ６と、第２のＮＡＮＤ３からの出力を受けてΦ1
のクロックをドライブ出力する第２のインバータ７から
構成される。
従来のクロック発生回路のブロック図のように、Ｑ０と
Ｑ１の２相のクロックを発振するクロック発振回路１
と、クロック発振回路１から出力信号Ｑ０を受けクロッ
ク出力のタイミングをコントロールする第１のＮＡＮＤ
２と、クロック発振回路１からの出力信号Ｑ１の出力を
受けクロック出力のタイミングをコントロールする第２
のＮＡＮＤ３と、第１のＮＡＮＤ２および第２のＮＡＮ
Ｄ３の出力を遅延させ、第２のＮＡＮＤ３に遅延信号を
入力する遅延回路８および第１のＮＡＮＤ２に遅延信号
を入力する遅延回路９と、第１のＮＡＮＤ２からの出力
を受けてΦ0 のクロックをドライブ出力する第１のイン
バータ６と、第２のＮＡＮＤ３からの出力を受けてΦ1
のクロックをドライブ出力する第２のインバータ７から
構成される。
【０００３】次に図５に示す初期化後Φ0 がハイレベル
“１”を出力してから２度目にΦ0がハイレベル“１”
を出力するまでの様子のタイミングチャートを用いて動
作を説明する。
“１”を出力してから２度目にΦ0がハイレベル“１”
を出力するまでの様子のタイミングチャートを用いて動
作を説明する。
【０００４】Φn （ｎ＝０，１）の２相のクロックは、
クロック発振回路１からの出力信号Ｑｎ（ｎ＝０，１）
がハイレベルの期間に出力される。Φn （ｎ＝０，１）
の２相のクロックの出力される期間、すなわちクロック
発信回路１からの出力信号Ｑｎ（ｎ＝０，１）がハイレ
ベルの期間をΦn （ｎ＝０，１）とする。
クロック発振回路１からの出力信号Ｑｎ（ｎ＝０，１）
がハイレベルの期間に出力される。Φn （ｎ＝０，１）
の２相のクロックの出力される期間、すなわちクロック
発信回路１からの出力信号Ｑｎ（ｎ＝０，１）がハイレ
ベルの期間をΦn （ｎ＝０，１）とする。
【０００５】初期化後、Φ0 がＱ０の期間に図５のイン
バータ６の出力波形のように出力される。第１のＮＡＮ
Ｄ２からはΦ0 の反転Φ0 が出力される。
バータ６の出力波形のように出力される。第１のＮＡＮ
Ｄ２からはΦ0 の反転Φ0 が出力される。
【０００６】次に、第１のＮＡＮＤ２からの出力信号反
転Φ0 は、６段のインバータ８によって遅延信号反転Φ
’ 0 となり第２のＮＡＮＤ３へ入力される。すると、ク
ロック発振回路１からの出力信号Ｑ１がハイレベルの期
間で、且つ反転Φ’ 0 がハイレベルを出力している時に
第２のＮＡＮＤ３はアクティブであるから、Φ1 の出力
は図５のインバータ７の出力波形のようになる。
転Φ0 は、６段のインバータ８によって遅延信号反転Φ
’ 0 となり第２のＮＡＮＤ３へ入力される。すると、ク
ロック発振回路１からの出力信号Ｑ１がハイレベルの期
間で、且つ反転Φ’ 0 がハイレベルを出力している時に
第２のＮＡＮＤ３はアクティブであるから、Φ1 の出力
は図５のインバータ７の出力波形のようになる。
【０００７】次に、Φ1 がハイレベル“１”を出力して
から２度目のΦ0 がハイレベル“１”を出力するまでの
動作も同様に考えられるので、２度目のΦ0 の出力は図
５のインバータ６の出力のようになる。以後同様にして
Φ’ 0 Φ1 の出力を考えると、Φn （ｎ＝０，１）は式
（１），（２）で表される。
から２度目のΦ0 がハイレベル“１”を出力するまでの
動作も同様に考えられるので、２度目のΦ0 の出力は図
５のインバータ６の出力のようになる。以後同様にして
Φ’ 0 Φ1 の出力を考えると、Φn （ｎ＝０，１）は式
（１），（２）で表される。
【０００８】 Φn ＝Ｑn ・（反転Φ’ n ） ……（１） （ｎ＝０） Φn ＝Ｑn ・（反転Φ’ n-1 ） ……（２） （ｎ＝１） ここで、反転Φ’ n は反転Φn からインバータ６段分遅
延した信号であり、反転Φ’ n-1 は反転Φｎ−１からイ
ンバータ６段分遅延した信号である。
延した信号であり、反転Φ’ n-1 は反転Φｎ−１からイ
ンバータ６段分遅延した信号である。
【０００９】
【発明が解決しようとする課題】この従来のクロック発
生回路において、インバータ６段からなる遅延回路８，
９による遅延時間は、電源電圧に依存し、電源電圧が低
くなった場合に遅延時間は長くなる。この遅延時間は長
すぎると問題がおきる場合がある。
生回路において、インバータ６段からなる遅延回路８，
９による遅延時間は、電源電圧に依存し、電源電圧が低
くなった場合に遅延時間は長くなる。この遅延時間は長
すぎると問題がおきる場合がある。
【００１０】この遅延時間が長すぎる場合の動作を説明
するためのタイミングチャートを図６に示す。
するためのタイミングチャートを図６に示す。
【００１１】図６によれば、初期化後、Φ0 は図５のイ
ンバータ４の出力波形と同様に、その反転Φ0 も図５の
ＮＡＮＤ２の出力と同様に出力される。
ンバータ４の出力波形と同様に、その反転Φ0 も図５の
ＮＡＮＤ２の出力と同様に出力される。
【００１２】ここで、電源電圧が低くなり遅延回路８に
よる遅延時間が長くなると、反転Φ’ 0 が立ち下がるの
と反転Φ’ 0 が立ち上がるタイミングが、図５の場合に
比べて遅れる。反転Φ’ 0 は図６の６段インバータ８の
出力波形のようになる。
よる遅延時間が長くなると、反転Φ’ 0 が立ち下がるの
と反転Φ’ 0 が立ち上がるタイミングが、図５の場合に
比べて遅れる。反転Φ’ 0 は図６の６段インバータ８の
出力波形のようになる。
【００１３】前述した式（２）により、Φ1 は図６のイ
ンバータ７の出力波形のように、その反転Φ1 は図６の
ＮＡＮＤ３の出力波形のようになる。ここで、６段イン
バータ９の出力波形による遅延時間が長いので反転Φ’
1 が立ち下がるのと反転Φ’ 1 が立上がるのが遅れる。
すると、反転Φ’ 1 が立下がるのが図６の６段インバー
タ９のように２度目のＱ０の期間に入ってしまう。
ンバータ７の出力波形のように、その反転Φ1 は図６の
ＮＡＮＤ３の出力波形のようになる。ここで、６段イン
バータ９の出力波形による遅延時間が長いので反転Φ’
1 が立ち下がるのと反転Φ’ 1 が立上がるのが遅れる。
すると、反転Φ’ 1 が立下がるのが図６の６段インバー
タ９のように２度目のＱ０の期間に入ってしまう。
【００１４】その結果、前述の式（１）により、Φ0 は
図６のインバータ４の出力のようになり、本来１相のク
ロックは１種類のパルス波形であるべきにもかかわら
ず、Φ0 は１相のクロックに２種類のパルス波形を生じ
てしまい、所望のクロックが得られないという欠点を有
していた。
図６のインバータ４の出力のようになり、本来１相のク
ロックは１種類のパルス波形であるべきにもかかわら
ず、Φ0 は１相のクロックに２種類のパルス波形を生じ
てしまい、所望のクロックが得られないという欠点を有
していた。
【００１５】本発明の目的は、上述の欠点を除去するこ
とにより、連続する複数相のクロックを出力するクロッ
ク発生回路で、各相のクロックが前相のクロックによっ
て遅延をうけるときに、期待されたタイミングとは異な
るタイミングでクロックが生成されないようにすること
にある。
とにより、連続する複数相のクロックを出力するクロッ
ク発生回路で、各相のクロックが前相のクロックによっ
て遅延をうけるときに、期待されたタイミングとは異な
るタイミングでクロックが生成されないようにすること
にある。
【００１６】
【課題を解決するための手段】本発明のクロック発生回
路は、第１のＳＲフリップフロップ回路の帰還経路にそ
れぞれ遅延手段を接続し、セット端子に第１のクロック
を、リセット端子に前記第１のクロックよりも位相の遅
れた第２のクロックを入力し、セット側の出力端子から
前記第１のクロックの後縁に同期し前記第１のクロック
よりもパルス幅の狭い第３のクロックを、リセット側の
出力端から前記第２のクロックの後縁に同期し前記第２
のクロックよりもパルス幅の狭い第４のクロックをそれ
ぞれ出力するクロック発生回路において、前記遅延手段
は、前記第３または前記第４のクロックをインバータに
入力し、このインバータの出力端を前記第１のＳＲフリ
ップフロップのセット端子と複数個従属接続したインバ
ータ群の初段に入力端に接続し、その最終段の出力端を
第２のＳＲフリップフロップのリセット端子と２入力Ｎ
ＯＲの一方の入力端とに接続し、前記２入力ＮＯＲの他
方の入力端に前記第２のＳＲフリップフロップの出力端
を接続するとともに、前記第３または前記第４のクロッ
クに対し所定の遅延時間を有する遅延信号を前記２入力
ＮＯＲの出力端から取り出す構成を有し、前記遅延信号
の前縁と前記第３または前記第４のクロックの前縁との
間の第１の遅延時間を前記インバータの遅延量により決
定し、前記遅延信号の後縁と前記第３または前記第４の
クロックの後縁との間の第２の遅延時間を前記第２のＳ
Ｒフリップフロップと前記インバータ群の出力との論理
合成により決定することを特徴とする。
路は、第１のＳＲフリップフロップ回路の帰還経路にそ
れぞれ遅延手段を接続し、セット端子に第１のクロック
を、リセット端子に前記第１のクロックよりも位相の遅
れた第２のクロックを入力し、セット側の出力端子から
前記第１のクロックの後縁に同期し前記第１のクロック
よりもパルス幅の狭い第３のクロックを、リセット側の
出力端から前記第２のクロックの後縁に同期し前記第２
のクロックよりもパルス幅の狭い第４のクロックをそれ
ぞれ出力するクロック発生回路において、前記遅延手段
は、前記第３または前記第４のクロックをインバータに
入力し、このインバータの出力端を前記第１のＳＲフリ
ップフロップのセット端子と複数個従属接続したインバ
ータ群の初段に入力端に接続し、その最終段の出力端を
第２のＳＲフリップフロップのリセット端子と２入力Ｎ
ＯＲの一方の入力端とに接続し、前記２入力ＮＯＲの他
方の入力端に前記第２のＳＲフリップフロップの出力端
を接続するとともに、前記第３または前記第４のクロッ
クに対し所定の遅延時間を有する遅延信号を前記２入力
ＮＯＲの出力端から取り出す構成を有し、前記遅延信号
の前縁と前記第３または前記第４のクロックの前縁との
間の第１の遅延時間を前記インバータの遅延量により決
定し、前記遅延信号の後縁と前記第３または前記第４の
クロックの後縁との間の第２の遅延時間を前記第２のＳ
Ｒフリップフロップと前記インバータ群の出力との論理
合成により決定することを特徴とする。
【００１７】
【００１８】
【実施例】次に本発明について図面を参照しながら説明
する。図１（ａ）は本発明の一実施例のブロック図であ
る。図１（ａ）において、従来例と異なる本発明に固有
の部分は遅延回路４，５である。
する。図１（ａ）は本発明の一実施例のブロック図であ
る。図１（ａ）において、従来例と異なる本発明に固有
の部分は遅延回路４，５である。
【００１９】他の部分の構成は従来例と同様である。ク
ロック発振回路１からのクロック信号Ｑ０と、遅延回路
５からの遅延信号をうける第１のＮＡＮＤ２は、第１の
インバータ６を介してΦ0 のクロックをドライブ出力
し、クロック発振回路１からのクロック信号Ｑ１と、遅
延回路４からの遅延信号をうける第２のＮＡＮＤ３は、
第２のインバータ７を介してΦ1 のクロックをドライブ
出力する。
ロック発振回路１からのクロック信号Ｑ０と、遅延回路
５からの遅延信号をうける第１のＮＡＮＤ２は、第１の
インバータ６を介してΦ0 のクロックをドライブ出力
し、クロック発振回路１からのクロック信号Ｑ１と、遅
延回路４からの遅延信号をうける第２のＮＡＮＤ３は、
第２のインバータ７を介してΦ1 のクロックをドライブ
出力する。
【００２０】図１（ｂ）に遅延回路の一例を示す。図１
（ｂ）の遅延回路４，５は、入力信号を反転させるイン
バータ４１と、インバータ４１の出力信号を遅延させる
６段のインバータ４２と、インバータ４１の出力信号を
セット信号、６段のインバータ４２の出力信号をリセッ
ト信号として取込むＲＳフリップフロップ（ＲＳＦＦ）
４３と、ＲＳフリップフロップ４３の出力信号Ｑと６段
のインバータ４２の出力信号を受ける２入力ＮＯＲ４４
を備えている。
（ｂ）の遅延回路４，５は、入力信号を反転させるイン
バータ４１と、インバータ４１の出力信号を遅延させる
６段のインバータ４２と、インバータ４１の出力信号を
セット信号、６段のインバータ４２の出力信号をリセッ
ト信号として取込むＲＳフリップフロップ（ＲＳＦＦ）
４３と、ＲＳフリップフロップ４３の出力信号Ｑと６段
のインバータ４２の出力信号を受ける２入力ＮＯＲ４４
を備えている。
【００２１】図２に、この遅延回路４，５の動作を説明
するためのタイミングチャートを示す。図１（ｂ）のイ
ンバータ４１に信号Ａを入力する。すると、図１（ｂ）
のインバータ４１の出力信号は、信号Ａが反転してイン
バータ一段分遅れた信号Ｂとなる。又、図１（ｂ）の６
段のインバータ４２の出力信号は、信号Ｂよりもインバ
ータ６段分遅れた信号Ｃとなる。
するためのタイミングチャートを示す。図１（ｂ）のイ
ンバータ４１に信号Ａを入力する。すると、図１（ｂ）
のインバータ４１の出力信号は、信号Ａが反転してイン
バータ一段分遅れた信号Ｂとなる。又、図１（ｂ）の６
段のインバータ４２の出力信号は、信号Ｂよりもインバ
ータ６段分遅れた信号Ｃとなる。
【００２２】ここで、ＲＳフリップフロップ４３の動作
について考える。ＲＳフリップフロップ４３の出力信号
Ｑは、セット信号Ｓの立ち上がりに同期して立ち上が
り、リセット信号Ｒの立ち上がりに同期して立ち下が
る。
について考える。ＲＳフリップフロップ４３の出力信号
Ｑは、セット信号Ｓの立ち上がりに同期して立ち上が
り、リセット信号Ｒの立ち上がりに同期して立ち下が
る。
【００２３】今、図１（ｂ）において、ＲＳフリップフ
ロップ４２のセット信号Ｓは信号Ｂ、リセット信号は信
号Ｃである。
ロップ４２のセット信号Ｓは信号Ｂ、リセット信号は信
号Ｃである。
【００２４】その結果、ＲＳフリップフロップ４２の出
力Ｑの信号Ｄは、信号Ｂの立ち上がりに同期して立ち上
がり、信号Ｃの立ち上がりに同期して立ち下がるので、
図２の信号Ｄのようになる。図（ｂ）の２入力ＮＯＲ４
４の出力の信号Ｅは、信号Ｃと信号ＤのＮＯＲであるか
ら信号Ｅとなる。
力Ｑの信号Ｄは、信号Ｂの立ち上がりに同期して立ち上
がり、信号Ｃの立ち上がりに同期して立ち下がるので、
図２の信号Ｄのようになる。図（ｂ）の２入力ＮＯＲ４
４の出力の信号Ｅは、信号Ｃと信号ＤのＮＯＲであるか
ら信号Ｅとなる。
【００２５】信号Ａと信号Ｅとを比べると、立ち上がり
部分ではαの遅延があり、立ち上がり部分ではβの遅延
がある。図２に示すように、遅延βの長さに比べて遅延
αは短い。
部分ではαの遅延があり、立ち上がり部分ではβの遅延
がある。図２に示すように、遅延βの長さに比べて遅延
αは短い。
【００２６】図３に、この遅延回路４，５を使ったクロ
ック発生回路の動作を説明するためのタイミングチャー
トを示す。
ック発生回路の動作を説明するためのタイミングチャー
トを示す。
【００２７】初めに、Ｑ０の期間に第１のインバータ６
からΦ0 が出力される。この時、Φ0 の反転Φ0 が第１
のＮＡＮＤ２から遅延回路４に出力される。遅延回路４
からの出力信号は反転Φ0 に対して、立ち上がるところ
での遅延時間が長いのに対して、立ち下がるところでは
遅延時間が短い。よって、遅延回路４からの出力信号で
ある反転Φ’ 0 は図３の遅延回路４の出力の波形のよう
になる。
からΦ0 が出力される。この時、Φ0 の反転Φ0 が第１
のＮＡＮＤ２から遅延回路４に出力される。遅延回路４
からの出力信号は反転Φ0 に対して、立ち上がるところ
での遅延時間が長いのに対して、立ち下がるところでは
遅延時間が短い。よって、遅延回路４からの出力信号で
ある反転Φ’ 0 は図３の遅延回路４の出力の波形のよう
になる。
【００２８】次に、Φ1 は図３のインバータ７の出力波
形のようになる。この時、Φ1 の反転Φ1 が第２のＮＡ
ＮＤ３から遅延回路５に出力される。遅延回路５からの
出力は反転Φ1 に関して、立ち上がるところでの遅延時
間が長いのに対して、立ち下がるところでは遅延時間が
短い。よって、遅延回路５からの出力反転Φ’ 1 は図３
の遅延回路５の出力波形のようになる。つまり、反転Φ
’ 1 が立ち下がる期間がＱ０の期間に入らない。その結
果、式（２）よりΦ1 は、図３のインバータ６の出力波
形のようになる。
形のようになる。この時、Φ1 の反転Φ1 が第２のＮＡ
ＮＤ３から遅延回路５に出力される。遅延回路５からの
出力は反転Φ1 に関して、立ち上がるところでの遅延時
間が長いのに対して、立ち下がるところでは遅延時間が
短い。よって、遅延回路５からの出力反転Φ’ 1 は図３
の遅延回路５の出力波形のようになる。つまり、反転Φ
’ 1 が立ち下がる期間がＱ０の期間に入らない。その結
果、式（２）よりΦ1 は、図３のインバータ６の出力波
形のようになる。
【００２９】
【発明の効果】以上説明したように本発明では、複数相
クロック間の遅延時間が、立ち上がりの遅延時間に比べ
て、立ち下がりの遅延時間の方が短くなるようにつくら
れているので、電源電圧が下がって遅延時間が長くなっ
た場合でも、従来のクロック出力回路が期待されたタイ
ミングとは異なるタイミングでクロックを出力していた
のを改善し、期待されたタイミングで出力できるという
効果を有する。
クロック間の遅延時間が、立ち上がりの遅延時間に比べ
て、立ち下がりの遅延時間の方が短くなるようにつくら
れているので、電源電圧が下がって遅延時間が長くなっ
た場合でも、従来のクロック出力回路が期待されたタイ
ミングとは異なるタイミングでクロックを出力していた
のを改善し、期待されたタイミングで出力できるという
効果を有する。
【図１】図１（ａ）は、本発明の一実施例のクロック発
生回路を示すブロック図、（ｂ）は一実施例の遅延回路
４，５の一例を示す回路図である。
生回路を示すブロック図、（ｂ）は一実施例の遅延回路
４，５の一例を示す回路図である。
【図２】遅延回路４，５の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】図１に示した一実施例のΦ0 とΦ1 が出力され
る時のタイミングチャートである。
る時のタイミングチャートである。
【図４】従来のクロック発生回路を示すブロック図であ
る。
る。
【図５】従来例のΦ0 とΦ1 が出力される時のタイミン
グチャートである。
グチャートである。
【図６】従来例の遅延回路の遅延時間が長すぎたときの
Φ0 とΦ1 が出されるタイミングチャートである。
Φ0 とΦ1 が出されるタイミングチャートである。
１ クロック発振回路 ２ 第１のＮＡＮＤ ３ 第２のＮＡＮＤ ４，５ 遅延回路 ６ 第１のインバータ ７ 第２のインバータ ８，９，４２ ６段インバータ ４１ インバータ ４３ ＲＳフリップフロップ（ＲＳＦＦ） ４４ ２入力ＮＯＲ
Claims (1)
- 【請求項１】 第１のＳＲフリップフロップ回路の帰還
経路にそれぞれ遅延手段を接続し、セット端子に第１の
クロックを、リセット端子に前記第１のクロックよりも
位相の遅れた第２のクロックを入力し、セット側の出力
端子から前記第１のクロックの後縁に同期し前記第１の
クロックよりもパルス幅の狭い第３のクロックを、リセ
ット側の出力端から前記第２のクロックの後縁に同期し
前記第２のクロックよりもパルス幅の狭い第４のクロッ
クをそれぞれ出力するクロック発生回路において、前記
遅延手段は、前記第３または前記第４のクロックをイン
バータに入力し、このインバータの出力端を前記第１の
ＳＲフリップフロップのセット端子と複数個従属接続し
たインバータ群の初段に入力端に接続し、その最終段の
出力端を第２のＳＲフリップフロップのリセット端子と
２入力ＮＯＲの一方の入力端とに接続し、前記２入力Ｎ
ＯＲの他方の入力端に前記第２のＳＲフリップフロップ
の出力端を接続するとともに、前記第３または前記第４
のクロックに対し所定の遅延時間を有する遅延信号を前
記２入力ＮＯＲの出力端から取り出す構成を有し、前記
遅延信号の前縁と前記第３または前記第４のクロックの
前縁との間の第１の遅延時間を前記インバータの遅延量
により決定し、前記遅延信号の後縁と前記第３または前
記第４のクロックの後縁との間の第２の遅延時間を前記
第２のＳＲフリップフロップと前記インバータ群の出力
との論理合成により決定することを特徴とするクロック
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29752492A JP3166347B2 (ja) | 1992-11-09 | 1992-11-09 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29752492A JP3166347B2 (ja) | 1992-11-09 | 1992-11-09 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152348A JPH06152348A (ja) | 1994-05-31 |
| JP3166347B2 true JP3166347B2 (ja) | 2001-05-14 |
Family
ID=17847644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29752492A Expired - Fee Related JP3166347B2 (ja) | 1992-11-09 | 1992-11-09 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166347B2 (ja) |
-
1992
- 1992-11-09 JP JP29752492A patent/JP3166347B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06152348A (ja) | 1994-05-31 |
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