JPH0277914A - 多相クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル論理回路に係り、特に高速電子計算
機のクロック生成に好適な多相クロック発生回路に関す
る。

〔従来の技術〕

従来の多相クロック発生回路は、例えば特開昭５９−３
０１２４号公報に記載されるように原発振信号からシフ
トレジスタを使用して、シフトレジスタの各段のブリッ
プフロップ出力信号をクロック信号とする方式であった
。

〔発明が解決しようとする課題〕

上記従来技術は、シフトレジスタの出力を直接クロック
信号とするものであるため、シフトレジスタを構成する
フリップフロップの特性差が考慮されておらず相間スキ
ューが大きくなるという問題があり、かつクロック信号
のパルス幅がシフトレジスタのトリガ信号の周期に固定
されてしまうという問題があった。

本発明の目的は、相間スキューが少なく、かつパルス幅
の可変機能を有する多相クロック信号発生回路を提供す
ることにある。

〔課題を解決するための手段〕

上記目的は、原発振クロックのパルス幅を制御するパル
ス幅可変回路を持ち、パルス幅可変回路を介さない原発
振クロックで動作するシフトレジスタを持ち、パルス幅
可変回路の出力と、シフトレジスタを構成する各段のフ
リップフロップの出力をＡＮＤｔ、た信号を多相クロッ
ク信号とすることにより達成される。

パルス幅可変回路は、原発振クロックと、原発振クロッ
クを遅延させた信号を論理積演算することにより原発振
クロックより幅のせまいクロックを発生せしめ、原発振
クロックと、原発振クロックを遅延させた信号を論理和
演算することにより原発振クロックより幅の広いクロッ
クを発生することができ、これらの信号を選択して任意
のパルス幅の信号を得ることができる。

〔作用〕 複数個のフリップフロップを縦列接続したシフトレジス
タは、原発振クロックに周期して、原発振クロックの周
期時間の幅を有した信号を出力するように動作する。

一方、パルス幅可変回路を介して出力される信号は、原
発振クロックに対しパルス幅可変回路による遅延時間分
だけ遅れた動作となる。

前記フリッププロップの遅延時間を考慮して、パルス幅
可変回路の遅延時間を、原発振クロックの周期を超えな
い範囲に設定することにより、シフトレジスタを構成す
るフリップフロップの出力とパルス幅可変回路の出力を
論理積演算することにより、原発振クロックの周期を超
えない範囲で任意の多相クロックを得ることができる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。本実施例では、４個のトリガタイプフリップフロップ
を縦列接続したシフトレジスタが示されている。

第１図において、原発振クロックＣは、直接シフトレジ
スタ１内のフリップフロップ１１〜１４のトリガ端子に
接続されており、第１段目のフリップフロップ１１のデ
ータ入力にはシフトデータＦが入力される。

フリッププロップ１１の出力ＡＯは、後段のフリップフ
ロップ１２のデータ入力となる。以下同様にブリップフ
ロップ１３．１４が接続されている。

一方、原発振クロックＣは、パルス幅可変回路２に入力
され、パルス幅可変回路２の出力ＣＰはＡＮＤ回路３１
〜３４の入力となる。

ＡＮＤ回路３１〜３４のもう一方の入力は、フリップフ
ロップ１１〜１４の出力ＡＯ〜Ａ３がそれぞれ接続され
、出力ＴＯ〜Ｔ３となる。

上記の様な回路構成におけるタイムチャートを第２図に
示す。

シフトデータＦは、原発振クロックＣに周期しかつ、原
発振クロックＣの４サイクルに１回定期的に入力される
。シフトデータＦが論理１になると、原発振クロックＣ
によりフリップフロップ１１〜１４に、原発振クロック
Ｃの周期幅のデータが順次転送されフリップフロップ１
１〜１４の出力Ａ０〜Ａ３には第２図に示すようなＡＯ
〜Ａ３の波形が出力される。

パルス幅可変回路の出力ＣＰは原発振クロックＣに周期
し、かつ原発振クロックＣのパルス幅と異ったパルス幅
を有したものとなる。

フリップフロップ１１〜１４の出力ＡＯ〜Ａ３と、パル
ス幅可変回路の出力ＣＰをそれぞれ、ＡＮＤ回路３１〜
３４にて論理積をとれば、ＡＮＤ回路３１〜３４の出力
Ｔｏ−Ｔ３は第２図に示すようになり、多相のクロック
を得ることができる。

次に、パルス幅可変回路について第３図、第４図を用い
て説明する。

本実施例でのパルス幅可変回路は、説明を簡便にするた
め４種の異ったパルス幅を作成する回路構成となってい
る。

原発振クロックＣは、遅延回路２１（ここではインバー
タ回路を遅延回路にしている。）に接続し。

遅延回路の段数の異なる２つの信号ＣＤＩ、ＣＤ２を得
る。遅延回路出力ＣＤＩ、ＣＤ２はそれぞれ、ＡＮＤ回
路２２およびＯＲ回路２３に接続され、ＡＮＤ回路２２
．ＯＲ回路２３のもう一方の入力には原発振クロックＣ
を接続する。

ＡＮＤ回路２２．ＯＲ回路２３の出力は、選択回路２４
により、どれか１つが選択され出力ＣＰを得る。

選択回路２４には、１本以上の選択信号ＳによりＣＰ１
〜ＣＰ４を任意に選択する。

上記の様な回路構成におけるパルス幅可変回路の動作例
を、第４図のタイムチャートに示す。

原発振クロックＣは、遅延回路２段分のデイレイ、を有
した遅延信号ＣＤＩと、４段分のデイレイを有した遅延
信号ＣＤ２となる。原発振クロックＣと、遅延信号ＣＤ
ＩのＡＮＤ信号ＣＰＩは原発振クロックＣに対して遅延
回路のデイレイ分だけ細いパルス幅の信号となり、原発
振クロックＣと。

遅延信号ＣＤＩのＯＲ信号ＣＰ２は、原発振クロックＣ
に対して遅延回路のデイレイ分だけ太いパルス幅の信号
となる。以下同様にＣＦ２は、原発振クロックＣに対し
て、遅延回路４段分のデイレイ値だけ、細いパルス幅と
なり、ＣＦ２は太いパルス幅となる。

なお、原発振クロックＣに同期し、かつ原発振クロック
Ｃの４サイクルに１回出力されるシフトデータ信号Ｆの
作成回路を第５図に示し１本回路の動作タイムチャート
を第６図に示す。

本動作は、一般に分周回路と呼ばれ周知であるため説明
は省略する。

本実施例では、シフトレジスタのフリップフロップ段数
を４段としたが、フリップフロップの段数を増加させ、
フリップフロップの段数分だけ、ＡＮＤ回路を準備すれ
ば任意の相数のクロック信号が作成できるのは明らかで
あり、また、パルス幅可変回路においても、原発振クロ
ックの周期を超えない範囲であるならば、遅延回路の段
数の異なる信号を多数準備することにより、パルス幅の
可変範囲を広げられることは明らかである。又、遅延手
段としては、本実施例ではインバータ回路を用いる方式
としているが、配線長等のデイレイ手段を用いてもよい
。

〔発明の効果〕

本発明によれば、クロックスキューの少ない多相のタロ
ツクが少ないハードウェア量で実現できるため、多相の
クロックを使用した装置の高速化が可能となり、また、
クロックパルス幅が容易に可変可能となるため、多相ク
ロックを使用した装置のクロックパルス幅マージンテス
トが容易になるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例の多相クロック発生回路図、
第２図は第１図の動作例を示すタイムチャート、第３図
は第１図のパルス幅可変回路の構成図、第４図は第３図
の動作例を示すタイムチャート、第５図は第１図におけ
るシフトデータ作成回路図、第６図は第５図の動作例を
示すタイムチャートである。 １・・・シフトレジスタ、１１−１４・・・フリップフ
ロップ、２・・・パルス幅可変回路、２１・・・遅延回
路（インバータ回路）　、２２．３１〜３４・・・ＡＮ
Ｄ回路、２３・・・ＯＲ回路、２４・・・選択回路。 晃６ｒｆ！４ 晃ど呂

Claims (1)

1. 【特許請求の範囲】 １、原発振クロックをトリガ信号とする複数個のフリッ
   プフロップを縦列接続したシフトレジスタと、原発振信
   号のパルス幅を可変するパルス幅可変回路と、前記シフ
   トレジスタの各段のフリップフロップ出力と、前記パル
   ス幅可変回路の出力の論理積をとる複数個のＡＮＤゲー
   トから成り、前記ＡＮＤゲートの出力をクロック信号と
   する多相クロック発生回路。 ２、請求項１において、原発振クロックを遅延する遅延
   回路と、原発振クロックと、前記遅延回路の出力の論理
   積をとるアンド回路と、論理和をとるオア回路と、前記
   複数のアンド回路およびオア回路の出力のいずれか１つ
   を選択する選択回路から成るパルス幅可変回路を有する
   多相クロック発生回路。