JP2002055732A - デスキュー回路を有するクロック生成器 - Google Patents
デスキュー回路を有するクロック生成器Info
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- JP2002055732A JP2002055732A JP2001170952A JP2001170952A JP2002055732A JP 2002055732 A JP2002055732 A JP 2002055732A JP 2001170952 A JP2001170952 A JP 2001170952A JP 2001170952 A JP2001170952 A JP 2001170952A JP 2002055732 A JP2002055732 A JP 2002055732A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【課題】 デスキュー回路を有するクロック生成器を提
供する。 【解決手段】 クロック生成器は波形生成器およびデス
キュー回路を含む。波形生成器は、入力クロック信号に
よってクロック動作し、波形信号を生成する。デスキュ
ー回路は、波形生成器に接続され、出力クロック信号の
スキューが入力クロック信号に対して小さくなるよう
に、波形生成器からの波形信号を入力クロック信号でゲ
ート制御して、出力クロック信号を生成する。
供する。 【解決手段】 クロック生成器は波形生成器およびデス
キュー回路を含む。波形生成器は、入力クロック信号に
よってクロック動作し、波形信号を生成する。デスキュ
ー回路は、波形生成器に接続され、出力クロック信号の
スキューが入力クロック信号に対して小さくなるよう
に、波形生成器からの波形信号を入力クロック信号でゲ
ート制御して、出力クロック信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にディジタル
回路に関し、より詳細には、クロック生成回路に関す
る。さらに詳細には、本発明はデスキュー回路（deskew
er）を有するクロック生成器に関する。
回路に関し、より詳細には、クロック生成回路に関す
る。さらに詳細には、本発明はデスキュー回路（deskew
er）を有するクロック生成器に関する。
【０００２】
【従来の技術】クロック信号は、一般に、周波数で表さ
れる速度のハイとローの電圧レベル間の周期的な遷移を
含み、その周波数は１秒間に起こるハイ／ロー遷移の数
で測定される。集積回路内で、様々なディジタル論理回
路のタイミングは一般に１つまたは複数のクロック信号
で制御される。クロック信号は、ディジタル論理回路の
バス・サイクルを同期させるために使用される。したが
って、集積回路内の全てのディジタル論理回路は、クロ
ック信号に基づいてデータの演算を開始する。より具体
的に言うと、ディジタル論理回路は、クロック信号の立
上りエッジおよび／または立下りエッジに関連して、そ
の出力信号の状態を変える。
れる速度のハイとローの電圧レベル間の周期的な遷移を
含み、その周波数は１秒間に起こるハイ／ロー遷移の数
で測定される。集積回路内で、様々なディジタル論理回
路のタイミングは一般に１つまたは複数のクロック信号
で制御される。クロック信号は、ディジタル論理回路の
バス・サイクルを同期させるために使用される。したが
って、集積回路内の全てのディジタル論理回路は、クロ
ック信号に基づいてデータの演算を開始する。より具体
的に言うと、ディジタル論理回路は、クロック信号の立
上りエッジおよび／または立下りエッジに関連して、そ
の出力信号の状態を変える。
【０００３】
【発明が解決しようとする課題】集積回路内で、クロッ
ク信号は一般にクロック生成器で生成される。時には、
集積回路内の異なるディジタル論理回路が異なる周波数
のクロック信号を必要とする時に、異なるディジタル論
理回路の要求を満たす特殊な周波数のクロック信号を生
成するために、別個のクロック生成器が利用される可能
性がある。集積回路内の異なるディジタル論理回路にク
ロック信号を供給するために複数のクロック生成器が利
用される時に、ディジタル論理回路の各々へのクロック
信号入力の間に、遅延時間の差が生じる可能性がある。
この遅延時間はクロック・スキューとして知られてい
る。製造時に生じた多くの軽微なプロセスのばらつきに
よってもクロック・スキューは発生することがあるの
で、クロック・スキューは一般に避けることができない
が、本開示はクロック・スキューを減少させた改良され
たクロック生成器を提供する。
ク信号は一般にクロック生成器で生成される。時には、
集積回路内の異なるディジタル論理回路が異なる周波数
のクロック信号を必要とする時に、異なるディジタル論
理回路の要求を満たす特殊な周波数のクロック信号を生
成するために、別個のクロック生成器が利用される可能
性がある。集積回路内の異なるディジタル論理回路にク
ロック信号を供給するために複数のクロック生成器が利
用される時に、ディジタル論理回路の各々へのクロック
信号入力の間に、遅延時間の差が生じる可能性がある。
この遅延時間はクロック・スキューとして知られてい
る。製造時に生じた多くの軽微なプロセスのばらつきに
よってもクロック・スキューは発生することがあるの
で、クロック・スキューは一般に避けることができない
が、本開示はクロック・スキューを減少させた改良され
たクロック生成器を提供する。
【０００４】
【課題を解決するための手段】本発明の好ましい実施形
態によると、クロック生成回路は波形生成器およびデス
キュー回路を含む。波形生成器は、入力クロック信号に
よってクロック動作し、波形信号を生成する。デスキュ
ー回路は、波形生成器に接続されており、波形生成器か
らの波形信号を入力クロック信号でゲート制御して、出
力クロック信号のスキューが入力クロック信号に対して
小さくなるような出力クロック信号を生成する。
態によると、クロック生成回路は波形生成器およびデス
キュー回路を含む。波形生成器は、入力クロック信号に
よってクロック動作し、波形信号を生成する。デスキュ
ー回路は、波形生成器に接続されており、波形生成器か
らの波形信号を入力クロック信号でゲート制御して、出
力クロック信号のスキューが入力クロック信号に対して
小さくなるような出力クロック信号を生成する。
【０００５】本発明の全ての目的、機能および利点は、
下記の詳細に書かれた説明で明らかになるであろう。
下記の詳細に書かれた説明で明らかになるであろう。
【０００６】
【発明の実施の形態】５０％のデューティ・サイクル・
クロックが要求される次の２つの従来技術クロック生成
回路を検討されたい。図面、特に図１を参照して、従来
技術に従った第１のクロック生成回路のブロック図を示
す。図示のように、クロック生成回路１０は、有限状態
機械（ＦＳＭ）１１、Ｄフリップフロップ１２、マルチ
プレクサ１３、および様々な論理ゲートを含む。
クロックが要求される次の２つの従来技術クロック生成
回路を検討されたい。図面、特に図１を参照して、従来
技術に従った第１のクロック生成回路のブロック図を示
す。図示のように、クロック生成回路１０は、有限状態
機械（ＦＳＭ）１１、Ｄフリップフロップ１２、マルチ
プレクサ１３、および様々な論理ゲートを含む。
【０００７】一般に、ＦＳＭ１１は、クロック入力信号
１６に対してクロック分割を行う。しかし、ＦＳＭ１１
は、一動作分割を行うことができないし、さらに奇数の
クロック分割で５０％のデューティ・サイクルを実現す
ることができない。このようにして、コントローラ１７
により一経路分割１８を実現するために、マルチプレク
サ１３が使用される。さらに、ＡＮＤ論理ゲート１４お
よびＯＲ論理ゲート１５を加えたＤフリップフロップ１
２が、これは半サイクル・パルス引伸ばし器として知ら
れているが、５０％デューティ・サイクルを達成するた
めに奇数クロック分割を引き伸ばすように使用される。
１６に対してクロック分割を行う。しかし、ＦＳＭ１１
は、一動作分割を行うことができないし、さらに奇数の
クロック分割で５０％のデューティ・サイクルを実現す
ることができない。このようにして、コントローラ１７
により一経路分割１８を実現するために、マルチプレク
サ１３が使用される。さらに、ＡＮＤ論理ゲート１４お
よびＯＲ論理ゲート１５を加えたＤフリップフロップ１
２が、これは半サイクル・パルス引伸ばし器として知ら
れているが、５０％デューティ・サイクルを達成するた
めに奇数クロック分割を引き伸ばすように使用される。
【０００８】クロック生成回路１０に関連した問題が少
なくとも３つある。第１に、一経路分割１８の長さはＮ
経路分割１９の長さと異なる。第２に、Ｎ経路分割１９
では、奇数のクロック分割と偶数のクロック分割とで２
つの異なる経路がある。第３に、クロック生成回路１０
の最長経路の構成要素が多すぎる。すなわち、ＦＳＭ１
１、ＡＮＤ論理ゲート１４、Ｄフリップフロップ１２、
ＯＲ論理ゲート１５、およびマルチプレクサ１３は多す
ぎる。このようにして、集積回路内の異なる論理回路に
クロック信号を供給するために、いくつかのクロック生
成回路１０が使用される時に、各々の論理回路へのクロ
ック入力の間に大きなクロック・スキューが起こりそう
である。
なくとも３つある。第１に、一経路分割１８の長さはＮ
経路分割１９の長さと異なる。第２に、Ｎ経路分割１９
では、奇数のクロック分割と偶数のクロック分割とで２
つの異なる経路がある。第３に、クロック生成回路１０
の最長経路の構成要素が多すぎる。すなわち、ＦＳＭ１
１、ＡＮＤ論理ゲート１４、Ｄフリップフロップ１２、
ＯＲ論理ゲート１５、およびマルチプレクサ１３は多す
ぎる。このようにして、集積回路内の異なる論理回路に
クロック信号を供給するために、いくつかのクロック生
成回路１０が使用される時に、各々の論理回路へのクロ
ック入力の間に大きなクロック・スキューが起こりそう
である。
【０００９】図２を参照して、従来技術に従った第２の
クロック生成回路のブロック図を示す。図示のように、
クロック生成回路２０は、２Ｎカウンタ分割２１、遅延
回路２２、およびＸＯＲ論理ゲート２３を含む。ＦＳＭ
分割器（図１のクロック生成回路１０のような）を使用
する代わりに、クロック生成回路２０はクロック二倍器
（すなわち、遅延回路２２およびＸＯＲ論理ゲート２
３）を使用し、その後に２Ｎカウンタ分割２１が続い
て、偶数のクロック分割および５０％デューティ・サイ
クルの要求を実現する。
クロック生成回路のブロック図を示す。図示のように、
クロック生成回路２０は、２Ｎカウンタ分割２１、遅延
回路２２、およびＸＯＲ論理ゲート２３を含む。ＦＳＭ
分割器（図１のクロック生成回路１０のような）を使用
する代わりに、クロック生成回路２０はクロック二倍器
（すなわち、遅延回路２２およびＸＯＲ論理ゲート２
３）を使用し、その後に２Ｎカウンタ分割２１が続い
て、偶数のクロック分割および５０％デューティ・サイ
クルの要求を実現する。
【００１０】クロック生成回路２０に関連した問題が少
なくとも４つある。第１に、異なるクロック周波数に対
応するために、遅延回路２２を注意深く調整しなければ
ならない。第２に、２Ｎカウンタ分割２１へのクロック
入力として２Ｘクロックを必要とすることは、現在の技
術では制限される可能性がある。第３に、最終的にクロ
ック出力信号２５を生成するＸＯＲ論理ゲート２３を通
る経路について、タイミング解析を行わなければならな
い。第４に、クロック生成回路２０の最長経路には依然
として余りにも多くの構成要素がある。すなわち、ＸＯ
Ｒ論理ゲート２３、クロック・ツリー（２Ｎカウンタ分
割２１内）、クロック分配器（２Ｎカウンタ分割２１
内）、およびレジスタ（２Ｎカウンタ分割２１内）であ
る。このようにして、図１のクロック生成回路１０と同
様に、集積回路内の異なる論理回路にクロック信号を供
給するためにいくつかのクロック生成回路２０が使用さ
れる時に、各論理回路へのクロック入力の間に大きなク
ロック・スキューが起こりそうである。
なくとも４つある。第１に、異なるクロック周波数に対
応するために、遅延回路２２を注意深く調整しなければ
ならない。第２に、２Ｎカウンタ分割２１へのクロック
入力として２Ｘクロックを必要とすることは、現在の技
術では制限される可能性がある。第３に、最終的にクロ
ック出力信号２５を生成するＸＯＲ論理ゲート２３を通
る経路について、タイミング解析を行わなければならな
い。第４に、クロック生成回路２０の最長経路には依然
として余りにも多くの構成要素がある。すなわち、ＸＯ
Ｒ論理ゲート２３、クロック・ツリー（２Ｎカウンタ分
割２１内）、クロック分配器（２Ｎカウンタ分割２１
内）、およびレジスタ（２Ｎカウンタ分割２１内）であ
る。このようにして、図１のクロック生成回路１０と同
様に、集積回路内の異なる論理回路にクロック信号を供
給するためにいくつかのクロック生成回路２０が使用さ
れる時に、各論理回路へのクロック入力の間に大きなク
ロック・スキューが起こりそうである。
【００１１】本発明は、クロック・スキューの少ない改
良されたクロック生成回路を提供する。図３を参照し
て、本発明の好ましい実施形態に従ったクロック生成回
路のブロック図を示す。図示のように、クロック生成回
路３０は波形生成器３１およびクロック・デスキュー回
路６０を含む。波形生成器３１は、当技術分野で公知の
任意の波形生成器回路で実現される可能性がある。例え
ば、波形生成器３１は図１のクロック生成回路１０また
は図２のクロック生成回路２０で実現することができ
る。
良されたクロック生成回路を提供する。図３を参照し
て、本発明の好ましい実施形態に従ったクロック生成回
路のブロック図を示す。図示のように、クロック生成回
路３０は波形生成器３１およびクロック・デスキュー回
路６０を含む。波形生成器３１は、当技術分野で公知の
任意の波形生成器回路で実現される可能性がある。例え
ば、波形生成器３１は図１のクロック生成回路１０また
は図２のクロック生成回路２０で実現することができ
る。
【００１２】クロック・デスキュー回路６０は、２個の
Ｄフリップフロップ３２〜３３、３個の２入力ＡＮＤ論
理ゲート３４〜３６、および１個の３入力ＯＲ論理ゲー
ト３７を含む。クロック・デスキュー回路６０は、波形
生成器３１の出力ｘからの波形信号をクロック入力信号
３８でゲート制御して（または、それらの信号を結合し
て）、クロック出力信号３９を生成する。クロック・デ
スキュー回路６０は、クロック入力信号３８のクロック
・サイクルに従って、出力ｘからの波形信号を１クロッ
ク・サイクルだけ遅らせる。本質において、クロック・
デスキュー回路６０は、レジスタのパイプライン集合が
データ・フロー信号に対して作用するのと全く同じよう
に、波形生成器３１の出力ｘからの波形信号に対して作
用する。その結果、クロック出力信号３９は、クロック
入力信号３８に対して非常に緊密にタイミングが合って
いて、ほとんどスキューがない。
Ｄフリップフロップ３２〜３３、３個の２入力ＡＮＤ論
理ゲート３４〜３６、および１個の３入力ＯＲ論理ゲー
ト３７を含む。クロック・デスキュー回路６０は、波形
生成器３１の出力ｘからの波形信号をクロック入力信号
３８でゲート制御して（または、それらの信号を結合し
て）、クロック出力信号３９を生成する。クロック・デ
スキュー回路６０は、クロック入力信号３８のクロック
・サイクルに従って、出力ｘからの波形信号を１クロッ
ク・サイクルだけ遅らせる。本質において、クロック・
デスキュー回路６０は、レジスタのパイプライン集合が
データ・フロー信号に対して作用するのと全く同じよう
に、波形生成器３１の出力ｘからの波形信号に対して作
用する。その結果、クロック出力信号３９は、クロック
入力信号３８に対して非常に緊密にタイミングが合って
いて、ほとんどスキューがない。
【００１３】クロック生成回路３０にはクリティカルな
タイミング経路が２つある。第１のクリティカルなタイ
ミング経路は、ＡＮＤ論理ゲート３４の１つの入力にあ
るインバータ（「あわ」で示されている）、ＡＮＤ論理
ゲート３４、およびＯＲ論理ゲート３７である。第２の
クリティカルなタイミング経路は、ＡＮＤ論理ゲート３
５の１つの入力にあるバッファ（図示されていない）、
ＡＮＤ論理ゲート３５、およびＯＲ論理ゲート３７であ
る。ＡＮＤ論理ゲート３５の入力にあるバッファの目的
は、ＡＮＤ論理ゲート３４の入力にあるインバータのタ
イミングに合せるためである。ＡＮＤ論理ゲート３６は
クリティカルなタイミング経路ではない。クロック生成
回路３０の上記の２つのクリティカルな経路は、当業者
が理解するように、ＮＡＮＤ論理ゲートで実施すること
ができる。
タイミング経路が２つある。第１のクリティカルなタイ
ミング経路は、ＡＮＤ論理ゲート３４の１つの入力にあ
るインバータ（「あわ」で示されている）、ＡＮＤ論理
ゲート３４、およびＯＲ論理ゲート３７である。第２の
クリティカルなタイミング経路は、ＡＮＤ論理ゲート３
５の１つの入力にあるバッファ（図示されていない）、
ＡＮＤ論理ゲート３５、およびＯＲ論理ゲート３７であ
る。ＡＮＤ論理ゲート３５の入力にあるバッファの目的
は、ＡＮＤ論理ゲート３４の入力にあるインバータのタ
イミングに合せるためである。ＡＮＤ論理ゲート３６は
クリティカルなタイミング経路ではない。クロック生成
回路３０の上記の２つのクリティカルな経路は、当業者
が理解するように、ＮＡＮＤ論理ゲートで実施すること
ができる。
【００１４】図１、２のクロック生成回路に優るクロッ
ク生成回路３０の１つの明らかな利点は、クリティカル
なタイミング経路がはるかに短いことである。さらに、
論理ゲート対３４／３７と論理ゲート対３５／３７の間
の対称によって、クロック出力信号３９に対して最小の
パルス縮小が可能になる。さらに、クロック生成回路３
０は、クロック入力信号３８のエッジのいずれか１つか
ら得られる立上りエッジか立ち下がりエッジかいずれか
のクロック出力信号３９を出力することができる。唯一
の条件は、波形生成器３１の出力波形が、Ｄフリップフ
ロップ３２、３３で半分のデューティ・サイクルの設定
および保持時間を満たす必要があることである。これ
は、必要であれば、追加の組のパイプライン動作レジス
タで容易に行うことができる。
ク生成回路３０の１つの明らかな利点は、クリティカル
なタイミング経路がはるかに短いことである。さらに、
論理ゲート対３４／３７と論理ゲート対３５／３７の間
の対称によって、クロック出力信号３９に対して最小の
パルス縮小が可能になる。さらに、クロック生成回路３
０は、クロック入力信号３８のエッジのいずれか１つか
ら得られる立上りエッジか立ち下がりエッジかいずれか
のクロック出力信号３９を出力することができる。唯一
の条件は、波形生成器３１の出力波形が、Ｄフリップフ
ロップ３２、３３で半分のデューティ・サイクルの設定
および保持時間を満たす必要があることである。これ
は、必要であれば、追加の組のパイプライン動作レジス
タで容易に行うことができる。
【００１５】図４を参照して、本発明の代替実施形態に
よるクロック生成回路のブロック図を示す。図示のよう
に、クロック生成回路４０は、ＦＳＭ４１およびクロッ
ク・デスキュー回路５０を含む。図２の２Ｘクロック周
波数のようなクロック生成回路２０の動作の代わりに、
ＦＳＭ４１は１Ｘクロック周波数で動作して、２つの出
力ｐ、ｑの情報を別々に符号化し、その情報によって、
クロック生成回路４０は、クロック・サイクルごとに１
つまたは２つのクロック・エッジを伝えることができる
ようになる。クロック・サイクルごとに、ＦＳＭ４１は
出力ｐとｑに２つの値を生成する。出力ｐは、クロック
・サイクルの第１の半分の値を与え、出力ｑは同じクロ
ック・サイクルの第２の半分の値を与える。あるいは、
その逆もまた真である。出力ｐとｑの値は、各クロック
・サイクルで異なる可能性がある。
よるクロック生成回路のブロック図を示す。図示のよう
に、クロック生成回路４０は、ＦＳＭ４１およびクロッ
ク・デスキュー回路５０を含む。図２の２Ｘクロック周
波数のようなクロック生成回路２０の動作の代わりに、
ＦＳＭ４１は１Ｘクロック周波数で動作して、２つの出
力ｐ、ｑの情報を別々に符号化し、その情報によって、
クロック生成回路４０は、クロック・サイクルごとに１
つまたは２つのクロック・エッジを伝えることができる
ようになる。クロック・サイクルごとに、ＦＳＭ４１は
出力ｐとｑに２つの値を生成する。出力ｐは、クロック
・サイクルの第１の半分の値を与え、出力ｑは同じクロ
ック・サイクルの第２の半分の値を与える。あるいは、
その逆もまた真である。出力ｐとｑの値は、各クロック
・サイクルで異なる可能性がある。
【００１６】クロック・デスキュー回路５０は、２個の
Ｄフリップフロップ４２〜４３、３個の２入力ＡＮＤ論
理ゲート４４〜４６、および１個の３入力ＯＲ論理ゲー
ト４７を含む。ＡＮＤ論理ゲート４４〜４６およびＯＲ
論理ゲート４７の論理式は、次のようである。 （￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤ
ａ） ここで、ａおよびｂは、それぞれフリップフロップ４
２、４３からの出力であり、ｃはクロック入力信号４８
である。図３のクロック・デスキュー回路６０と同様
に、クロック・デスキュー回路５０はＦＳＭ４１の出力
ａおよびｂからの波形信号をクロック入力信号４８でゲ
ート制御して（または、それらの信号を結合して）、ク
ロック出力信号４９を生成する。クロック・デスキュー
回路５０は、クロック入力信号４８のクロック・サイク
ルに従って、両方の出力ａとｂからの波形信号を１クロ
ック・サイクルだけ遅らせる。クロック・デスキュー回
路５０は、レジスタのパイプライン集合がデータ・フロ
ー信号に対して作用するのと全く同じように、ＦＳＭ４
１の出力ａとｂからの波形信号に作用する。このように
して、クロック出力信号４９は、サイクルごとに完全に
ＦＳＭ４１の制御を受ける。その結果、クロック出力信
号４９は、クロック入力信号４８に対して非常に緊密に
タイミングが合っていて、ほとんどスキューがない。
Ｄフリップフロップ４２〜４３、３個の２入力ＡＮＤ論
理ゲート４４〜４６、および１個の３入力ＯＲ論理ゲー
ト４７を含む。ＡＮＤ論理ゲート４４〜４６およびＯＲ
論理ゲート４７の論理式は、次のようである。 （￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤ
ａ） ここで、ａおよびｂは、それぞれフリップフロップ４
２、４３からの出力であり、ｃはクロック入力信号４８
である。図３のクロック・デスキュー回路６０と同様
に、クロック・デスキュー回路５０はＦＳＭ４１の出力
ａおよびｂからの波形信号をクロック入力信号４８でゲ
ート制御して（または、それらの信号を結合して）、ク
ロック出力信号４９を生成する。クロック・デスキュー
回路５０は、クロック入力信号４８のクロック・サイク
ルに従って、両方の出力ａとｂからの波形信号を１クロ
ック・サイクルだけ遅らせる。クロック・デスキュー回
路５０は、レジスタのパイプライン集合がデータ・フロ
ー信号に対して作用するのと全く同じように、ＦＳＭ４
１の出力ａとｂからの波形信号に作用する。このように
して、クロック出力信号４９は、サイクルごとに完全に
ＦＳＭ４１の制御を受ける。その結果、クロック出力信
号４９は、クロック入力信号４８に対して非常に緊密に
タイミングが合っていて、ほとんどスキューがない。
【００１７】説明したように、本発明は、クロック・ス
キューを減少させた改良されたクロック生成回路を提供
する。図３および４のデスキュー回路は、３個のＡＮＤ
論理ゲートおよび１個のＯＲ論理ゲートで実現される
が、当業者が理解するように、デスキュー回路はまたＮ
ＡＮＤまたは他の論理ゲートでも実現することができ
る。
キューを減少させた改良されたクロック生成回路を提供
する。図３および４のデスキュー回路は、３個のＡＮＤ
論理ゲートおよび１個のＯＲ論理ゲートで実現される
が、当業者が理解するように、デスキュー回路はまたＮ
ＡＮＤまたは他の論理ゲートでも実現することができ
る。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１９】（１）波形信号を生成するための波形生成
器であって、入力クロック信号によってクロック動作す
る波形生成器と、前記波形生成器に接続され、前記出力
クロック信号が前記入力クロック信号に緊密に結合され
るように、前記波形信号を前記入力クロック信号でゲー
ト制御して出力クロック信号を生成するためのデスキュ
ー回路とを備えたクロック生成回路。 （２）前記波形生成器が有限状態機械である上記（１）
に記載のクロック生成回路。 （３）前記デスキュー回路が、ただ２つだけのフリップ
フロップを有する複数の論理回路を含む上記（１）に記
載のクロック生成回路。 （４）前記複数の論理回路が、（￣ｃＡＮＤａ）ＯＲ
（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）の論理式を有し、こ
こでａとｂが前記ただ２つだけのフリップフロップから
の出力であり、ｃが前記入力クロック信号である上記
（３）に記載のクロック生成回路。 （５）波形信号を生成するための波形生成器であって、
入力クロック信号でクロック動作する波形生成器と、前
記波形生成器に結合された、前記波形生成器から前記波
形信号を受け取るためのただ２つだけのフリップフロッ
プと、出力クロック信号が前記入力クロック信号に対し
て小さなスキューを有するように、前記ただ２つだけの
フリップフロップからの出力信号を結合して、前記出力
クロック信号を生成する、複数の論理ゲートとを備える
クロック生成回路。 （６）前記波形生成器が有限状態機械である上記（５）
に記載のクロック生成回路。 （７）前記複数の論理回路が、（￣ｃＡＮＤａ）ＯＲ
（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）の論理式を有し、こ
こでａおよびｂが前記ただ２つだけのフリップフロップ
からの出力であり、ｃが前記入力クロック信号である上
記（５）に記載のクロック生成回路。 （８）前記複数の論理回路が、３つの論理ＡＮＤゲート
および１つの論理ＯＲゲートを含む上記（５）に記載の
クロック生成回路。 （９）クロック生成回路の入力クロック信号と出力クロ
ック信号の間のクロック・スキューを減少させる方法で
あって、前記入力クロック信号から直接の波形信号を生
成することと、前記直接波形を前記入力クロック信号で
ゲート制御して前記出力クロック信号を生成することと
を含む方法。
器であって、入力クロック信号によってクロック動作す
る波形生成器と、前記波形生成器に接続され、前記出力
クロック信号が前記入力クロック信号に緊密に結合され
るように、前記波形信号を前記入力クロック信号でゲー
ト制御して出力クロック信号を生成するためのデスキュ
ー回路とを備えたクロック生成回路。 （２）前記波形生成器が有限状態機械である上記（１）
に記載のクロック生成回路。 （３）前記デスキュー回路が、ただ２つだけのフリップ
フロップを有する複数の論理回路を含む上記（１）に記
載のクロック生成回路。 （４）前記複数の論理回路が、（￣ｃＡＮＤａ）ＯＲ
（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）の論理式を有し、こ
こでａとｂが前記ただ２つだけのフリップフロップから
の出力であり、ｃが前記入力クロック信号である上記
（３）に記載のクロック生成回路。 （５）波形信号を生成するための波形生成器であって、
入力クロック信号でクロック動作する波形生成器と、前
記波形生成器に結合された、前記波形生成器から前記波
形信号を受け取るためのただ２つだけのフリップフロッ
プと、出力クロック信号が前記入力クロック信号に対し
て小さなスキューを有するように、前記ただ２つだけの
フリップフロップからの出力信号を結合して、前記出力
クロック信号を生成する、複数の論理ゲートとを備える
クロック生成回路。 （６）前記波形生成器が有限状態機械である上記（５）
に記載のクロック生成回路。 （７）前記複数の論理回路が、（￣ｃＡＮＤａ）ＯＲ
（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤａ）の論理式を有し、こ
こでａおよびｂが前記ただ２つだけのフリップフロップ
からの出力であり、ｃが前記入力クロック信号である上
記（５）に記載のクロック生成回路。 （８）前記複数の論理回路が、３つの論理ＡＮＤゲート
および１つの論理ＯＲゲートを含む上記（５）に記載の
クロック生成回路。 （９）クロック生成回路の入力クロック信号と出力クロ
ック信号の間のクロック・スキューを減少させる方法で
あって、前記入力クロック信号から直接の波形信号を生
成することと、前記直接波形を前記入力クロック信号で
ゲート制御して前記出力クロック信号を生成することと
を含む方法。
【図１】従来技術による第１のクロック生成回路のブロ
ック図である。
ック図である。
【図２】従来技術による第２のクロック生成回路のブロ
ック図である。
ック図である。
【図３】本発明の好ましい実施形態によるクロック生成
回路のブロック図である。
回路のブロック図である。
【図４】本発明の代替実施形態によるクロック生成回路
のブロック図である。
のブロック図である。
１０ クロック生成回路 １１ 有限状態機械（ＦＳＭ） １２ Ｄフリップフロップ １３ マルチプレクサ １４ ＡＮＤ論理ゲート １５ ＯＲ論理ゲート １６ クロック入力信号 １７ コントローラ １８ 一経路分割 １９ Ｎ経路分割 ２０ クロック生成回路 ２１ ２Ｎカウンタ分割 ２２ 遅延回路 ２３ ＸＯＲ論理ゲート ３０ クロック生成回路 ３１ 波形生成器 ３２ Ｄフリップフロップ ３３ Ｄフリップフロップ ３４ ２入力ＡＮＤ論理ゲート ３５ ２入力ＡＮＤ論理ゲート ３６ ２入力ＡＮＤ論理ゲート ３７ ３入力ＯＲ論理ゲート ３８ クロック入力信号 ３９ クロック出力信号 ４０ クロック生成回路 ４１ ＦＳＭ ４２ Ｄフリップフロップ ４３ Ｄフリップフロップ ４４ ２入力ＡＮＤ論理ゲート ４５ ２入力ＡＮＤ論理ゲート ４６ ２入力ＡＮＤ論理ゲート ４７ ３入力ＯＲ論理ゲート ４８ クロック入力信号 ４９ クロック出力信号 ５０ クロック・デスキュー回路 ６０ クロック・デスキュー回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー＝コン・ワン アメリカ合衆国07645 ニュージャージー 州モントヴェール モーガン・コート ２ Ｆターム(参考） 5B079 BA20 BC03 CC14 DD20
Claims (9)
- 【請求項１】波形信号を生成するための波形生成器であ
って、入力クロック信号によってクロック動作する波形
生成器と、 前記波形生成器に接続され、前記出力クロック信号が前
記入力クロック信号に緊密に結合されるように、前記波
形信号を前記入力クロック信号でゲート制御して出力ク
ロック信号を生成するためのデスキュー回路とを備えた
クロック生成回路。 - 【請求項２】前記波形生成器が有限状態機械である請求
項１に記載のクロック生成回路。 - 【請求項３】前記デスキュー回路が、ただ２つだけのフ
リップフロップを有する複数の論理回路を含む請求項１
に記載のクロック生成回路。 - 【請求項４】前記複数の論理回路が、 （￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤ
ａ）の論理式を有し、ここでａとｂが前記ただ２つだけ
のフリップフロップからの出力であり、ｃが前記入力ク
ロック信号である請求項３に記載のクロック生成回路。 - 【請求項５】波形信号を生成するための波形生成器であ
って、入力クロック信号でクロック動作する波形生成器
と、 前記波形生成器に結合された、前記波形生成器から前記
波形信号を受け取るためのただ２つだけのフリップフロ
ップと、 出力クロック信号が前記入力クロック信号に対して小さ
なスキューを有するように、前記ただ２つだけのフリッ
プフロップからの出力信号を結合して、前記出力クロッ
ク信号を生成する、複数の論理ゲートとを備えるクロッ
ク生成回路。 - 【請求項６】前記波形生成器が有限状態機械である請求
項５に記載のクロック生成回路。 - 【請求項７】前記複数の論理回路が、 （￣ｃＡＮＤａ）ＯＲ（ｃＡＮＤｂ）ＯＲ（ｂＡＮＤ
ａ）の論理式を有し、ここでａおよびｂが前記ただ２つ
だけのフリップフロップからの出力であり、ｃが前記入
力クロック信号である請求項５に記載のクロック生成回
路。 - 【請求項８】前記複数の論理回路が、３つの論理ＡＮＤ
ゲートおよび１つの論理ＯＲゲートを含む請求項５に記
載のクロック生成回路。 - 【請求項９】クロック生成回路の入力クロック信号と出
力クロック信号の間のクロック・スキューを減少させる
方法であって、 前記入力クロック信号から直接の波形信号を生成するこ
とと、 前記直接波形を前記入力クロック信号でゲート制御して
前記出力クロック信号を生成することとを含む方法。
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