KR20220065667A - 이미지 테스트 시스템, 테스트 어셈블리 및 이미지 캡쳐 카드 - Google Patents

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Abstract

이미지 테스트 시스템은 테스트 어셈블리 및 이미지 캡쳐 카드를 포함한다. 상기 테스트 어셈블리는 테스트 대상으로부터 테스트 신호를 획득하기 위해 제공되고, 그리고 상기 테스트 신호의 신호 전송 형식을 변환하기 위한 인터페이스 변환 회로를 포함한다. 상기 이미지 캡쳐 카드는 상기 테스트 어셈블리로부터 상기 테스트 신호를 획득하고 그리고 상기 테스트 신호로부터 이미지 데이터를 획득하기 위해 제공된다. 상기 이미지 테스트 시스템은 상기 테스트 신호로부터 테스트 신호 클록을 획득하기 위한 테스트 신호 클록 생성 회로를 더 포함하거나, 상기 이미지 캡쳐 카드가 상기 테스트 대상으로부터 상기 테스트 신호 클록을 직접적으로 획득하기 위한 한 쌍의 클록 입력 핀을 더 포함한다.

Description

이미지 테스트 시스템, 테스트 어셈블리 및 이미지 캡쳐 카드{IMAGE TEST SYSTEM, TEST ASSEMBLY AND IMAGE CAPTURE CARD}
본 발명은 테스트 시스템 및 테스트 어셈블리, 그리고 이들의 데이터 캡쳐 카드에 관한 것이다. 특히 본 발명은 이미지 테스트 시스템 및 테스트 어셈블리, 그리고 이들의 이미지 캡쳐 카드에 관한 것이다.
일반적으로 반도체 테스트 장치에 포함된 이미지 캡쳐 카드는 사전에 이미지 캡쳐 컴포넌트(예를 들어 카메라)로 캡쳐된 이미지 신호를 해독하기 위한 로직 처리 장치(logic processing unit)와 함께 제공된다. 그런 다음에 해독된 이미지 신호는 추가적인 처리를 위해 후위(back-end) 이미지 처리 장치에 전송된다. 따라서 현재는 반도체 장치를 위한 테스트 항목 중에서도 이미지 테스트가 중요한 부분이다. 초고품질의 이미지의 요구를 충족시키기 위해, 이미지 신호의 전송은 D형 물리계층(이하에 "D-PHY") 신호의 원형을 대체하기 위해 서서히 C형 물리계층(이하에 "C-PHY") 신호의 형식으로 처리되게 되었다. 현재 D-PHY 신호는 차동 전송 방식으로 전송되고, 그리고 이미지 데이터의 시간 차이 보정(timing correction)을 수행하기 위해 테스트 시스템에 클록 데이터(clock data)가 제공된다. 그에 비해 C-PHY 신호는 차동 전송의 대상이 아니기 때문에 C-PHY 신호는(D-PHY 신호에 비해) 오직 짧은 신호 전송 경로에 적합하다. 또한 현재는 C-PHY 신호가 오직 데이터 정보와 함께 제공되고, 보정을 위한 클록 정보와 함께 제공되지는 않는다.
현재의 이미지 테스트 시스템 구조에서는 이미지 캡쳐 카드가 테스트 어셈블리(예를 들어 프로버)를 통해 C-PHY 신호를 캡쳐할 수 있고, 그런 다음 C-PHY 신호는 데이터 변환 장치를 통해 이미지 캡쳐 카드에 있는 로직 처리 장치에 의해 판독될 수 있는 형식의 신호로 변환될 수 있다. 그러나 기판 레이아웃(substrate layout)의 제한 때문에 프로버 및 데이터 변환 장치 사이에 더 긴 데이터 전송 경로가 존재할 수 있고, 결과적으로 더 긴 데이터 전송 경로에 의한 더 많은 에너지 소비 및 C-PHY 신호의 지연이 발생한다. 뿐만 아니라 신호 타이밍(signal timing)의 오프셋(offset) 때문에 지터(jitter) 문제가 발생할 수 있고, 이는 테스트 시스템의 정확성에 악영향을 준다. 보정 클록(correction clock)(예: 이상 클록(ideal clock))을 생성하기 위해 클록 생성기가 데이터 변환 장치 내에 배치되지만, 상기 보정 클록은 지연된 C-PHY 신호에 맞추어져 있지 않을 수 있다.
따라서 상기에 언급된 문제들을 완화시키고 그리고/또는 제거하기 위해 향상된 이미지 테스트 시스템, 테스트 어셈블리 및 이미지 캡쳐 카드를 제공하는 것이 바람직하다.
본 발명의 목적은 테스트 어셈블리 및 이미지 캡쳐 카드를 포함하는 이미지 테스트 시스템을 제공하는 것이다. 상기 테스트 어셈블리는 테스트 대상으로부터 테스트 신호를 획득하기 위해 제공되고, 그리고 테스트 신호의 신호 전송 형식을 변환하기 위한 인터페이스 변환 회로를 포함한다. 상기 이미지 캡쳐 카드는 테스트 어셈블리로부터 테스트 신호를 획득하고 그리고 상기 테스트 신호로부터 이미지 데이터를 얻기 위해 제공된다. 상기 이미지 테스트 시스템은 상기 테스트 신호로부터 테스트 신호 클록을 얻기 위해 테스트 신호 클록 생성 회로를 더 포함하거나, 또는 상기 이미지 캡쳐 카드가 상기 테스트 대상으로부터 직접적으로 테스트 신호 클록을 획득하기 위해 한 쌍의 클록 입력 핀을 더 포함한다.
본 발명의 다른 목적은 이미지 테스트 시스템에 배치된 테스트 어셈블리를 제공하는 것이고, 상기 이미지 테스트 시스템은 이미지 캡쳐 카드를 포함한다. 상기 테스트 어셈블리는 제1 전송 인터페이스, 테스트 신호 클록 생성 회로, 인터페이스 변환 회로 및 제2 전송 인터페이스를 포함한다. 상기 제1 전송 인터페이스는 테스트 대상으로부터 테스트 신호를 획득하기 위해 제공된다. 상기 테스트 신호 클록 생성 회로는 테스트 신호로부터 테스트 신호 클록을 얻고, 그리고 상기 테스트 신호 클록을 이미지 캡쳐 카드에 전송하기 위해 제공된다. 상기 인터페이스 변환 회로는 테스트 신호의 신호 전송 형식을 변환하기 위해 제공된다. 상기 제2 전송 인터페이스는 테스트 신호를 이미지 캡쳐 카드에 전송하기 위해 제공된다.
본 발명의 또 다른 목적은 이미지 테스트 시스템에 배치된 이미지 캡쳐 카드를 제공하는 것이고, 상기 이미지 테스트 시스템은 테스트 신호를 이미지 캡쳐 카드에 전송하기 위한 테스트 어셈블리를 포함한다. 상기 이미지 캡쳐 카드는 테스트 신호 클록 생성 회로 및 로직 처리 장치를 포함한다. 상기 테스트 신호 클록 생성 회로는 테스트 신호로부터 테스트 신호 클록을 얻기 위해 제공된다. 상기 로직 처리 장치는 테스트 신호 클록에 따라 테스트 신호로부터 이미지 데이터를 획득하기 위해 제공된다.
본 발명의 다른 목적, 이점, 및 새로운 특징들은 첨부된 도면들과 함께 하기의 상세한 설명을 고려했을 때 더 분명해질 것이다.
도 1은 본 발명의 한 구체예에 따른 이미지 테스트 시스템의 기본 구조를 도시하는 개략도이다.
도 2(A)는 본 발명의 제1 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
도 2(B)는 비교 예시의 테스트 어셈블리 및 이미지 캡쳐 카드를 도시하는 개략도이다.
도 3은 본 발명의 제2 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
도 4는 본 발명의 제3 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
도 5는 본 발명의 제4 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
도 6a는 본 발명의 한 구체예에 따른 테스트 신호 클록 생성 회로의 회로도이다.
도 6b는 본 발명의 한 구체예에 따른 테스트 신호의 부신호(sub-signal)의 타이밍 다이어그램(timing diagram)이다.
도 7은 본 발명의 제5 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
도 8은 본 발명의 제6 구체예에 따른 테스트 어셈블리 및 이미지 캡쳐 카드의 상세한 구조를 도시하는 개략도이다.
하기의 설명에서는 본 발명의 다른 구체예들이 제공된다. 이 구체예들은 본 발명의 기술적인 내용을 기술하기 위한 것일 뿐, 본 발명의 범위를 제한하고자 하는 것은 아니다. 한 구체예에서 기술되는 특징은 적합한 변형, 치환, 조합, 또는 분리를 거쳐 다른 구체예에 적용될 수도 있다.
본 명세서에서 사용된 바와 같이 용어 "연결된(connected to)"은 직접 연결(direct connection) 또는 간접 연결(indirect connection)과 같은 관점을 의미하며, 이들에 제한되지는 않는다. 본 명세서의 "...할 때(when...)"는 '...이/가 진행 중일 때(during the time that...)', '... 전에(before...)', 또는 '...후에(after...)'를 의미할 수 있고 그리고 이들에 제한되지는 않는다.
본 명세서에서 "제1" 또는 "제2"와 같은 서수는 동일한 명칭을 가진 복수의 요소를 구별 짓기 위해 사용되고, 그리고 달리 구체적으로 명시되지 않는 이상 요소들 사이에 본질적인 레벨, 등급, 실행 순서, 또는 제조 순서가 존재한다는 의미는 아니다.
도 1은 본 발명의 한 구체예에 따른 이미지 테스트 시스템(1)의 기본 구조를 도식적으로 도시한다. 도 1에 도시된 바와 같이 이미지 테스트 시스템(1)은 테스트 헤드(test head)(2), 테스트 어셈블리(3), 및 이미지 캡쳐 카드(4)를 포함한다. 테스트 어셈블리(3)는 테스트 대상(test object)(7)과 접속하기 위해 제공되고, 상기 테스트 대상(7)은 웨이퍼 또는 전기 시험으로 처리될 필요가 있는 다른 반도체 부품일 수 있다. 테스트 헤드(2)는 테스트 어셈블리(3)에 전기 시험의 시험 절차를 제공할 수 있다. 테스트 어셈블리(3)는 테스트 대상(7)으로부터 테스트 신호(S0)를 획득하기 위해 제공된다. 이미지 캡쳐 카드(4)는 상기 테스트 신호(S0)로부터 이미지 데이터를 획득하기 위해 제공된다. 예를 들어 테스트 대상(7)이 이미지 센서일 때는 이미지 캡쳐 카드(4)가 테스트 신호(S0)로부터 테스트 대상(7)이 촬영한 이미지 데이터를 획득할 수 있고, 그리고 상기 이미지 데이터를 후부에 있는 이미지 처리 장치(9)(예를 들어 외부 컴퓨터)에 적합한 데이터 형식으로 변환할 수 있다. 또한 테스트 대상(7)이 디스플레이의 처리칩(processing chip)일 때는 이미지 캡쳐 카드(4)가 테스트 신호(S0)로부터 상기 디스플레이가 현재 재생하고 있는 이미지 데이터를 획득할 수 있고, 그리고 상기 이미지 데이터를 후부에 있는 이미지 처리 장치(9)(예를 들어 컴퓨터 프로세서)에 적합한 데이터 형식으로 변환할 수 있다. 그러나 이 예시들은 오직 예시 목적으로 제시되었을 뿐, 이들에 제한되는 것은 아니다.
테스트 헤드(2)는 핀 전자 카드(PE 카드), 장치 전원 공급 카드(DPS 카드), 시퀀스 테스트 카드(SEQ 카드) 등과 같은, 하지만 이들에 제한되지는 않는, 필수적인 테스트 절차를 제공하기 위한 다양한 인터페이스 카드와 함께 구성될 수 있다.
테스트 어셈블리(3)는 프로버이면서 프로브 카드(32)를 포함할 수 있고, 또는 테스트 어셈블리(3)가 프로브 카드(32) 그 자체일 수도 있지만, 이들에 제한되지는 않는다. 프로브 카드(32)는 복수의 프로브(33)와 함께 제공될 수 있고, 그리고 테스트 헤드(2)가 테스트 대상(7)에 전기 테스트를 수행할 수 있도록 프로브(33)는 테스트 대상(7)의 핀과 접촉하고 있을 수 있다. 또한 이미지 테스트 시스템(1)은 광원 공급 장치(6a) 또한 포함할 수 있고, 상기 광원 공급 장치(6a)는 테스트 헤드(2)에 배치된 튜브 모양의 광원 공급 장치일 수 있지만 이에 제한되지는 않는다. 한 구체예에서는 전체적인 이미지 테스트를 진행하기 위해 광원 공급 장치(6a)가 테스트 대상(7)의 이미지 센서의 실제 수신 범위를 시험하기 위해 테스트 대상(7)에 있는 광원(예를 들어 웨이퍼 상에 있는 집적회로 이미지 센서)에 집중한다. 프로브 카드(32)는 테스트 대상(7)의 이미지 센서로부터 테스트 신호를 획득할 수 있고, 상기 테스트 신호는 C-PHY 신호이다. 또한 한 구체예에서는 이미지 캡쳐 카드(4)가 모바일 산업 프로세서 인터페이스(MIPI)의 이미지 캡쳐 카드일 수 있고, 그리고 제1 브리지 보드(bridge board)(60)를 통해 프로브 카드(32)와 연결될 수 있지만, 이에 제한되지는 않는다. 그리고 테스트 어셈블리(3)는 제1 전송 인터페이스(34), 인터페이스 변환 회로(36), 및 제2 전송 인터페이스(38)를 포함할 수 있다. 제1 전송 인터페이스(34)는 프로브(33)가 수신한 테스트 신호(S0)를 획득할 수 있다. 인터페이스 변환 회로(36)는 제1 전송 인터페이스(34)와 연결된다. 제2 전송 인터페이스(38)는 인터페이스 변환 회로(36)와 연결된다. 이미지 캡쳐 카드(4)는 제2 전송 인터페이스(38)로부터 테스트 신호(S0)를 획득하기 위해 제2 전송 인터페이스(38)와 연결된다. 제1 전송 인터페이스(34) 및 제2 전송 인터페이스(38)는 상이한 신호 전송 형식에 해당되고, 그리고 인터페이스 변환 회로(36)는 테스트 신호(S0)의 신호 전송 형식을 변환하기 위해 제공될 수 있다.
본 발명의 특징 중 하나는 테스트 어셈블리(3) 또는 이미지 캡쳐 카드(4)의 향상이다. 한 구체예에서는 이미지 테스트 시스템(1)이 테스트 신호(S0)로부터 테스트 신호 클록(CLK)(도 2(A)에 도시됨)을 획득하기 위해 제공되는 테스트 신호 클록 생성 회로(80)를 더 포함한다. 테스트 신호 클록 생성 회로(80)는 테스트 어셈블리(3) 또는 이미지 캡쳐 카드(4)에 배치될 수 있다. 다른 구체예에서는 이미지 캡쳐 카드(4)가 테스트 대상(7)으로부터 직접적으로 테스트 신호 클록(CLK)을 획득하기 위해 제공되는 한 쌍의 클록 입력 핀(41a)을 포함할 수 있다.
본 발명의 효과를 실증하기 위해 본 발명의 한 구체예와 비교 예시의 비교가 하기에 기술된다.
제일 먼저 본 발명의 구체예를 기술한다. 도 2(A)는 본 발명의 제1 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 제1 구체예에서는 테스트 신호 클록 생성 회로(80)가 테스트 어셈블리(3)에 배치된다.
도 2(A)에 도시된 바와 같이 제1 전송 인터페이스(34)는 테스트 대상(7)으로부터 테스트 신호(S0)를 획득하고, 그리고 상기 테스트 신호(S0)를 제1 신호 전송 형식으로 테스트 신호 클록 생성 회로(80)에 전송하기 위해 제공된다. 한 구체예에서는 제1 전송 인터페이스(34)는 모바일 산업 프로세서 인터페이스 C-PHY 인터페이스(MIPI C-PHY 인터페이스)이고 그리고 3선 직렬 신호 채널(3-wires serial signal channel)을 포함한다. 따라서 테스트 신호(S0)는 전송을 위해 세 개의 부신호(sub-signals) S1, S2 및 S3(이하에 제1 부신호(S1), 제2 부신호(S2) 및 제3 부신호(S3)로 지칭)로 나누어진다. 테스트 신호 클록 생성 회로(80)는 테스트 신호(S0)(즉 부신호 S1, S2 및 S3)를 인터페이스 변환 회로(36)에 전송하고 그리고 테스트 신호(S0)로부터 테스트 신호 클록(CLK)을 획득한다. 인터페이스 변환 회로(36)는 제1 신호 전송 형식의 테스트 신호(S0)를 제2 신호 전송 형식으로 변환하고 그리고 테스트 신호(S0)(즉 S1, S2 및 S3)를 제2 전송 인터페이스(38)로 변환하기 위해 제공된다. 또한 인터페이스 변환 회로(36)는 테스트 신호 클록(CLK)을 제2 신호 전송 형식으로 변환하고 그리고 상기 테스트 신호 클록(CLK)을 제2 전송 인터페이스(38)에 전송할 수도 있다. 한 구체예에서는 제2 전송 인터페이스(38)가 여러 쌍의 고속 로직 신호 채널(high speed logic signal channels)을 갖는 고속 로직 인터페이스이고, 상기 고속 로직 신호 채널의 각각의 쌍은 차동 로직 신호 채널(differential logic signal channel)을 생성할 수 있다.
따라서 제1 부신호(S1)는 전송을 위해 한 쌍의 차동 부신호(S11, S12)로 나누어지고, 제2 부신호(S2)는 전송을 위해 한 쌍의 차동 부신호(S21, S22)로 나누어지고, 제3 부신호(S3)는 전송을 위해 한 쌍의 차동 부신호(S31, S32)로 나누어지고, 그리고 테스트 신호 클록(CLK)은 전송을 위해 한 쌍의 차동 부신호(S41, S42)로 나누어진다.
테스트 신호 클록(CLK)의 타이밍이 실질적으로 테스트 신호(S0)의 타이밍과 일치하도록 테스트 신호 클록(CLK)은 테스트 신호(S0)로부터 직접적으로 획득되고 그리고 동일한 전송 경로(예를 들어 테스트 신호(S0)의 전송 경로)를 통해 이미지 캡쳐 카드(4)에 전송된다는 것이 주목할 사항이다. 본 명세서에서 "A는 B와 실질적으로 일치한다"는 A가 B와 일치하거나 또는 A와 B 사이에 약간의 차이(예를 들어 5%, 3% 또는 1% 이하의 차이, 하지만 이들에 제한되지는 않음)가 있을 수 있다는 것을 의미한다.
한 구체예에서는 테스트 어셈블리(3)가 프로브 카드 서브보드(sub-board)(35)를 포함한다. 테스트 신호 클록 생성 회로(80) 및 인터페이스 변환 회로(36)는 프로브 카드 서브보드(35) 상에 배치되지만 이에 제한되지는 않는다. 프로브 카드 서브보드(35)의 배치는 테스트 어셈블리(3) 상의 구성요소들의 구성이 더 융통성(flexible)을 갖는다는 점에서 이점을 갖는다.
또한 이미지 캡쳐 카드(4)는 로직 입력 인터페이스(41), 로직 처리 장치(44) 및 전송 장치(46)를 포함한다. 로직 입력 인터페이스(41)는 복수의 핀 및 하나의 데이터 변환 회로(42)를 포함하고, 상기 복수의 핀의 일부는 테스트 어셈블리(3)로부터 테스트 신호(S0)(S11~S32) 및 테스트 신호 클록(CLK)(S41, S42)을 수신하기 위해 제공되고, 그리고 상기 데이터 변환 회로(42)는 테스트 신호(S0) 및 테스트 신호 클록(CLK)을 제2 신호 전송 형식으로부터 로직 처리 장치(44)에 적합한 데이터 형식으로 변환하기 위해 제공된다. 한 구체예에서는 제2 신호 전송 형식이 로직 처리 장치(44)에 적합할 경우, 제2 신호 전송 형식이 유지될 수 있다. 설명의 편의를 위하여 하기의 문단에서는 "제2 신호 전송 형식(예를 들어 차동 형식)의 테스트 신호 클록(CLK)이 로직 처리 장치(44)에 전송됨"이 본 발명을 기술하기 위한 예시로서 주어진다. 또한 테스트 신호(S0)의 데이터 형식은 단일 신호 형식에 제한되지 않는다. 로직 처리 장치(44)는 테스트 신호(S0) 및 테스트 신호 클록(CLK)에 따라 테스트 신호(S0)로부터 이미지 데이터를 획득하기 위해 제공된다. 전송 장치(46)는 상기 이미지 데이터를 이미지 처리 부품(9)(예를 들어 외부 컴퓨터)에 전송한다. 한 구체예에서는 상기 전송 장치(46)가 광섬유 인터페이스이지만 이에 제한되지는 않는다.
이 구체예에서는 이미지 캡쳐 카드(4)가 테스트 어셈블리(3)로부터 테스트 신호 클록(CLK)(S41, S42)을 수신하기 위해 한 쌍의 추가 클록 입력 핀(41a)을 갖는다. 또한 이 구체예에서는 로직 처리 장치(44)에 추가 핀이 추가될 필요가 없도록 로직 처리 장치(44)가 테스트 신호(S0) 및 테스트 신호 클록(CLK)(S41, S42)을 수신하기에 충분한 핀을 가진 필드 프로그램 가능 게이트 어레이(FPGA) 칩이다.
그 다음에는 비교 예시가 기술된다. 도 2(B)는 비교 예시에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)를 도시하는 개략도이다. 비교 예시의 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 구조는 제1 구체예의 것과 유사하지만, 비교 예시의 테스트 어셈블리(3)에는 테스트 신호 클록 생성 회로(80)가 없고 그리고 비교 예시의 이미지 캡쳐 카드(4)는 클록 생성기(440)를 갖는다.
도 2(B)에 도시된 바와 같이, 비교 예시의 테스트 어셈블리(3)에는 테스트 신호 클록 생성 회로(80)가 없기 때문에 비교 예시의 테스트 어셈블리(3)는 오직 테스트 신호(S0)만 비교 예시의 이미지 캡쳐 카드(4)에 전송하고, 따라서 이미지 데이터를 획득하기 위해서는 비교 예시의 로직 처리 장치(44)가 클록 생성기(440)에 의해 생성된 테스트 신호(S0)의 설정(predetermined) 클록(clk0)을 사용해야만 한다. 그러나 클록 생성기(440)에 의해 생성된 설정 클록(clk0)이 설정값이고 그리고 설정 클록(clk0)이 전송 경로에서 발생하는 테스트 신호(S0)의 지연에 일치하지 않을 수 있기 때문에, 설정 클록(clk0)의 타이밍 및 테스트 신호(S0)의 타이밍 사이에 위상차(phase difference)가 여전히 존재할 수 있다. 로직 처리 장치(44)에 의해 획득된 이미지 데이터의 신호 지터 문제가 생길 수 있기 때문에 신호(예를 들어 이미지 데이터)의 유효 대역폭이 감소될 수 있고, 그리고 이미지 데이터의 질이 감소될 수 있다. 이 문제를 해결하기 위해서는 로직 처리 장치(44)에 더 많은 처리 장치 또는 더 복잡한 알고리즘이 필요하지만 이는 제조 원가를 증가시킬 수 있다.
그에 비해 본 발명의 테스트 신호 클록 생성 회로(80)는 테스트 신호(S0)로부터 테스트 신호 클록(CLK)을 직접적으로 획득하고 그리고 테스트 신호(S0)의 전송 과정이 지연될 때에는 테스트 신호(S0)로부터의 테스트 신호 클록(CLK)의 위상 또한 지연된다. 그러므로 테스트 신호 클록(CLK)의 타이밍은 테스트 신호(S0)의 타이밍과 실질적으로 일치한다. 따라서 위상차에 의해 야기되는 문제를 피할 수 있고 그리고 이미지 데이터의 질이 향상될 수 있다.
본 발명은 다르게 구현될 수도 있다. 도 3은 본 발명의 제2 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 도 1 및 도 2(A)에 더불어 도 3 또한 참조하자면, 도 3의 제2 구체예는 테스트 신호 클록 생성 회로(80)가 이미지 캡쳐 카드(4)에 배치되었다는 것을 제외하고는 도 2(A)의 제1 구체예와 유사하다.
도 3에 도시된 바와 같이, 테스트 신호 클록 생성 회로(80)는 로직 입력 인터페이스(41)에 배치된다. 한 구체예에서는 테스트 어셈블리(3)가 테스트 신호(S0)(예를 들어 S11 및 S12, S21 및 S22, S31 및 S32)를 제2 신호 전송 형식으로 로직 입력 인터페이스(41)에 전송한다. 데이터 변환 회로(42)는 테스트 신호(S0)를 제2 신호 전송 형식에서 로직 처리 장치(44)에 적합한 데이터 형식으로 변환할 수 있고, 그리고 변환된 테스트 신호(S0)를 로직 처리 장치(44)에 전송할 수 있다. 또한 데이터 변환 회로(42)는 테스트 신호(S0)를 제2 신호 전송 형식에서 제1 신호 전송 형식으로 변환할 수 있고 그리고 변환된 테스트 신호(S0)를 테스트 신호 클록 생성 회로(80)에 전송할 수 있다. 테스트 신호 클록 생성 회로(80)는 테스트 신호(S0)로부터 테스트 신호 클록(CLK)을 획득할 수 있고 그리고 상기 테스트 신호 클록(CLK)을 로직 처리 장치(44)에 전송할 수 있고, 상기 테스트 신호(S0)는 데이터 변환 회로(42)를 통해 로직 처리 장치(44)에 전송될 수 있다. 다른 구체예에서는 데이터 변환 회로(42)가 테스트 신호(S0)를 제2 신호 전송 형식에서 제1 신호 전송 형식으로 변환시키고 그리고 변환된 테스트 신호(S0)를 테스트 신호 클록 생성 회로(80)에 전송한다. 그런 다음에는 테스트 신호 클록 생성 회로(80)가 획득한 테스트 신호 클록(CLK) 및 테스트 신호(S0)를 로직 처리 장치(44)에 전송한다. 즉 테스트 신호(S0)가 테스트 신호 클록 생성 회로(80)를 통해 로직 처리 장치(44)에 전송된다. 그 후에는 로직 처리 장치(44)가 이미지 데이터를 획득하기 위해 테스트 신호(S0) 및 테스트 신호 클록(CLK)에 따라 테스트 신호(S0)를 해독한다. 테스트 신호 클록(CLK)이 테스트 신호(S0)로부터 획득되기 때문에, 테스트 신호 클록(CLK)의 타이밍은 테스트 신호(S0)의 것과 일치할 수 있고, 그렇기 때문에 더 좋은 질의 이미지 데이터가 제공될 수 있다.
이 구체예에서는 로직 처리 장치(44)에 추가 핀이 추가될 필요가 없도록 로직 처리 장치(44)가 테스트 신호(S0) 및 테스트 신호 클록(CLK)을 수신하기에 충분한 핀을 가진 FPGA 칩이다.
본 발명은 다르게 구현될 수도 있다. 도 4는 본 발명의 제3 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 하기에서는 도 1 및 도 2(A)에 더불어 도 4 또한 참조한다.
도 4의 제3 구체예는 제3 구체예의 로직 처리 장치(44)가 주문형 칩(customization chip)(예를 들어 주문형 직접회로(application specific integrated circuit: ASIC))이라는 것을 제외하고는 도 2(A)의 제1 구체예와 유사하다. 로직 처리 장치(44)가 ASIC일 때에는 데이터 변환 회로(42)로부터 테스트 신호 클록(CLK)을 수신하기 위해 추가 핀이 추가될 수 있다(예를 들어 한 쌍의 추가 핀이 로직 처리 장치(44)에 추가될 수 있다).
본 발명은 다르게 구현될 수도 있다. 도 5는 본 발명의 제4 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 하기에서는 도 1 내지 도 4에 더불어 도 5 또한 참조한다.
도 5의 제4 구체예는 제4 구체예의 로직 처리 장치(44)가 주문형 칩(예를 들어 주문형 직접회로(ASIC))이라는 것을 제외하고는 도 3의 제2 구체예와 유사하다. 이 구체예의 로직 처리 장치(44)가 ASIC 칩이기 때문에 테스트 신호 클록 생성 회로(80)로부터 테스트 신호 클록(CLK)을 수신하기 위해 추가 핀(예를 들어 한 쌍의 추가 핀)이 추가될 수 있다.
또한 본 발명을 실례를 사용하여 더 명확하게 설명하기 위해 테스트 신호 클록 생성 회로(80)의 세부 사항이 하기에 기술된다. 도 6a는 본 발명의 한 구체예에 따른 테스트 신호 클록 생성 회로(80)의 회로도이다. 도 6b는 본 발명의 한 구체예에 따른 테스트 신호(S0)의 부신호의 타이밍 다이어그램이다. 하기에서는 도 1 내지 도 5에 더불어 도 6a 및 도 6b 또한 참조한다.
도 6a에 도시된 바와 같이, 테스트 신호 클록 생성 회로(80)는 제1 입력 터미널(81), 제1 클록 획득 모듈(82), 제2 입력 터미널(83), 제2 클록 획득 모듈(84), 제3 입력 터미널(85), 제3 클록 획득 모듈(86) 및 회로 출력 터미널(87)을 포함한다. 제1 입력 터미널(81)은 제1 클록 획득 모듈(82)에 연결된다. 제2 입력 터미널(83)은 제2 클록 획득 모듈(84)에 연결된다. 제3 입력 터미널(85)은 제3 클록 획득 모듈(86)에 연결된다. 제1 클록 획득 모듈(82), 제2 클록 획득 모듈(84) 및 제3 클록 획득 모듈(86)은 각자 회로 출력 터미널(87)에 연결된다.
제1 입력 터미널(81)은 테스트 신호(S0)의 제1 부신호(S1)(제1 신호 전송 형식)를 획득하기 위해 제공된다. 제1 클록 획득 모듈(82)은 제1 부신호(S1)로부터 제1 부신호 클록(clk_s1)을 획득하고 그리고 상기 제1 부신호 클록(clk_s1)을 회로 출력 터미널(87)에 전송하기 위해 제공된다. 제2 입력 터미널(83)은 테스트 신호(S0)의 제2 부신호(S2)를 획득하기 위해 제공된다. 제2 클록 획득 모듈(84)은 제2 부신호(S2)로부터 제2 부신호 클록(clk_s2)을 획득하고 그리고 상기 제2 부신호 클록(clk_s2)을 회로 출력 터미널(87)에 전송하기 위해 제공된다. 제3 입력 터미널(85)은 테스트 신호(S0)의 제3 부신호(S3)를 획득하기 위해 제공된다. 제3 클록 획득 모듈(86)은 제3 부신호(S3)로부터 제3 부신호 클록(clk_s3)을 획득하고 그리고 상기 제3 부신호 클록(clk_s3)을 회로 출력 터미널(87)에 전송하기 위해 제공된다. 회로 출력 터미널(87)은 테스트 신호 클록(CLK)을 생성하기 위해 제1 부신호 클록(clk_s1), 제2 부신호 클록(clk_s2) 및 제3 부신호 클록(clk_s3)을 통합시키기 위해 제공된다.
한 구체예에서는 제1 클록 획득 모듈(82)이 제1 버퍼(buffer)(821), 제1 지연 장치(delay unit)(822) 및 제1 XOR 게이트(823)를 포함한다. 제1 버퍼(821)는 적어도 두 개의 출력 터미널을 포함하고, 상기 출력 터미널 중 하나는 제1 XOR 게이트(823)에 연결되고, 다른 하나는 제1 지연 장치(822)에 연결된다. 제1 XOR 게이트(823)는 두 개의 입력 터미널을 포함하고, 상기 입력 터미널 중 하나는 제1 버퍼(821)에 연결되고 그리고 다른 하나는 제1 지연 장치(822)에 연결된다. 제1 XOR 게이트(823)는 회로 출력 터미널(87)에 연결된 출력 터미널을 포함한다.
또한 제1 버퍼(821)는 제1 입력 터미널(81)로부터 제1 부신호(S1)를 획득하고 그리고 제1 부신호(S1)를 제1 지연 장치(822) 및 제1 XOR 게이트(823)에 전송하기 위해 제공된다. 지연 장치(822)는 제1 부신호(S1)를 제1 지연 부신호(S1_L)로 변환하고 그리고 상기 제1 지연 부신호(S1_L)를 제1 XOR 게이트(823)에 전송하기 위해 제공된다. 제1 XOR 게이트(823)는 제1 부신호 클록(clk_s1)을 생성하기 위해 제1 부신호(S1) 및 제1 지연 부신호(S1_L)에 XOR 작업을 수행하기 위해 제공된다. 한 구체예에서는 사용자가 제1 지연 부신호(S1_L)의 지연 정도(delay degree)를 제1 지연 장치(822)를 통해 미리 맞출 수 있다. 한 구체예에서는 제1 지연 부신호(S1_L)가 제1 부신호(S1)에 비해 적어도 1/4 주기(period)로 지연되거나, 또는 제1 지연 부신호(S1_L)가 제1 부신호(S1)에 비해 적어도 1/2 주기로 지연되지만 이에 제한되지는 않는다.
한 구체예에서는 제2 클록 획득 모듈(84)이 제2 버퍼(841), 제2 지연 장치(842) 및 제2 XOR 게이트(843)를 포함한다. 제2 버퍼(841)는 적어도 두 개의 출력 터미널을 포함하고, 상기 제2 버퍼(841)의 출력 터미널 중 하나는 제2 XOR 게이트(843)에 연결되고 그리고 다른 하나는 제2 지연 장치(842)에 연결된다. 제2 XOR 게이트(843)는 두 개의 입력 터미널을 포함하고, 상기 제2 XOR 게이트(843)의 입력 터미널 중 하나는 제2 버퍼(841)에 연결되고 그리고 다른 하나는 제2 지연 장치(842)에 연결된다. 제2 XOR 게이트(843)의 출력 터미널은 회로 출력 터미널(87)에 연결된다.
또한 제2 버퍼(841)는 제2 입력 터미널(83)로부터 제2 부신호(S2)를 획득하고 그리고 상기 제2 부신호(S2)를 제2 지연 장치(842) 및 제2 XOR 게이트(843)에 전송하기 위해 제공된다. 제2 지연 장치(842)는 제2 부신호(S2)를 제2 지연 부신호(S2_L)로 변환하고 그리고 상기 제2 지연 부신호(S2_L)를 제2 XOR 게이트(843)에 전송하기 위해 제공된다. 제2 XOR 게이트(843)는 제2 부신호 클록(clk_s2)을 생성하기 위해 제2 부신호(S2) 및 제2 지연 부신호(S2_L)에 XOR 작업을 수행하기 위해 제공된다. 한 구체예에서는 사용자가 제2 지연 부신호(S2_L)의 지연 정도를 제2 지연 장치(842)를 통해 미리 맞출 수 있다. 한 구체예에서는 제2 지연 부신호(S2_L)가 제2 부신호(S2)에 비해 적어도 1/4 주기로 지연되거나, 또는 제2 지연 부신호(S2_L)가 제2 부신호(S2)에 비해 적어도 1/2 주기로 지연되지만 이에 제한되지는 않는다.
한 구체예에서는 제3 클록 획득 모듈(86)이 제3 버퍼(861), 제3 지연 장치(862) 및 제3 XOR 게이트(863)를 포함한다. 제3 버퍼(861)는 적어도 두 개의 출력 터미널을 포함하고, 상기 제3 버퍼(861)의 출력 터미널 중 하나는 제3 XOR 게이트(863)에 연결되고 그리고 다른 하나는 제3 지연 장치(862)에 연결된다. 제3 XOR 게이트(863)는 두 개의 입력 터미널을 포함하고, 상기 제3 XOR 게이트(863)의 입력 터미널 중 하나는 제3 버퍼(861)에 연결되고 그리고 다른 하나는 제3 지연 장치(862)에 연결된다. 제3 XOR 게이트(863)의 출력 터미널은 회로 출력 터미널(87)에 연결된다.
또한 제3 버퍼(861)는 제3 입력 터미널(85)로부터 제3 부신호(S3)를 획득하고 그리고 상기 제3 부신호(S3)를 제3 지연 장치(862) 및 제3 XOR 게이트(863)에 전송하기 위해 제공된다. 제3 지연 장치(862)는 제3 부신호(S3)를 제3 지연 부신호(S3_L)로 변환하고 그리고 상기 제3 지연 부신호(S3_L)를 제3 XOR 게이트(863)에 전송하기 위해 제공된다. 제3 XOR 게이트(863)는 제3 부신호 클록(clk_s3)을 생성하기 위해 제3 부신호(S3) 및 제3 지연 부신호(S3_L)에 XOR 작업을 수행하기 위해 제공된다. 한 구체예에서는 사용자가 제3 지연 부신호(S3_L)의 지연 정도를 제3 지연 장치(862)를 통해 미리 맞출 수 있다. 한 구체예에서는 제3 지연 부신호(S3_L)가 제3 부신호(S3)에 비해 적어도 1/4 주기로 지연되거나, 또는 제3 지연 부신호(S3_L)가 제3 부신호(S3)에 비해 적어도 1/2 주기로 지연되지만 이에 제한되지는 않는다.
한 구체예에서는 회로 출력 터미널(87)이 제1 부신호 클록(clk_s1), 제2 부신호 클록(clk_s2) 및 제3 부신호 클록(clk_s3)에 OR 작업을 수행하기 위한 OR 게이트일 수 있다.
한 구체예에서는 제1 지연 장치(822), 제2 지연 장치(842) 및 제3 지연 장치(862)는 신호 지연 기능을 가진 전자 회로로 구현될 수 있지만 이에 제한되지는 않는다.
한 구체예에서는 테스트 신호 클록 생성 회로(80)가 테스트 신호(S0)를 출력하는 데에 사용될 경우, 제1 버퍼(821), 제2 버퍼(841) 및 제3 버퍼(861)는 각각 제1 부신호(S1), 제2 부신호(S2) 및 제3 부신호(S3)를 출력하기 위한 추가적인 출력 터미널과 함께 제공될 수 있다.
이제 도 6b를 참조하여 테스트 신호 클록(CLK)을 획득하는 상세하는 과정이 하기에 기술된다.
도 6b에 도시된 바와 같이, 테스트 신호(S0)의 제1 부신호(S1)는 제1 주기(T1)에서 높은 전압 레벨을 갖고, 그리고 제1 부신호(S1)는 제1 지연 부신호(S1_L)를 생성하기 위해 제1 지연 장치(842)에 의해 변환되고, 상기 제1 지연 부신호(S1_L)의 타이밍은 제1 부신호(S1)의 타이밍에 비해 1/2 주기로 지연되고 그리고 따라서 제1 부신호 클록(clk_s1)을 생성하기 위해 제1 XOR 게이트(823)가 제1 부신호(S1) 및 제1 지연 부신호(S1_L)에 XOR 작업을 실행할 때에는 제1 부신호 클록(clk_s1)이 제1 주기(T1)의 전반부에 일치하는 높은 전압 레벨을 갖고, 그리고 제1 주기(T1)의 후반부에 상응하는 낮은 전압 레벨을 갖는다. 유사하게 제4 주기(T4)의 타이밍을 얻을 수 있다. 이와 같이 제1 부신호 클록(clk_s1) 획득 과정이 실현될 수 있다.
유사하게 테스트 신호(S0)의 제2 부신호(S2)는 제2 주기(T2)에서 높은 전압 레벨을 갖고, 그리고 제2 부신호(S2)는 제2 지연 부신호(S2_L)를 생성하기 위해 제2 지연 장치(842)에 의해 변환되고, 상기 제2 지연 부신호(S2_L)의 타이밍은 제2 부신호(S2)의 타이밍에 비해 1/2 주기로 지연되고 그리고 따라서 제2 부신호(S2) 및 제2 지연 부신호(S2_L)에 XOR 작업을 실행할 때에는 제2 부신호 클록(clk_s2)이 제2 주기(T2)의 전반부에 일치하는 높은 전압 레벨을 갖고, 그리고 제2 부신호 클록(clk_s2)은 제2 주기(T2)의 후반부에 상응하는 낮은 전압 레벨을 갖는다. 유사하게 제5 주기(T5)의 타이밍을 얻을 수 있다. 이와 같이 제2 부신호 클록(clk_s2) 획득 과정이 실현될 수 있다.
제3 부신호 클록(clk_s3) 획득 과정은 제1 부신호 클록(clk_s1) 및 제2 부신호 클록(clk_s2)의 획득 과정에 따라 실현될 수 있고, 그렇기 때문에 상세한 설명은 불필요한 것으로 판단된다.
회로 출력 터미널(87)이 제1 부신호 클록(clk_s1), 제2 부신호 클록(clk_s2) 및 제3 부신호 클록(clk_s3)에 OR 작업을 실행할 때, 테스트 신호 클록(CLK)을 생성하기 위해 상기 제1 부신호 클록(clk_s1), 제2 부신호 클록(clk_s2) 및 제3 부신호 클록(clk_s3)이 결합된다. 이와 같이 테스트 신호 클록(CLK)의 생성 과정 및 테스트 신호 클록 생성 회로(80)의 작업이 실현될 수 있다.
다음으로는 본 발명의 다른 구체예가 기술된다. 본 발명은 테스트 대상(7) 그 자체가 테스트 신호 클록(CLK)을 제공할 경우에는 테스트 신호 클록 생성 회로(80)와 함께 제공되지 않을 수 있다. 도 7은 본 발명의 제5 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 하기에서는 도 1 내지 도 6b에 더불어 도 7 또한 참조한다.
도 7에 도시된 바와 같이 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4) 둘 다에 테스트 신호 클록 생성 회로(80)가 없다. 상기 이미지 캡쳐 카드(4)는 테스트 대상(7)으로부터 테스트 신호 클록(CLK)을 수신하기 위해 테스트 대상(7)에 전기로 연결된 한 쌍의 추가 클록 입력 핀(41a)을 갖는다. 이 구체예에서는 테스트 대상(7) 그 자체가 테스트 신호 클록(CLK)을 제공할 수 있는데, 즉 상기 테스트 대상(7)이 테스트 신호 클록(CLK)(S41, S42)을 이미지 캡쳐 카드(4)에 출력하기 위한 한 쌍의 추가 차동 출력 터미널을 갖는 것이 주목할 사항이다.
이 구체예에서는 로직 처리 장치(44)가 테스트 신호(S0) 및 테스트 신호 클록(CLK)을 수신하기에 충분한 핀을 가진 FPGA이고, 그렇기 때문에 상기 로직 처리 장치(44)에는 추가 핀을 추가할 필요가 없다.
또한 도 7은 본 발명에 따른 구성요소의 배치를 도시하는 균등한 개략도로 여길 수 있고, 이에서 테스트 대상(7)에서 이미지 캡쳐 카드(4)로의 테스트 신호 클록(CLK)의 신호 전송 거리(예를 들어 L1)는 테스트 대상(7)에서 테스트 어셈블리(3)를 통해 이미지 캡쳐 카드(4)로의 테스트 신호(S0)의 신호 전송 거리(예를 들어 L2)와 실질적으로 동일(또는 유사)하고, 그리고 그렇기 때문에 테스트 신호(S0)의 전송 과정 중에 발생하는 지연은 테스트 신호 클록(CLK)의 전송 과정 중에 발생하는 지연과 유사하다. 따라서 테스트 신호(S0)로부터 획득한 이미지 데이터의 질이 좋을 수 있도록 로직 처리 장치(44)에 의해 처리될 때 테스트 신호(S0) 및 테스트 신호 클록(CLK) 사이의 위상차가 감소될 수 있다.
한 구체예에서는 "전송 거리 A1은 전송 거리 B1과 실질적으로 동일하다"가 전송 거리 A1 및 전송 거리 B1 사이의 차이가 20% 이하(≤20%)라는 것을 의미한다. 한 구체예에서는 "전송 거리 A1은 전송 거리 B1과 실질적으로 동일하다"가 전송 거리 A1 및 전송 거리 B1 사이의 차이가 10% 이하(≤10%)라는 것을 의미한다. 한 구체예에서는 "전송 거리 A1은 전송 거리 B1과 실질적으로 동일하다"가 전송 거리 A1 및 전송 거리 B1 사이의 차이가 5% 이하(≤5%)라는 것을 의미한다. 그러나 본 발명은 이들에 제한되지는 않는다.
도 8은 본 발명의 제6 구체예에 따른 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4)의 상세한 구조를 도시하는 개략도이다. 하기에서는 도 1 내지 도 7에 더불어 도 8 또한 참조한다.
도 8의 제6 구체예는 제6 구체예의 로직 처리 장치(44)가 ASIC이고 그리고 따라서 테스트 신호 클록(CLK)을 수신하기 위한 한 쌍의 추가 핀과 함께 제공된다는 것을 제외하고는 도 7의 제5 구체예와 유사하다.
도 7의 제5 구체예와 유사하게 이 구체예에서는 테스트 신호(S0)의 전송 거리가 테스트 신호 클록(CLK)의 전송 거리와 실질적으로 동일하고, 그리고 그렇기 때문에 테스트 신호(S0)로부터 획득한 이미지 데이터의 질이 좋을 수 있다.
상기에서 언급된 구성은 실례를 사용하여 설명하는 목적으로만 제공된 것이며, 테스트 어셈블리(3) 및 이미지 캡쳐 카드(4) 사이의 더 많은 구성이 사용될 수 있다.
결과적으로 본 발명은 제한된 신호 대역폭의 문제를 해결하고, 비용 감소 및 이미지 데이터의 질 향상을 위해 테스트 신호 및 테스트 신호 클록 사이의 위상차를 감소하기 위한 향상된 이미지 테스트 시스템, 테스트 어셈블리 및 이미지 캡쳐 카드를 제공한다.
본 발명은 바람직한 구체예에 관하여 기술되었지만, 본 발명이 청구하는 본 발명의 기술적 사상 및 범위에서 벗어나지 않고도 다른 많은 가능한 변경 및 변형을 만들 수 있는 것으로 이해되어야 한다.

Claims (20)

  1. 테스트 대상으로부터 테스트 신호를 획득하기 위한 테스트 어셈블리; 및
    상기 테스트 어셈블리로부터 테스트 신호를 획득하고 그리고 상기 테스트 신호로부터 이미지 데이터를 획득하기 위한 이미지 캡쳐 카드;
    를 포함하고,
    상기 테스트 어셈블리는 상기 테스트 신호의 신호 전송 형식을 변환하기 위한 인터페이스 변환 회로를 포함하고, 그리고
    상기 이미지 테스트 어셈블리가 상기 테스트 신호로부터 테스트 신호 클록(clock)을 획득하기 위한 테스트 신호 클록 생성 회로를 더 포함하거나, 상기 이미지 캡쳐 카드가 상기 테스트 대상으로부터 전송된 테스트 신호를 직접적으로 획득하기 위한 한 쌍의 클록 입력 핀을 더 포함하는 것을 특징으로 하는 이미지 테스트 시스템.
  2. 제1항에 있어서, 상기 테스트 신호 클록 생성 회로가 상기 테스트 어셈블리 또는 상기 이미지 캡쳐에 배치되는 것을 특징으로 하는 이미지 테스트 시스템.
  3. 제2항에 있어서, 상기 테스트 신호가 제1 부신호(sub-signal), 제2 부신호 및 제3 부신호를 포함하고, 상기 테스트 신호 클록 생성 회로가 제1 입력 터미널, 제1 클록 획득 모듈, 제2 입력 터미널, 제2 클록 획득 묘듈, 제3 입력 터미널, 제3 클록 획득 모듈 및 회로 출력 터미널을 포함하고,
    상기 제1 입력 터미널은 상기 제1 부신호를 획득하기 위해 제공되고,
    상기 제1 클록 획득 모듈은 상기 제1 부신호로부터 제1 부신호 클록을 획득하고 그리고 상기 제1 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제2 입력 터미널은 상기 제2 부신호를 획득하기 위해 제공되고,
    상기 제2 클록 획득 모듈은 상기 제2 부신호로부터 제2 부신호 클록을 획득하고 그리고 상기 제2 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제3 입력 터미널은 상기 제3 부신호를 획득하기 위해 제공되고,
    상기 제3 클록 획득 모듈은 상기 제3 부신호로부터 제3 부신호 클록을 획득하고 그리고 상기 제3 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고, 그리고
    상기 회로 출력 터미널은 테스트 신호 클록을 생성하기 위해 제1 부신호 클록, 제2 부신호 클록 및 제3 부신호 클록을 결합하기 위해 제공되는 것을 특징으로 하는 이미지 테스트 시스템.
  4. 제3항에 있어서, 상기 회로 출력 터미널이 OR 게이트와 함께 제공되는 것을 특징으로 하는 이미지 테스트 시스템.
  5. 제4항에 있어서, 상기 제1 클록 획득 모듈이 제1 버퍼(buffer), 제1 지연 장치(delay unit) 및 제1 XOR 게이트를 포함하고,
    상기 제1 버퍼는 상기 제1 입력 터미널로부터 상기 제1 부신호를 획득하고 그리고 상기 제1 부신호를 상기 제1 지연 장치 및 상기 제1 XOR 게이트에 전송하기 위해 제공되고,
    상기 제1 지연 장치는 상기 제1 부신호를 제1 지연 부신호(delay sub-signal)로 변환하고 그리고 상기 제1 지연 부신호를 제1 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제1 XOR 게이트는 상기 제1 부신호 클록을 생성하기 위해 상기 제1 부신호 및 상기 제1 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 이미지 테스트 시스템.
  6. 제5항에 있어서, 상기 제2 클록 획득 모듈이 제2 버퍼, 제2 지연 장치 및 제2 XOR 게이트를 포함하고, 상기 제3 클록 획득 모듈은 제3 버퍼, 제3 지연 장치 및 제3 XOR 게이트를 포함하고,
    상기 제2 버퍼는 상기 제2 입력 터미널로부터 상기 제2 부신호를 획득하고 그리고 상기 제2 부신호를 상기 제2 지연 장치 및 상기 제2 XOR 게이트에 전송하기 위해 제공되고,
    상기 제2 지연 장치는 상기 제2 부신호를 제2 지연 부신호로 변환하고 그리고 상기 제2 지연 부신호를 상기 제2 XOR 게이트에 전송하기 위해 제공되고,
    상기 제2 XOR 게이트는 상기 제2 부신호 클록을 생성하기 위해 상기 제2 부신호 및 상기 제2 지연 부신호에 XOR 작업을 실행하기 위해 제공되고,
    상기 제3 버퍼는 상기 제3 입력 터미널로부터 상기 제3 부신호를 획득하고 그리고 상기 제3 부신호를 상기 제3 지연 장치 및 상기 제3 XOR 게이트에 전송하기 위해 제공되고,
    상기 제3 지연 장치는 상기 제3 부신호를 제3 지연 부신호로 변환하고 그리고 상기 제3 지연 부신호를 상기 제3 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제3 XOR 게이트는 상기 제3 부신호 클록을 생성하기 위해 상기 제3 부신호 및 상기 제3 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 이미지 테스트 시스템.
  7. 제6항에 있어서, 상기 테스트 신호 클록 생성 회로가 상기 테스트 어셈블리에 배치되었을 때, 상기 제1 버퍼는 상기 제1 부신호를 상기 이미지 캡쳐 카드에 전송하고, 상기 제2 버퍼는 상기 제2 부신호를 상기 제2 이미지 캡쳐 카드에 전송하고, 그리고 상기 제3 버퍼는 상기 제3 부신호를 상기 이미지 캡쳐 카드에 전송하는 것을 특징으로 하는 이미지 테스트 시스템.
  8. 제1항에 있어서, 상기 이미지 캡쳐 카드가 상기 테스트 대상으로부터 테스트 신호 클록을 직접적으로 획득하기 위해 한 쌍의 클록 입력 핀을 포함할 때, 상기 테스트 대상에서 상기 이미지 캡쳐 카드로의 상기 테스트 신호 클록의 신호 전송 거리가 상기 테스트 대상에서 상기 테스트 어셈블리를 통해 상기 이미지 캡쳐 카드로의 상기 테스트 신호의 신호 전송 거리와 실질적으로 동일한 것을 특징으로 하는 이미지 테스트 시스템.
  9. 이미지 캡쳐 카드를 갖는 이미지 테스트 시스템에 배치된 테스트 어셈블리로서:
    테스트 대상으로부터 테스트 신호를 획득하기 위한 제1 전송 인터페이스;
    상기 테스트 신호로부터 테스트 신호 클록을 획득하고 그리고 상기 테스트 신호 클록을 상기 이미지 캡쳐 카드에 전송하기 위한 테스트 신호 클록 생성 회로;
    상기 테스트 신호의 신호 전송 형식을 변환하기 위한 인터페이스 변환 회로; 및
    상기 테스트 신호를 상기 이미지 캡쳐 카드에 전송하기 위한 제2 전송 인터페이스;
    를 포함하는 것을 특징으로 하는 테스트 어셈블리.
  10. 제9항에 있어서, 상기 테스트 신호가 제1 부신호, 제2 부신호 및 제3 부신호를 포함하고, 상기 테스트 신호 클록 생성 회로가 제1 입력 터미널, 제1 클록 획득 모듈, 제2 입력 터미널, 제2 클록 획득 묘듈, 제3 입력 터미널, 제3 클록 획득 모듈 및 회로 출력 터미널을 포함하고,
    상기 제1 입력 터미널은 상기 제1 부신호를 획득하기 위해 제공되고,
    상기 제1 클록 획득 모듈은 상기 제1 부신호로부터 제1 부신호 클록을 획득하고 그리고 상기 제1 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제2 입력 터미널은 상기 제2 부신호를 획득하기 위해 제공되고,
    상기 제2 클록 획득 모듈은 상기 제2 부신호로부터 제2 부신호 클록을 획득하고 그리고 상기 제2 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제3 입력 터미널은 상기 제3 부신호를 획득하기 위해 제공되고,
    상기 제3 클록 획득 모듈은 상기 제3 부신호로부터 제3 부신호 클록을 획득하고 그리고 상기 제3 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고, 그리고
    상기 회로 출력 터미널은 테스트 신호 클록을 생성하기 위해 제1 부신호 클록, 제2 부신호 클록 및 제3 부신호 클록을 결합하기 위해 제공되는 것을 특징으로 하는 테스트 어셈블리.
  11. 제10항에 있어서, 상기 회로 출력 터미널이 OR 게이트와 함께 제공되는 것을 특징으로 하는 테스트 어셈블리.
  12. 제11항에 있어서, 상기 제1 클록 획득 모듈이 제1 버퍼, 제1 지연 장치 및 제1 XOR 게이트를 포함하고,
    상기 제1 버퍼는 상기 제1 입력 터미널로부터 상기 제1 부신호를 획득하고 그리고 상기 제1 부신호를 상기 제1 지연 장치 및 상기 제1 XOR 게이트에 전송하기 위해 제공되고,
    상기 제1 지연 장치는 상기 제1 부신호를 제1 지연 부신호로 변환하고 그리고 상기 제1 지연 부신호를 제1 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제1 XOR 게이트는 상기 제1 부신호 클록을 생성하기 위해 상기 제1 부신호 및 상기 제1 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 테스트 어셈블리.
  13. 제12항에 있어서, 상기 제2 클록 획득 모듈이 제2 버퍼, 제2 지연 장치 및 제2 XOR 게이트를 포함하고,
    상기 제2 버퍼는 상기 제2 입력 터미널로부터 상기 제2 부신호를 획득하고 그리고 상기 제2 부신호를 상기 제2 지연 장치 및 상기 제2 XOR 게이트에 전송하기 위해 제공되고,
    상기 제2 지연 장치는 상기 제2 부신호를 제2 지연 부신호로 변환하고 그리고 상기 제2 지연 부신호를 상기 제2 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제2 XOR 게이트는 상기 제2 부신호 클록을 생성하기 위해 상기 제2 부신호 및 상기 제2 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 테스트 어셈블리.
  14. 제13항에 있어서, 상기 제3 클록 획득 모듈은 제3 버퍼, 제3 지연 장치 및 제3 XOR 게이트를 포함하고,
    상기 제3 버퍼는 상기 제3 입력 터미널로부터 상기 제3 부신호를 획득하고 그리고 상기 제3 부신호를 상기 제3 지연 장치 및 상기 제3 XOR 게이트에 전송하기 위해 제공되고,
    상기 제3 지연 장치는 상기 제3 부신호를 제3 지연 부신호로 변환하고 그리고 상기 제3 지연 부신호를 상기 제3 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제3 XOR 게이트는 상기 제3 부신호 클록을 생성하기 위해 상기 제3 부신호 및 상기 제3 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 테스트 어셈블리.
  15. 테스트 대상으로부터 테스트 신호를 획득하도록 구성되고 그리고 상기 테스트 신호의 신호 전송 형식을 변환하기 위한 인터페이스 변환 회로와 함께 제공되는 테스트 어셈블리를 갖는 이미지 테스트 시스템에 배치된 이미지 캡쳐 카드로서:
    상기 테스트 어셈블리로부터 상기 테스트 신호를 획득하고, 그리고 상기 테스트 신호로부터 테스트 신호 클록을 획득하기 위한 테스트 신호 클록 생성 회로; 및
    상기 테스트 신호 클록에 따라 상기 테스트 신호로부터 이미지 데이터를 획득하기 위한 로직 처리 장치;
    를 포함하는 것을 특징으로 하는 이미지 캡쳐 카드.
  16. 제15항에 있어서, 상기 테스트 신호가 제1 부신호, 제2 부신호 및 제3 부신호를 포함하고, 상기 테스트 신호 클록 생성 회로가 제1 입력 터미널, 제1 클록 획득 모듈, 제2 입력 터미널, 제2 클록 획득 묘듈, 제3 입력 터미널, 제3 클록 획득 모듈 및 회로 출력 터미널을 포함하고,
    상기 제1 입력 터미널은 상기 제1 부신호를 획득하기 위해 제공되고,
    상기 제1 클록 획득 모듈은 상기 제1 부신호로부터 제1 부신호 클록을 획득하고 그리고 상기 제1 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제2 입력 터미널은 상기 제2 부신호를 획득하기 위해 제공되고,
    상기 제2 클록 획득 모듈은 상기 제2 부신호로부터 제2 부신호 클록을 획득하고 그리고 상기 제2 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고,
    상기 제3 입력 터미널은 상기 제3 부신호를 획득하기 위해 제공되고,
    상기 제3 클록 획득 모듈은 상기 제3 부신호로부터 제3 부신호 클록을 획득하고 그리고 상기 제3 부신호 클록을 상기 회로 출력 터미널에 전송하기 위해 제공되고, 그리고
    상기 회로 출력 터미널은 테스트 신호 클록을 생성하기 위해 제1 부신호 클록, 제2 부신호 클록 및 제3 부신호 클록을 결합하기 위해 제공되는 것을 특징으로 하는 이미지 캡쳐 카드.
  17. 제16항에 있어서, 상기 회로 출력 터미널이 OR 게이트와 함께 제공되는 것을 특징으로 하는 이미지 캡쳐 카드.
  18. 제17항에 있어서, 상기 제1 클록 획득 모듈이 제1 버퍼, 제1 지연 장치 및 제1 XOR 게이트를 포함하고,
    상기 제1 버퍼는 상기 제1 입력 터미널로부터 상기 제1 부신호를 획득하고 그리고 상기 제1 부신호를 상기 제1 지연 장치 및 상기 제1 XOR 게이트에 전송하기 위해 제공되고,
    상기 제1 지연 장치는 상기 제1 부신호를 제1 지연 부신호로 변환하고 그리고 상기 제1 지연 부신호를 제1 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제1 XOR 게이트는 상기 제1 부신호 클록을 생성하기 위해 상기 제1 부신호 및 상기 제1 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 이미지 캡쳐 카드.
  19. 제18항에 있어서, 상기 제2 클록 획득 모듈이 제2 버퍼, 제2 지연 장치 및 제2 XOR 게이트를 포함하고,
    상기 제2 버퍼는 상기 제2 입력 터미널로부터 상기 제2 부신호를 획득하고 그리고 상기 제2 부신호를 상기 제2 지연 장치 및 상기 제2 XOR 게이트에 전송하기 위해 제공되고,
    상기 제2 지연 장치는 상기 제2 부신호를 제2 지연 부신호로 변환하고 그리고 상기 제2 지연 부신호를 상기 제2 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제2 XOR 게이트는 상기 제2 부신호 클록을 출력하기 위해 상기 제2 부신호 및 상기 제2 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 이미지 캡쳐 카드.
  20. 제19항에 있어서, 상기 제3 클록 획득 모듈은 제3 버퍼, 제3 지연 장치 및 제3 XOR 게이트를 포함하고,
    상기 제3 버퍼는 상기 제3 입력 터미널로부터 상기 제3 부신호를 획득하고 그리고 상기 제3 부신호를 상기 제3 지연 장치 및 상기 제3 XOR 게이트에 전송하기 위해 제공되고,
    상기 제3 지연 장치는 상기 제3 부신호를 제3 지연 부신호로 변환하고 그리고 상기 제3 지연 부신호를 상기 제3 XOR 게이트에 전송하기 위해 제공되고, 그리고
    상기 제3 XOR 게이트는 상기 제3 부신호 클록을 출력하기 위해 상기 제3 부신호 및 상기 제3 지연 부신호에 XOR 작업을 실행하기 위해 제공되는 것을 특징으로 하는 이미지 캡쳐 카드.
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