KR101005459B1

KR101005459B1 - 반도체 장치

Info

Publication number: KR101005459B1
Application number: KR1020090036637A
Authority: KR
Inventors: 야스노리 다시로
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2008-04-28
Filing date: 2009-04-27
Publication date: 2011-01-05
Anticipated expiration: 2029-04-27
Also published as: TW201009367A; KR20090113784A; CN101572538A; US20090271140A1; JP2009265024A

Abstract

과제

테스트의 비용을 저감시킨다.

해결 수단

SiP (1) 는, 데이터의 송수신을 실시하는 AD 칩 (2), 논리 칩 (3) 을 구비한다. AD 칩 (2) 은, 병렬 데이터를 생성하는 AD 변환 회로 (12a, 12b) 와, AD 변환 회로 (12a, 12b) 에서 생성되는 병렬 데이터를 분할하여 시간 방향으로 전환 나열하는 병직렬 변환 회로 (13a, 13b) 와, 병직렬 변환 회로 (13a, 13b) 의 출력 데이터와, 병렬 데이터를 복수의 경로에서 각각 송신 가능해지도록 분할한 분할 데이터 중 어느 것을 선택하여 논리 칩 (3) 에 출력하는 선택 회로 (14a, 14b) 를 구비한다. 논리 칩 (3) 은, 시간 방향으로 전환 나열된 데이터로부터 원래의 병렬 데이터를 복원하는 직병렬 변환 회로 (15a, 15b) 와, 분할 데이터를 합성한 원래의 병렬 데이터와, 직병렬 변환 회로 (15a, 15b) 에서 복원한 원래의 병렬 데이터를 선택하여 단자 (18) 에 출력하는 선택 회로 (16) 를 구비한다.

반도체 장치, 데이터 생성 회로, 데이터 전환 나열 회로, 선택 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 특히 복수의 LSI 칩을 1 개의 패키지에 탑재한 반도체 장치의 테스트 기술에 관한 것이다.

최근, 반도체 패키지에 있어서, SiP (System in Package) 나 MCP (Multi Chip Package) 라는 복수의 LSI 칩을 1 개의 패키지에 봉입하는 기술이 주목되고 있다. 전자 정보 기기나 디지털 가전 등의 현저한 발전과 보급에 수반되는 LSI의 다기능화나 고성능화에 대한 요구의 고조로부터, 1 개의 실리콘·칩 상에서 시스템을 실현하는 SoC (System on Chip) 가 주목을 끌고 있다. 한편으로, 종래에는 비용면에서 SoC 에 대한 우위성이 없어, 주류 기술로서 인지되지 않던 SiP 가, 여러 가지 시스템 기능을 단기간에 실현시킬 수 있는 가능성을 잠재하고 있다고 하여 다시 각광을 받았다.

SiP 로 칩 사이를 접속할 때, 접속되는 신호 수는, 조립 수율의 향상이나 테스트의 효율화 관점에서, 가능한 한 적은 구성을 취하는 것이 바람직하다. 예를 들어 AD 칩과 논리 칩을 SiP 로 하는 경우, AD 칩에 있어서의 n 비트 분해능의 AD 컨버터의 출력을 그대로 논리 칩에 접속하면, 신호 수가 n 개인 데이터 버스가 필요해진다. 데이터 버스의 신호 수를 저감시키기 위하여, 송신측의 AD 칩에 있어서 병직렬 변환 회로가 샘플링 클록과 그 m 체배 (遞倍) 클록에 동기하여 신호를 병직렬 변환한다. n 비트 디지털 데이터는, n/m 개의 데이터 버스에 출력되어, 수신측의 논리 칩의 직병렬 변환 회로에서 동일하게 샘플링 클록과 m 체배 클록에 동기하여 원래의 n 비트 디지털 신호로 되돌림으로써, 송수신 사이의 신호 수를 줄일 수 있다.

이와 같은 장치가, 화상 신호 전송을 예로 하여 특허 문헌 1 에 개시되어 있다. 이 화상 신호 전송 회로는, 화상 신호를 데이터 버스를 통하여 전송할 때에, 데이터 버스의 신호 수를 저감시키기 위하여, 체배 회로가 화소 클록을 체배하고, 병렬/직렬 변환 회로가 체배 회로에 의해 생성된 체배 클록에 동기하여 화상 신호를 병렬/직렬 변환하여, 직렬 신호인 화상 신호를 데이터 버스에 출력하도록 하고 있다.

종래의 화상 신호 전송 회로는, 이상과 같이 구성되어 있기 때문에, 데이터 버스의 신호 수를 저감시킬 수 있다. 그러나, 체배 회로가 화소 클록을 체배하여 체배 클록을 생성하지 않으면 안되어, 소비 전력이 증가되어 버린다. 또, 체배 회로에 의해 생성되는 체배 클록이 클록 노이즈가 되어, 회로 상의 노이즈량이 증가할 우려도 있었다.

그래서, 화소 클록의 체배 클록을 생성하지 않고, 데이터 버스의 신호 수를 저감시키는 화상 신호 전송 회로가 특허 문헌 2 에 있어서 개시되어 있다. 이 화상 신호 전송 회로는, 도입된 화상 신호의 비트 폭을 2 분할하고, 화소 클록이 H 레벨이 되면 일방의 분할 신호를 데이터 버스에 출력하고, 화소 클록이 L 레벨이 되면 타방의 분할 신호를 데이터 버스에 출력한다. 신호 수취측에서는, 화소 클록이 하강하는 타이밍에 데이터 버스로부터 일방의 분할 신호를 도입하고, 화소 클록이 상승하는 타이밍에 분할 신호를 출력 포트에 출력하고, 화소 클록이 상승하는 타이밍에 데이터 버스로부터 타방의 분할 신호를 도입하여, 그 분할 신호를 출력 포트에 출력하도록 구성하고 있다.

[특허 문헌 1] : 일본 공개특허공보 2004-266745호

[특허 문헌 2] : 일본 공개특허공보 2006-304088호

이하의 분석은 본 발명에 있어서 제공된다.

복수의 LSI 칩으로 구성되는 SiP 의 대표적인 테스트 수법은, SiP 로 조립하기 전에 각각의 칩에 대하여 충분히 테스트를 실시하고, 조립한 후에는 각 칩 사이의 접속을 테스트한다는 것이다. 이 때, 칩 상태에서 충분히 테스트할 수 없는 컴포넌트가 있는 경우에는, SiP 에서의 테스트를 가능하게 하는 회로나, 각 칩 사이의 접속 신호 수를 줄이는 것을 칩 설계 단계에서 고려함으로써, 효율적이고 저비용으로 SiP 를 테스트할 수 있다.

종래의 구성에 의하면, 데이터 버스 신호의 수를 저감시킬 수 있다. 그러나, 테스트 모드시에, 특허 문헌 1 에 있어서 개시되는 장치에서는, 높은 체배 클록 신호가 필요해진다. 또, 특허 문헌 2 에 있어서 개시되는 장치에서는, 클록 신호의 H 레벨, L 레벨이 함께 동작하도록 해야 한다. 이 때문에 테스트 클록 신호에 특별한 조건이 필요시되는 고성능의 LSI 테스터가 필요해져, 테스트의 비용이 증대되어 버린다.

본 발명의 하나의 양태 (측면) 에 관한 반도체 장치는, 데이터의 송수신을 실시하는 송신부 및 수신부를 구비하고, 송신부는, 병렬 데이터를 생성하는 데이터 생성 회로와, 데이터 생성 회로에서 생성되는 병렬 데이터를 분할하여 시간 방향으로 전환 나열하는 데이터 전환 나열 회로와, 데이터 전환 나열 회로의 출력 데이터 와, 병렬 데이터를 복수의 경로에서 각각 송신 가능해지도록 분할한 분할 데이터 중 어느 것을 선택하여 수신부에 출력하는 제 1 선택 회로를, 복수의 경로에 대응한 세트 수만큼 구비한다.

본 발명에 의하면, 테스트시에, 병렬 데이터를 복수의 경로에서 각각 송신하여 특별한 클록 신호가 불필요하므로, 저속인 저가의 LSI 테스터로 테스트를 실시할 수 있다. 따라서, 테스트의 비용을 저감시킬 수 있다.

본 발명의 실시형태에 관한 반도체 장치 (도 1 의 SiP (1) 에 상당) 는, 데이터의 송수신을 실시하는 송신부 (도 1 의 AD 칩 (2) 에 상당) 및 수신부 (도 1 의 논리 칩 (3) 에 상당) 를 구비한다. 송신부는, 병렬 데이터를 생성하는 데이터 생성 회로 (도 1 의 AD 변환 회로 (12a, 12b) 에 상당) 와, 데이터 생성 회로에서 생성되는 병렬 데이터를 분할하여 시간 방향으로 전환 나열하는 데이터 전환 나열 회로 (도 1 의 병직렬 변환 회로 (13a, 13b) 에 상당) 와, 데이터 전환 나열 회로의 출력 데이터와, 병렬 데이터를 복수의 경로에서 각각 송신 가능해지도록 분할한 분할 데이터 중 어느 것을 선택하여 수신부에 출력하는 제 1 선택 회로 (도 1 의 선택 회로 (14a, 14b) 에 상당) 를, 복수의 경로에 대응한 세트 수만큼 (도 1 에서는 2 세트) 구비한다.

또, 제 1 선택 회로는, 반도체 장치를 테스트 모드로 동작시키는 경우, 분할 데이터를 선택하는 것이 바람직하다.

또한, 송신부는, 데이터 전환 나열 회로의 출력 데이터를 분할 데이터보다 고속으로 수신부에 출력하는 것이 바람직하다.

또, 수신부는, 복수의 경로에 대응하여 분할된 분할 데이터를 합성하여 원래의 병렬 데이터로서 출력 가능하게 하는 테스트 출력부 (도 1 의 AD 테스트 출력 단자 (18)) 를 구비하는 것이 바람직하다.

또한, 수신부는, 시간 방향으로 전환 나열된 데이터로부터 원래의 병렬 데이터를 복원하는 데이터 복원 회로 (도 1 의 직병렬 변환 회로 (15a, 15b) 에 상당) 와, 분할 데이터를 합성한 원래의 병렬 데이터와, 데이터 복원 회로에서 복원한 원래의 병렬 데이터 중 어느 것을 선택하는 제 2 선택 회로 (도 1 의 선택 회로 (16) 에 상당) 를 구비하고, 제 2 선택 회로에서 선택한 데이터를 테스트 출력부에 출력 가능하게 하도록 해도 된다.

또, 제 2 선택 회로는, 반도체 장치를 테스트 모드로 동작시키는 경우, 분할 데이터를 합성한 원래의 병렬 데이터를 선택하도록 해도 된다.

또한, 데이터 생성 회로는 AD 변환기이고, 병렬 데이터는 AD 변환된 데이터이어도 된다.

또, 수신부는, 데이터 복원 회로에서 복원한 병렬 데이터의 처리를 실시하는 데이터 처리 회로 (도 1 의 데이터 처리 회로 (17a, 17b) 에 상당) 를 구비하고 있어도 된다.

이상과 같은 반도체 장치에 의하면, 송수신부 사이의 데이터 버스 신호의 수를 저감시킴과 함께, 테스트시에 복수의 경로에서 각각 송신 가능해지도록 분할한 분할 데이터를 송신하여 체배 클록을 불필요로 한다. 따라서, 반도체 장치의 테스트시에, 필요한 LSI 테스터의 능력을 억제할 수 있어 테스트 비용을 저감시킬 수 있게 된다.

이하, 실시예에 있어서, 도면을 참조하여 상세하게 설명한다.

실시예 1

도 1 은, 본 발명의 제 1 실시예에 관한 반도체 장치의 구성을 나타내는 블록도이다. 도 1 에 있어서, 반도체 장치는, 2 채널의 AD 변환 회로를 갖는 AD 칩 (2) 과 논리 칩 (3) 을 1 개의 패키지에 봉입한 SiP (1) 이다. SiP (1) 는, 아날로그 신호를 입력하는 단자 (11a, 11b), 테스트 출력용 단자 (18), 테스트 모드 선택용 단자 (19), 테스트용 클록 신호를 입력하는 단자 (20) 를 구비한다.

AD 칩 (2) 은, AD 변환 회로 (12a, 12b), 병직렬 변환 회로 (13a, 13b), 선택 회로 (14a, 14b) 를 구비한다. 논리 칩 (3) 은, 직병렬 변환 회로 (15a, 15b), 선택 회로 (16, 22), 데이터 처리 회로 (17a, 17b), PLL (21), 분주 (分周) 회로 (23) 를 구비한다.

AD 칩 (2) 은, 단자 (11a, 11b) 로부터 아날로그 신호를 입력하고, 논리 칩 (3) 으로부터 선택 클록 신호 (CLK2), CLK2 의 1/2 분주 클록 신호인 클록 신호 (CLK1), 테스트 모드 선택 신호 (MODE) 를 입력한다.

AD 변환 회로 (12a) 는, 단자 (11a) 로부터 입력된 아날로그 신호를 샘플링 클록 신호인 클록 신호 (CLK1) 로 n 비트의 분해능을 갖고 AD 변환하고, n 비트 폭의 병렬 데이터 (Da) 를 출력한다. 병직렬 변환 회로 (13a) 는, AD 변환 회로 (12a) 가 출력하는 병렬 데이터 (Da) 를 입력하고, 클록 신호 (CLK1) 와 클록 신호 (CLK2) 로 병직렬 변환을 실시하고, n/2 비트 폭이 되는 병렬 데이터 (Da1) 를 출력한다. 선택 회로 (14a) 는, 병렬 데이터 (Da1), 병렬 데이터 (Da) 의 상위 비트 (Dau), 후술하는 병렬 데이터 (Db) 의 상위 비트 (Dbu) 중 어느 것을, 테스트 모드 선택 신호 (MODE) 에 기초하여 선택 출력한다.

AD 변환 회로 (12b) 는, 단자 (11b) 로부터 입력된 아날로그 신호를 샘플링 클록 신호인 클록 신호 (CLK1) 로 n 비트의 분해능을 갖고 AD 변환하고, n 비트 폭의 병렬 데이터 (Db) 를 출력한다. 병직렬 변환 회로 (13b) 는, AD 변환 회로 (12b) 가 출력하는 병렬 데이터 (Db) 를 입력하고, 클록 신호 (CLK1) 와 클록 신호 (CLK2) 로 병직렬 변환을 실시하고, n/2 비트 폭이 되는 병렬 데이터 (Db1) 를 출력한다. 선택 회로 (14b) 는, 병렬 데이터 (Db1), 전술한 병렬 데이터 (Da) 의 하위 비트 (Dal), 병렬 데이터 (Db) 의 하위 비트 (Dbl) 중 어느 것을, 테스트 모드 선택 신호 (MODE) 에 기초하여 선택 출력한다.

논리 칩 (3) 은, 단자 (20) 로부터 AD 변환 테스트용 클록 신호 (CKT), 단자 (19) 로부터 테스트 모드 선택 신호 (MODE) 를 입력하고, AD 칩 (2) 으로부터 n/2 비트 폭 디지털 데이터를 2 채널분 입력한다. 선택 회로 (22) 는, 테스트 모드 선택 신호 (MODE) 에 의해, 통상 동작시에는 클록 생성용의 PLL (21) 의 출력 클록을 선택하고, AD 테스트 모드시에는 단자 (20) 로부터 입력된 클록 신호 (CKT) 를 선택한다. 선택 회로 (22) 의 출력인 클록 신호 (CLK2) 는, AD 칩 (2) 에 출력됨과 함께, 분주 회로 (23) 에 의해 주파수가 1/2 로 분주되어 클록 신호 (CLK1) 로서 AD 칩 (2) 에 출력된다. 클록 신호 (CLK1) 는, 직병렬 변환 회로 (15a, 15b), 데이터 처리 회로 (17a, 17b) 에도 분배되고, 클록 신호 (CLK2) 는, 직병렬 변환 회로 (15a, 15b) 에도 분배된다.

직병렬 변환 회로 (15a) 는, 선택 회로 (14a) 로부터 출력된 n/2 비트 폭의 디지털 데이터를, 클록 신호 (CLK1, CLK2) 에 의해 직병렬 변환을 실시하고, 원래의 n 비트 폭의 병렬 데이터 (Da) 를 복원하여 선택 회로 (16) 와 데이터 처리 회로 (17a) 에 출력한다. 데이터 처리 회로 (17a) 는, 복원된 병렬 데이터 (Da) 에 대하여 통상 동작시에 있어서의 데이터 처리를 실시한다.

직병렬 변환 회로 (15b) 는, 선택 회로 (14b) 로부터 출력된 n/2 비트 폭의 디지털 데이터를, 클록 신호 (CLK1, CLK2) 에 의해 직병렬 변환을 실시하고, 원래의 n 비트 폭의 병렬 데이터 (Db) 를 복원하여 선택 회로 (16) 와 데이터 처리 회로 (17b) 에 출력한다. 데이터 처리 회로 (17b) 는, 복원된 병렬 데이터 (Db) 에 대하여 통상 동작시에 있어서의 데이터 처리를 실시한다.

선택 회로 (16) 는, 테스트 모드 선택 신호 (MODE) 에 의해, 선택 회로 (14a, 14b) 로부터 출력되는 데이터를 상위 하위 합한 n 비트 폭 디지털 데이터와, 직병렬 변환 회로 (15a) 가 출력하는 병렬 데이터 (Da) 와, 직병렬 변환 회로 (15b) 가 출력하는 병렬 데이터 (Db) 중 어느 것을 선택하여 단자 (18) 에 출력한다.

이상과 같은 구성의 SiP (1) 에 있어서, 단자 (19) 로부터 입력되는 테스트 모드 선택 신호 (MODE) 에 의해 이하의, A) 통상 동작 모드, B) AD 변환 회로 (12a) 의 테스트 모드, C) AD 변환 회로 (12b) 의 테스트 모드 중 어느 것이 선택된다. 이하, 각 모드에 대하여 설명한다.

A) 통상 동작 모드에서는, AD 변환 회로 (12a) 에서 변환된 병렬 데이터 (Da) 는, 병직렬 변환 회로 (13a), 선택 회로 (14a), 직병렬 변환 회로 (15a) 를 통하여 데이터 처리 회로 (17a) 에 입력되어 데이터 처리가 이루어진다. 또, AD 변환 회로 (12b) 에서 변환된 병렬 데이터 (Db) 는, 병직렬 변환 회로 (13b), 선택 회로 (14b), 직병렬 변환 회로 (15b) 를 통하여 데이터 처리 회로 (17b) 에 입력되어 데이터 처리가 이루어진다.

B) AD 변환 회로 (12a) 의 테스트 모드에서는, 단자 (11a) 로부터의 아날로그 신호, AD 테스트 클록 신호 (CKT) 및 테스트 모드 선택 신호 (MODE) 가 입력된다. 이 때 테스트 모드 선택 신호 (MODE) 는, AD 변환 회로 (12a) 에 대한 테스트 모드가 선택되어 있다. 테스트 모드 선택 신호 (MODE) 에 의해 선택 회로 (22) 는, AD 테스트 클록 신호 (CKT) 를 선택하여 클록 신호 (CLK2) 로서 출력한다. 클록 신호 (CLK2) 는, 분주 회로 (23) 에 의해 주파수가 1/2 이 되도록 분주되어 클록 신호 (CLK1) 로서 출력된다. AD 변환 회로 (12a) 는, 클록 신호 (CLK1) 를 샘플링 클록으로 하고, 단자 (11a) 로부터 입력된 아날로그 신호를 n 비트 폭의 디지털 데이터 (Da) 로 변환한다. 변환된 n 비트 폭의 디지털 데이터 (Da) 는, 상위 n/2 비트의 디지털 데이터 (Dau) 와 하위 n/2 비트의 디지털 데이터 (Dal) 로 분리된다. 상위 n/2 비트의 데이터 (Dau) 는 선택 회로 (14a) 에 출력되고, 하위 n/2 비트의 데이터 (Dal) 는 선택 회로 (14b) 에 출력된다. 선택 회로 (14a) 는, 테스트 모드 선택 신호 (MODE) 에 의해, 입력된 상위 n/2 비트 신호를 그대로 논리 칩 (3) 에 출력하고, 선택 회로 (14b) 도 동일하게 테스트 모드 선택 신호 (MODE) 에 의해, 입력된 하위 n/2 비트 신호를 그대로 논리 칩 (3) 에 출력한다.

선택 회로 (14a) 가 출력하는 상위 n/2 비트 데이터 (Dau) 및 선택 회로 (14b) 가 출력하는 하위 n/2 비트 데이터 (Dal) 는, 논리 칩 (3) 측의 선택 회로 (16) 에 입력된다. 선택 회로 (16) 는, 테스트 모드 선택 신호 (MODE) 에 의해, 상위 n/2 비트 데이터 (Dau) 및 하위 n/2 비트 데이터 (Dal) 를 합한 데이터, 즉 데이터 (Da) 를 테스트 출력용 단자 (18) 에 출력한다. 단자 (18) 에는, 도시하지 않는 LSI 테스터가 접속되어 AD 변환 회로 (12a) 가 출력하는 데이터 (Da) 의 내용을 테스트한다.

C) AD 변환 회로 (12b) 의 테스트 모드도, B) 의 AD 변환 회로 (12a) 의 테스트 모드에 있어서의 동작과 동일하게, AD 변환 회로 (12b) 가 출력하는 데이터 (Db) 는, 선택 회로 (14a, 14b) 를 통하여, 선택 회로 (16) 에 의해 선택되어 단자 (18) 에 출력된다.

이상과 같이, 2 채널의 AD 변환 회로 (12a, 12b) 를 갖는 AD 칩 (2) 과 논리 칩 (3) 을 1 개의 패키지에 봉입한 SiP (1) 에 있어서, 체배 클록을 사용한 병직렬·직병렬 변환 회로에 의해 칩 사이 접속 신호 수를 저감시킨 경우, 테스트시에도 실제 동작 클록의 2 배의 주파수의 클록이 필요해진다. 이에 반하여, 본 실시예의 테스트 모드에서는, 병직렬·직병렬 변환 회로를 바이패스하고, 각 채널의 데 이터 버스를 1 채널의 테스트 신호에 할당하여 복수의 AD 변환 회로 (12a, 12b) 를 개별적으로 테스트함으로써, 통상 동작시에 필요한 체배 클록 신호가 불필요해진다.

또한, 테스트 모드 선택 신호 (MODE) 에 의해, 선택 회로 (16) 가, 직병렬 변환 회로 (15a) 가 출력하는 병렬 데이터 (Da), 혹은 직병렬 변환 회로 (15b) 가 출력하는 병렬 데이터 (Db) 중 어느 것을 선택하는 경우에는, 이른바 실동작 테스트가 된다. 즉, AD 변환 회로 (12a, 12b) 는, PLL (21) 이 출력하는 클록 신호로 동작하고, 병직렬·직병렬 변환 회로를 통하여 단자 (18) 에 AD 변환 데이터를 출력한다. 이 경우, LSI 테스터에 의해, 실동작에 있어서의 AD 변환 데이터의 테스트가 가능하다.

이상의 설명에서는, 2 채널의 AD 변환 회로를 갖는 반도체 장치에 대하여 설명하였다. 그러나, 이에 한정되지 않고, AD 변환 회로를 3 채널 이상 갖고, 1 채널의 신호를 각 채널의 데이터 버스에 분할 할당하여, 복수의 AD 변환 회로를 개별적으로 테스트하도록 해도 됨은 말할 필요도 없다.

또한, 전술한 특허 문헌 등의 각 개시를, 본서에 인용으로서 통합하는 것으로 한다. 본 발명의 전체 개시 (청구의 범위를 포함한다) 의 범위 내에 있어서, 또한 그 기본적 기술 사상에 기초하여, 실시형태 내지 실시예의 변경·조정이 가능하다. 또, 본 발명의 청구의 범위 내에 있어서 여러 가지 개시 요소의 다양한 조합 내지 선택이 가능하다. 즉, 본 발명은 청구의 범위를 포함하는 전체 개시, 기술적 사상에 따라 당업자이면 실시할 수 있을 각종 변형, 수정을 포함함은 물론이다.

도 1 은 본 발명의 실시예에 관한 반도체 장치의 구성을 나타내는 블록도.

도면의 주요 부분에 대한 부호의 설명

1 : SiP

2 : AD 칩

3 : 논리 칩

11a, 11b, 18, 19, 20 : 단자

12a, 12b : AD 변환 회로

13a, 13b : 병직렬 변환 회로

14a, 14b, 16, 22 : 선택 회로

15a, 15b : 직병렬 변환 회로

17a, 17b : 데이터 처리 회로

21 : PLL

23 : 분주 회로

Claims

데이터의 송수신을 실시하는 송신부 및 수신부를 구비하고,

상기 송신부는,

병렬 데이터를 생성하는 데이터 생성 회로와,

상기 데이터 생성 회로에서 생성되는 상기 병렬 데이터를 분할하여 시간 방향으로 전환 나열하는 데이터 전환 나열 회로와,

상기 데이터 전환 나열 회로의 출력 데이터와, 상기 병렬 데이터를 복수의 경로에서 각각 송신 가능해지도록 분할한 분할 데이터 중 어느 것을 선택하여 상기 수신부에 출력하는 제 1 선택 회로를,

상기 복수의 경로에 대응한 세트 수만큼 구비하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 제 1 선택 회로는, 상기 반도체 장치를 테스트 모드로 동작시키는 경우, 상기 분할 데이터를 선택하는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 송신부는, 상기 데이터 전환 나열 회로의 출력 데이터를 상기 분할 데이터보다 고속으로 상기 수신부에 출력하는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 수신부는, 상기 복수의 경로에 대응하여 분할된 상기 분할 데이터를 합성하여 원래의 병렬 데이터로서 출력 가능하게 하는 테스트 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서,

상기 수신부는,

상기 시간 방향으로 전환 나열된 데이터로부터 원래의 병렬 데이터를 복원하는 데이터 복원 회로와,

상기 분할 데이터를 합성한 원래의 병렬 데이터와, 상기 데이터 복원 회로에서 복원한 원래의 병렬 데이터 중 어느 것을 선택하는 제 2 선택 회로를 구비하고,

상기 제 2 선택 회로에서 선택한 데이터를 상기 테스트 출력부에 출력 가능하게 하는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 제 2 선택 회로는, 상기 반도체 장치를 테스트 모드로 동작시키는 경우, 상기 분할 데이터를 합성한 원래의 병렬 데이터를 선택하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 데이터 생성 회로는 AD 변환기이고, 상기 병렬 데이터는 AD 변환된 데이터인 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 수신부는, 상기 데이터 복원 회로에서 복원한 병렬 데이터의 처리를 실시하는 데이터 처리 회로를 구비하는 것을 특징으로 하는 반도체 장치.