JP2003179149A - 集積回路のスキャンアーキテクチャ用帯域整合方法 - Google Patents

集積回路のスキャンアーキテクチャ用帯域整合方法

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JP2003179149A JP2002259142A JP2002259142A JP2003179149A JP 2003179149 A JP2003179149 A JP 2003179149A JP 2002259142 A JP2002259142 A JP 2002259142A JP 2002259142 A JP2002259142 A JP 2002259142A JP 2003179149 A JP2003179149 A JP 2003179149A
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Abstract

(57)【要約】 【課題】 スキャンアーキテクチャの１つを再設定する
可能性を有し、ＩＣ上で実行される試験を高度の精度と
故障検出範囲をもって最小時間でもって実行する方法を
提供する。 【解決手段】 所定の最大入出力周波数を有する複数の
集積回路入出力ピンと、前記入出力ピンと電気的に導通
する複数のスキャンチェーン（２０８）とを備える集積
回路（２００）を試験のために設定する方法であって、
前記スキャンチェーンは所定の最大ラッチ周波数を有
し、前記集積回路は、利用可能な数の前記複数の集積回
路入力／出力ピンを介して集積回路試験装置へ接続され
ており、前記ラッチ周波数が前記所定の最大入出力周波
数未満で、前記利用可能な数の前記複数の集積回路入出
力ピンが提示されたスキャンアーキテクチャ（２０２）
に要求されるピン数未満であるときに、集積回路試験時
間を最小化するといったステップを含む方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路内のスキャ
ンアーキテクチャを含む試験向け設計（ＤＦＴ）技術に
関するものであり、特に、本発明は、集積回路が、スキ
ャンアーキテクチャや、チップ入出力、連試験装置の帯
域必要条件を整合させることができるようにする。さら
に、本発明は、様々な帯域要件を有するアーキテクチャ
を再設定して支援するのに利用することができる技術に
関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の試験には幾つかの試
験用設計（ＤＦＴ、Design for Test）技術が存在し、
その一つに、ＩＣにスキャンアーキテクチャを実装する
ことが含まれる。スキャンアーキテクチャは、任意に組
み合わせた状態値をシフトさせる能力と、ＩＣ内の素子
からの状態値への応答を取り込む能力を可能にするもの
である。ＩＣの試験中には、ＩＣ内のスキャンアーキテ
クチャが、１以上のスキャンチェーンにある複数の状態
素子を接続する。これらのスキャンチェーンすなわちシ
フトレジスタは、様々な可能な入力の試験を目的とし
て、所定の状態値を状態素子へシフトさせる。状態値を
状態素子にシフトさせた後、ＩＣは通常機能モードへ復
帰する。状態素子の入力端では１以上の出力（応答）が
捕捉される。するとＩＣはシフトモードに入る。このモ
ードによって、捕捉応答がＩＣから試験装置へシフトさ
れ、試験装置では捕捉応答が期待された出力と比較され
る。捕捉応答が期待された出力に一致する場合は、その
場合には、ＩＣはスキャンチェーン内へシフトされた所
定の状態値について適正に機能していることになる。
【０００３】図１を参照して説明したＩＣ試験における
現状での最新技術は、試験装置１０６の能力とは無関係
にスキャンチェーンアーキテクチャ１０８を設定するも
のである。
【０００４】ＩＣ１００内には、複数のスキャンチェー
ン１０２を含むスキャンチェーンアーキテクチャ１０８
が存在する。スキャンチェーン１０２は恒久的であり、
ＩＣ１００製造後には再設定することができない。スキ
ャンチェーンは、基本的にはＩＣ試験時に試験データを
ＩＣ１００へシフトさせ、ＩＣ１００からシフトさせる
シフトレジスタである。通常、試験装置１０６はスキャ
ンチェーン１０２に電気的に接続されてＩＣ１００の試
験を可能にする。一般に、試験装置１０６は利用可能な
ＩＣピン１０４とインタフェースをとり、試験データを
スキャンチェーン１０２に供給し、スキャンチェーン１
０２から捕捉応答を抽出する。ＩＣ１００上に実装され
たスキャンチェーン１０２の数は、ラッチ周波数（スキ
ャンチェーンの入出力動作周波数）と同様、ピン１０４
の数や消費電力やＩＣ１００の動作周波数などのＩＣ１
００の物理的な制約に基づいて設計される。既存のスキ
ャンチェーンアーキテクチャは、スキャンチェーン１０
２の数を判定し、スキャンチェーンインタフェースに対
しＩＣピン１０４がどの程度の数使用可能かを考慮して
ＩＣ１００に組み込んでいた。さらに、既存のスキャン
アーキテクチャは、スキャンチェーン１０２のラッチ周
波数をＩＣ１００の最大可能な入出力周波数よりも極め
て低く設計していた。一旦、スキャンチェーン１０２の
数とラッチ周波数が決定され、スキャンチェーンアーキ
テクチャがＩＣ１００用に設計されてＩＣ１００内に配
置されると、これらのスキャンチェーンの制約とアーキ
テクチャは変更することができないのである。
【０００５】最新の米国の仮特許出願には、スキャンア
ーキテクチャを再設定して試験装置のピン数に合せるス
キャンチェーン再設定する思想（米国仮特許出願第６０
／２２９，６５３号）が記述されている。スキャンチェ
ーン／セグメントが、スキャンインターフェースに必要
なピン数を減らすマルチプレクサを用いてカスケード接
続できることが考察されている。この開示された発明の
欠点は、それが試験装置と試験対象集積回路（ＩＣ）の
入出力との間及びスキャンチェーンと試験対象ＩＣの入
出力との間のインタフェースの間の帯域の最適化にあわ
せては、試験装置のチャンネルの周波数を考慮していな
いことにある。
【０００６】本技術によれば、ＩＣ入出力とＩＣ上のス
キャンチェーンとの間の利用可能な帯域間の準最適使用
が得られる。その上、スキャンチェーンは、更新された
試験条件や更新され進化した試験装置に一致するよう再
設定或いは更新できない恒久的に固定化された物であ
る。そのために、試験条件や試験装置の変更時或いは修
正時に、試験装置によってそのＩＣが試験不可能とされ
てしまう。さらに、再設定不可能なスキャンアーキテク
チャを有するＩＣが、更新された試験装置により、或い
は更新された試験条件下で試験可能である場合には、長
い試験時間や低い故障検出範囲を招くことになる。
【０００７】ＩＣを試験し応答を収集する時間は、とり
わけ利用可能なＩＣピンの数とＩＣの入出力周波数と試
験装置の周波数と試験データの量に応じて変化する。例
えば、所定の試験データボリュームについて、試験時間
はＩＣの帯域（最大のデータレート）により制限され、
この帯域は周波数とＩＣの試験ピン数の積に比例する。
集積回路試験装置の帯域とＩＣ上の利用可能な試験ピン
の数が、スキャンチェーンアーキテクチャと同様、ＩＣ
試験の効率を制限する。試験装置の帯域が、試験装置が
どの程度素早くＩＣピンとの間で試験データを授受でき
るかを制限する。利用可能なＩＣピンの帯域が、試験デ
ータがどの程度素早くＩＣ内に読み込まれるかを制限
し、スキャンチェーンのラッチ周波数が、スキャンチェ
ーンが試験データをどの程度素早くラッチ入力或いはラ
ッチ出力できるかを制限する。
【０００８】
【発明が解決しようとする課題】それ故、ＩＣと関連試
験装置の制約に基づいて様々なスキャンアーキテクチャ
のいずれかを再設定することができ、ＩＣ上で実行され
る試験が高度の精度と故障検出範囲でありながら最小時
間で実行されるようにできる柔軟なスキャンチェーンア
ーキテクチャの必要性が存在する。
【０００９】
【課題を解決するための手段】本発明は、スキャンアー
キテクチャが試験装置とスキャンチェーンとの間の導電
路の帯域に合せることができるよう再設定可能に設計す
ることのできるＤＦＴ方式に関するものである。本発明
を用いた装置は、利用可能なＩＣピンと周波数領域の両
方について再設定することができる。
【００１０】本発明は、試験装置の試験容量の利用率の
最大化と試験時間の最小化を目指して、帯域の最適化用
に再設定できるスキャンチェーンアーキテクチャを提供
する。本発明の実施形態により利用される技術は、より
高速のチャネルから多数の低速の受信スキャンチェーン
へデータをファンアウトするデマルチプレクサの追加
と、任意の低速源からより高速のリンクへデータを収集
するマルチプレクサの追加を含む。
【００１１】本発明はさらに、試験容量の利用率を最大
化し、試験時間を最小化し、様々な試験装置とシナリオ
に適応可能なように再設定できるスキャンチェーンアー
キテクチャに係るものである。本発明の好適な実施形態
は、ＩＣ上に現存するスキャンチェーンアーキテクチャ
を、ＩＣ自体ならびにＩＣ試験用に用いる試験装置に関
する１以上の変数を考慮した設定に調整することができ
る。
【００１２】本発明の第１実施形態では、ＩＣ内のスキ
ャンチェーンのラッチ周波数がＩＣの所定の入出力周波
数未満で、利用可能な集積回路の入出力ピンの数が提示
されたスキャンアーキテクチャならびに関連するＤＦＴ
内でのＩＣ試験に必要なピン数未満であるときに、集積
回路の試験時間を最小化する。
【００１３】本発明の第２実施形態では、スキャンチェ
ーンのラッチ周波数がＩＣの所定の入出力周波数を越
え、利用可能な集積回路の入出力ピンの数が提示された
スキャンアーキテクチャでのＩＣ試験に必要なピン数を
越えるときに、集積回路の試験時間を最小化する。
【００１４】本発明の第３実施形態では、試験装置の試
験周波数がＩＣの所定の入出力周波数未満で、試験装置
の試験ピンの数が利用可能な集積回路入出力ピンの数未
満で、試験装置周波数がＩＣ上のスキャンチェーンのラ
ッチ周波数の倍数以上であるときに、集積回路の試験時
間を最小化する。
【００１５】本発明の第４実施形態では、試験装置の試
験周波数がＩＣの所定の入出力周波数を越え、利用可能
な試験装置のピン数が利用可能な集積回路入出力ピンの
数未満で、所定の入出力周波数が試験装置の周波数とス
キャンチェーンのラッチ周波数未満であるときに、集積
回路の試験時間を最小化する。
【００１６】本発明の第５実施形態では、試験装置の周
波数が試験対象ＩＣの所定の入出力周波数を越え、試験
装置の試験ピンの数が利用可能な集積回路入出力ピンの
数未満で、所定の入出力周波数と前記試験装置周波数が
ラッチ周波数の倍数を越えるときに、集積回路の試験時
間は最小化される。
【００１７】
【発明の実施の形態】本発明の方法及び装置のより完全
な理解は、添付図面と併せ下記の詳細な説明を参照する
ことでなされよう。ここに記載され様々な図に描かれた
スキャンチェーンアーキテクチャは、回路の試験環境に
応じてチップ上に直に或いはチップ外部（例えば、ＩＣ
試験ボード）のいずれかに追加された公知のマルチプレ
クサとデマルチプレクサを有する。帯域整合の基本方式
は、マルチプレクサとデマルチプレクサを追加してＩＣ
或いはＩＣ内のスキャンチェーンとの間で授受するデー
タのレートを増減（帯域整合）することでなされる。マ
ルチプレクサとデマルチプレクサはまた、ＩＣ上での試
験遂行に必要な試験ピンの数を増減するのに利用するこ
とができる。
【００１８】図２は、本発明の好適な実施形態になるス
キャンアーキテクチャ２０２を含む帯域整合回路網を備
えたＩＣ２００を例示する図である。スキャンチェーン
アーキテクチャは、回路網に追加された回路網であり、
試験対象ＩＣ上の組み合わせ論理回路であることがわか
る。スキャンアーキテクチャ２０２は、ＩＣコアを変更
することなく様々に異なるスキャンチェーンアーキテク
チャへ設定できるよう設計してある。スキャンアーキテ
クチャ２０２は種々のスキャンチェーンアーキテクチャ
の設定を組み込んで製造され、これにより特定の設定が
ＩＣ２００の試験用に用いなければならないと決定され
たときに、スキャンアーキテクチャが既定の設定を修正
できるようになる。このスキャンアーキテクチャ２０２
は、ＩＣ２００と関連試験装置（図示せず）の制約に基
づいて試験時間を最小化するよう設計してある。どの設
定を実現するかに応じて、ＩＣ２００の試験はスキャン
アーキテクチャ２０２内の少なくとも一つのマルチプレ
クサ２０４或いはデマルチプレクサ２０６の起動を要求
することになる。マルチプレクサ２０４があることによ
って、装置を再設定することができる。デマルチプレク
サ２０６は、動作時には、試験装置から受信した試験デ
ータを複数の試験データストリームに分割して複数のス
キャンチェーン２０８に供給する。マルチプレクサ２０
４とデマルチプレクサ２０６を起動すべきかどうか判定
するため、再設定可能なスキャンアーキテクチャ２０２
は少なくとも一つの設定信号を受信する。この少なくと
も一つの設定信号によって、どの特定のスキャンチェー
ンアーキテクチャの設定を用いねばならないかの判定が
さらに進行する。本例の場合、スキャンアーキテクチャ
２０２を設定するのに２つの信号を用いる。２つの信号
Ｔ１，Ｔ２は、スキャンチェーンとチップ入出力と試験
装置の帯域要件に基づいて適当なスキャンチェーンアー
キテクチャが割り出された後で用いられる。様々なマル
チプレクサ２０４やデマルチプレクサ２０６、ラッチ２
０８、スキャンチェーンとの間での信号入出力経路、他
のＩＣ内の関連する試験回路網をある所定のスキャンチ
ェーンアーキテクチャにあわせるために、適当な信号Ｔ
１，Ｔ２が装置の試験中にスキャンチェーンアーキテク
チャに適用される。上記のパラメータ値に基づいて設定
されたスキャンアーキテクチャ２０２の例を、図３乃至
８を参照して詳細に説明する。下記の実施形態は例とし
ての再設定可能なスキャンチェーンアーキテクチャの可
能な構成例であり、本発明に基づく利用可能な設定の広
範な実施形態の可能性を制限するものと解釈されるべき
でないことは理解されたい。
【００１９】図３は、本発明の好適な実施形態になるス
キャンアーキテクチャ３０２の第１の例示的設定に設定
されたＩＣ３００を示す図である。本例では、スキャン
チェーン３１０のラッチ周波数はＩＣ３００の最大入出
力周波数よりも低く、試験装置の周波数はＩＣ３００の
入出力周波数以上であり、スキャンチェーン試験に利用
可能なＩＣ３００上のピン３０４の数は、試験装置（図
示せず）を用いる提示ＩＣ試験により要求されるピンの
数未満である２である。帯域を最大にして試験時間を減
らすため、試験装置はＩＣ３００に供給する単一ストリ
ーム内に試験データの多数のストリームを併合する。少
なくとも一つの高速チャンネル３０６が、ＩＣ３００に
おいて例えば７５ＭＨｚの高いデータレートで試験デー
タを受信する。高速チャンネル３０６は、デマルチプレ
クサ３１２によりＩＣ３００上で例えば２５ＭＨｚの３
つの低速チャンネル３０８に分割される。一部ＩＣ内に
存在する並直列変換器と直並列変換器を多重化機能と多
重解除機能の実行に用いることができることに注意され
たい。低速チャンネル３０８は試験データをスキャンチ
ェーン３１０に供給し、このスキャンチェーンがＩＣ回
路網の所定箇所にデータをラッチし、そこからの応答を
読み出す。別の組の低速チャンネル３１４が応答を収集
し、その応答が少なくとも一つのマルチプレクサ３１６
により第２組の高速チャンネル３１８に併合される。Ｉ
Ｃ３００は、その応答を試験装置に対し例えば７５ＭＨ
ｚの高速データレートでもって返信する。実質的には、
高速チャンネル３０６，３１８は試験時間の短縮とより
多くの試験ピン要求に応えるべく、高データレートでも
ってＩＣ３００内外へデータを送受する。本発明の例示
的な実施形態の説明を通じて、データレートは例示的で
あり、高速チャンネルや低速チャンネルなる語句が説明
目的に互いの相対的な意味で用いられ、例示的発明のデ
ータ速度を制限する意図のないことは理解されたい。
【００２０】図４は、本発明の一実施形態になるスキャ
ンチェーンアーキテクチャ４０２の第２の設定において
設定したＩＣ４００を例示する図である。この例示的実
施形態では、スキャンチェーン４１０のラッチ周波数は
ＩＣ４００の最大入出力周波数よりも高く、試験手順に
利用可能なＩＣ４００上のピン４０４の数は、スキャン
チェーンに要求されるピンの数よりも大である。本実施
形態では、試験データをＩＣの内外へと搬送するのによ
り多くの入出力ピン４０４（Ａ，Ｂ）が用いられる。試
験データは、多重化ならびに多重解除され、ＩＣ４００
の入出力周波数におけるデータ移動を可能にしてスキャ
ンチェーン４１０のより高いラッチ周波数に一致させ
る。試験装置（図４には特に図示せず）は、先ず低速チ
ャンネルを用いて試験データをＩＣ４００へ供給する。
ＩＣ４００のピン４０４Ａは試験データを受信し、それ
を例えば２５ＭＨｚのレートで低速チャンネル４０６を
介してスキャンアーキテクチャ４０２へ供給する。低速
チャンネル４０６は少なくとも一つのマルチプレクサ４
０８を介して高速チャンネル４１０へ併合され、そこで
高速チャンネルが試験データをスキャンチェーン４１２
に供給してラッチさせる。第２組の高速チャンネル４１
４は、スキャンチェーン４１２から例えば５０ＭＨｚの
より高速のレートで応答を収集する。高速チャンネル４
１４は少なくとも一つのデマルチプレクサ４１６により
第２組の低速チャンネル４１８へ分割され、この低速チ
ャンネルが応答をＩＣピン４０４Ｂに供給し、代わって
試験データからの応答を試験装置へ送り返す。
【００２１】図５は、本発明になるスキャンチェーンア
ーキテクチャ６０２の第４の実施形態において設定した
ＩＣ６００を例示する図である。本実施形態では、ＩＣ
６００は試験装置の試験周波数よりも大きな入出力周波
数を有しており、ＩＣ６００のピン６０４の数は試験装
置６１６で利用可能なピン数を上回っており、試験装置
の試験周波数はＩＣ６００のスキャンチェーン６１０の
ラッチ周波数の倍数以上である。試験装置６１６は、少
なくとも一つの高速チャンネル６０６を介してＩＣ６０
０に試験データを供給する。試験データはＩＣ６００に
入り、少なくとも一つのデマルチプレクサ６１８により
複数の低速チャンネル６２０に分割される。低速チャン
ネル６２０は分割された試験データを少なくとも一つの
マルチプレクサ６２２へ供給し、このマルチプレクサが
そこで試験データを他のデータと組み合わせるか或いは
単に例えば２５ＭＨｚのレートで試験データをスキャン
チェーン６１０へ転送する。第２組の低速チャンネル６
１２が、スキャンチェーン６１０の応答を収集する。低
速チャンネル６１２は、少なくとも一つのマルチプレク
サ６２４により別の組のマルチプレクサ６２６へ入力さ
れる高速チャンネル６１４へ併合され、そこでこのマル
チプレクサが併合されたスキャンチェーン６１０の応答
を試験装置６１６へ供給する。マルチプレクサ６２２，
６２６によって、入出力ピンに対するスキャンチェーン
の直接接続間に選択可能な再設定と、データを組み合わ
せて併合されたより大きな帯域チャンネルにすることと
が可能となる。
【００２２】図６は、本発明になるスキャンチェーンア
ーキテクチャ７０２の第５実施形態にて設定したＩＣ７
００を示す図である。本実施形態では、ＩＣ７００は試
験装置の試験周波数（データレート）よりも低い入出力
周波数を有する。ＩＣの入出力の周波数もまた、ＩＣ７
００のスキャンチェーン７１２のラッチ周波数以下であ
る。ＩＣ７００上で利用可能なピン７０４Ａ，７０４Ｂ
の数は、ＩＣの回路網上のスキャンチェーン７１２を介
するＩＣ試験実行用の試験装置７２０上での使用に利用
できるピンの数を上回る。本実施形態では、余分な試験
装置周波数は、試験装置７２０とＩＣ７００間の信号路
内のデマルチプレクサ７０８とマルチプレクサ７１６を
使用することで利用可能な試験装置のピン不足と引き換
えにされる。試験データがＩＣ７００に着く前に、試験
装置７２０は信号路上のデマルチプレクサ７０８へ高速
チャンネル７０６を介して試験データを供給する。デマ
ルチプレクサ７０８は、試験データを低速チャンネル７
１０に分割し、このチャンネルがＩＣピン７０４Ａを介
して試験データをスキャンチェーン７１２へ送信する。
試験チェーンとスキャンチェーン７１２の応答は、例え
ば２５ＭＨｚのレートで低速チャンネル７１４により収
集され、ピン７０４Ｂを介してＩＣ７００からマルチプ
レクサ７１６へ出力される。マルチプレクサ７１６は、
応答を高速チャンネル７１８に併合し、このチャンネル
が応答を例えば５０ＭＨｚの高レートでスキャンチェー
ン７１２から試験装置７２０へ効果的に供給する。
【００２３】図７は、本発明になるスキャンチェーンア
ーキテクチャ８０２の第６の実施形態にて設定したＩＣ
８００を例示する図である。ＩＣ８００は、試験装置の
試験周波数よりも低い入出力周波数を有しており、ＩＣ
８００は試験接続を有する試験装置８２６よりも多くの
利用可能なピン８０４Ａ，８０４Ｂを有する。加えて、
試験装置の試験周波数とＩＣ８００の入出力周波数はと
もに、スキャンチェーン８１６のラッチ周波数の倍数を
上回る。この実施形態については、図６のものと同様の
設計を用いることができるが、マルチプレクサ８１２，
８２０，８２２とデマルチプレクサ８０８は、試験装置
とＩＣ８００との間の信号路（ＩＣ８００の外側）に代
えて、ＩＣ８００上に設定したスキャンチェーンアーキ
テクチャ８０２上に実装することができる。試験装置８
２６は、高速チャネル８０６を介して試験データを直接
ＩＣ８００へ供給する。ＩＣ８００内のデマルチプレク
サ８０８は、試験データをマルチプレクサ８１２へ送信
する低速チャンネル８１０に試験データを分割し、最後
に低速チャンネル８１４を介して試験データをスキャン
チェーン８１６へ送信する。スキャンチェーン８１６
は、そこでデータラッチを実行し、例えば２５ＭＨｚで
試験データからの応答を第２組の低速チャンネル８１８
へ出力する。低速チャンネル８１８は、ＩＣ８００内で
応答をマルチプレクサ８２０に供給し、このＩＣが低速
チャンネル８１８を高速チャンネル８２２へ併合する。
高速チャンネル８２２は、別の組のマルチプレクサ８２
４を通過し、そのマルチプレクサが応答を試験装置８２
６に送り返し、試験用に期待される応答と比較する。マ
ルチプレクサ８１２，８２４は、スキャンチェーンに対
する直接接続をもたらすか、試験装置との接続用に２以
上のスキャンチェーンの併合をもたらすかの間で選択可
能な再設定可能性をもたらす。図５，７がたとえ類似し
て見えようとも、それぞれが異なる場所に帯域「ボトル
ネック」を有する異なるケースを表わすことは理解さる
べきである。図５では、試験装置６がボトルネック原因
であるが、図７ではＩＣ入出力周波数がボトルネックを
生み出している。
【００２４】図８は、本発明になるスキャンアーキテク
チャ９０２の第７の実施形態にて設定したＩＣ９００を
例示する図である。ＩＣ９００は、本例では、試験装置
９２０で利用可能なものよりも少ない数のＩＣピン９０
４Ａ，９０４Ｂを有しており、ＩＣ９００の入出力周波
数とスキャンチェーン９１２のラッチ周波数は、試験装
置の試験周波数を上回る。上記に列挙した限界があるこ
とで、スキャンチェーン９１２はより長い試験時間を招
くより低周波で稼動させねばならなくなるか、或いは十
分な余分なピン９０４Ａ，９０４Ｂが利用可能な場合
に、試験装置９２０とＩＣ９００との間の信号路上のマ
ルチプレクサ９０８とデマルチプレクサ９１６を用いた
設定を用いることができるかのいずれかとなる。ここ
で、試験装置９２０は低速チャンネル９０６を介して例
えば２０ＭＨｚで少なくとも一つのマルチプレクサ９０
８へ試験データを供給し、このマルチプレクサが試験デ
ータをＩＣ９００に送信する前に試験データを高速チャ
ンネル９１０に併合する。例えば４０ＭＨｚの高速チャ
ンネル９１０が、試験データをスキャンチェーン９１２
へ伝送し、このチェーンが試験データのラッチを実行し
それへの応答を出力する。第２組の高速チャンネル９１
４が応答を収集し、それらを少なくとも一つのデマルチ
プレクサ９１６に供給する。少なくとも一つのデマルチ
プレクサ９１６が、応答を例えば２０ＭＨｚの低速チャ
ネル９１８に分割し、この応答を試験装置９２０へ返信
する。
【００２５】上述の実施形態では、実行される試験に関
連した全ての試験ベクトルを格納するに十分であり、設
定可能なスキャンチェーンアーキテクチャを組み込んだ
任意の所与のＩＣ内で利用可能な異なる設定に関連する
メモリが試験装置にあることを前提としている。ＩＣ試
験の複雑さをさらに低減するため、ＩＣがサポートでき
る様々な設定モードと各モードに関連するプロトコルを
保存し、かつベクトルを再生させることなく所定モード
についてベクトルビットとプロトコル情報を備えた試験
データを生成する追加のプログラム可能な試験装置を、
試験機器に関連して用いることができる。
【００２６】上記説明は、本発明を実行する上での好適
な実施形態についてのものである。本発明範囲は、本説
明により限定してはならないが、代わって当業者の一部
の理解へは拡張さるべきである。本発明範囲は、請求項
によってのみ限定することができる。
【図面の簡単な説明】
【図１】スキャンチェーンを含む従来技術の集積回路を
示す図である。
【図２】帯域整合を備えた集積回路を例示する図であ
り、本発明の好適な実施形態になる設定可能なスキャン
アーキテクチャを含む図である。
【図３】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第１の設定を有する集積回路を例
示する図である。
【図４】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第２の設定を有する集積回路を例
示する図である。
【図５】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第４の設定を有する集積回路を例
示する図である。
【図６】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第５の設定を有する集積回路を例
示する図である。
【図７】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第６の設定を有する集積回路を例
示する図である。
【図８】本発明の好適な実施形態になる設定可能なスキ
ャンアーキテクチャの第７の設定を有する集積回路を例
示する図である。
【符号の説明】
１００，２００，３００，４００，５００，６００，７
００，８００，９００集積回路 １０２，４１２，６１０，７１２，８１６，９１２ ス
キャンチェーン １０４，３０４，４０４Ａ，４０４Ｂ，６０４，７０４
Ａ，７０４Ｂ，８０４Ａ，８０４Ｂ，９０４Ａ，９０４
Ｂ ピン １０６ 試験装置 １０８，４０２，６０２，７０２，８０２，９０２ ス
キャンチェーンアーキテクチャ ２０２，３０２，４０２，６０２，７０２，８０２，９
０２ スキャンチェーン回路網 ２０４，２１０，３１０，３１２，３１６，４０８，６
２２，６２４，７１６，８１２，８２０，８２２，８２
４，９０８ マルチプレクサ ２０８ ラッチ ３０６，３１８，４１０，４１４，６０６，６１４，７
０６，７１８，８０６，８２２，９１０，９１４ 高速
チャンネル ３０８，３１４，４０６，４１８，６１２，６２０，６
２６，７１０，７１４，８１０，８１４，８１８，９０
６，９１８ 低速チャンネル ４１６，６１８，７０８，８０８，９０８，９１６ デ
マルチプレクサ ６１６，７２０，８２６，９２０ ＩＣ試験装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アジャイ・コーチェ アメリカ合衆国カリフォルニア州95014, クパティーノ，ローズウッド・ロード 10716， ユニット ビー (72)発明者 ヨヘン・リボア アメリカ合衆国カリフォルニア州94087, サニーベール，ネルソン・ウェイ 1342 (72)発明者 デビッド・エイチ・アームストロング アメリカ合衆国コロラド州80302，ボウル ダー，ローズ・ヒル・ドライブ 1015 Ｆターム(参考） 2G132 AC14 AG01 AG09 AH00 AK07 AK14 AK22 AL09 AL11 5F038 BE01 DT02 DT04 DT05 DT06 DT15 EZ20

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 所定の最大入出力周波数を有する複数の
    集積回路入出力ピンと、前記入出力ピンと電気的に導通
    し、所定の最大ラッチ周波数を有する複数のスキャンチ
    ェーンとを備えるとともに、利用可能な数の前記複数の
    集積回路入力／出力ピンを介して集積回路試験装置へ接
    続される集積回路を試験のために設定する方法であっ
    て、 （ａ）前記ラッチ周波数が前記所定の最大入出力周波数
    よりも低く、前記利用可能な数の前記複数の集積回路入
    出力ピンが提示されたスキャンアーキテクチャに要求さ
    れるピン数未満であるときに集積回路試験時間を最小化
    するステップと、 （ｂ）前記ラッチ周波数が前記所定の最大入出力周波数
    を越え、前記利用可能な数の前記複数の集積回路入出力
    ピンが提示されたスキャンアーキテクチャに要求される
    ピン数を越えるときに集積回路試験時間を最小化するス
    テップと、 （ｃ）前記集積回路試験装置の試験周波数が前記所定の
    最大入出力周波数よりも低く、集積回路試験装置のピン
    数が前記利用可能な前記複数の集積回路の入出力ピン数
    未満であって、前記集積回路試験装置の試験周波数が前
    記所定の最大ラッチ周波数以下であるときに集積回路試
    験時間を最小化するステップと、 （ｄ）前記集積回路試験装置の周波数が前記所定の最大
    入出力周波数よりも低く、集積回路試験装置のピン数が
    前記利用可能な前記複数の集積回路の入出力ピン数未満
    であって、前記集積回路試験装置の周波数が前記所定の
    最大ラッチ周波数のある倍数以上であるときに集積回路
    試験時間を最小化するステップと、 （ｅ）前記集積回路試験装置の周波数が前記所定の最大
    入出力周波数よりも高く、集積回路試験装置のピン数が
    前記利用可能な前記複数の集積回路の入出力ピン数未満
    であって、前記所定の最大入出力周波数が集積回路試験
    装置の試験周波数と前記所定の最大ラッチ周波数よりも
    低いときに集積回路試験時間を最小化するステップと、 （ｆ）前記集積回路試験装置の試験周波数が前記所定の
    最大入出力周波数よりも高く、集積回路試験装置のピン
    数が前記利用可能な前記複数の集積回路の入出力ピン数
    未満であって、前記所定の最大入出力周波数と前記集積
    回路試験装置の試験周波数の両方が前記所定の最大ラッ
    チ周波数のある倍数よりも高いときに集積回路試験時間
    を最小化するステップと、 （ｇ）前記集積回路試験装置の試験周波数が前記所定の
    最大入出力周波数および前記所定の最大ラッチ周波数よ
    りも低く、集積回路試験装置のピン数が前記提示スキャ
    ンアーキテクチャに要求される前記ピン数を越えるとき
    に、集積回路試験時間を最小化するステップとの上記
    （ａ）乃至（ｇ）のステップのうちの少なくともいずれ
    か一つを実行するものである方法。
  2. 【請求項２】 前記最小化ステップ（ａ）が、 少なくとも一つの高速チャンネルを用い、前記集積回路
    試験装置から前記集積回路へ試験データを搬送するステ
    ップと、 前記少なくとも一つの高速チャンネルを前記集積回路上
    で複数の低速チャンネルへ多重解除するステップと、 前記多重解除した試験データを前記複数の低速チャンネ
    ルを介して前記複数のスキャンチェーンへ供給するステ
    ップとをさらに含むものである、請求項１に記載の方
    法。
  3. 【請求項３】 第２の複数の低速チャンネルを介して前
    記複数のスキャンチェーンのそれぞれの出力端で応答を
    収集するステップと、 前記応答を前記集積回路試験装置へ送信するステップと
    をさらに含む請求項２に記載の方法。
  4. 【請求項４】 前記最小化ステップ（ｂ）が、 複数の低速チャンネルを用いて前記集積回路試験装置か
    ら前記集積回路へ試験データを供給するステップと、 前記複数の低速チャンネル上の前記試験データを少なく
    とも一つの高速チャンネルへ多重化するステップと、 前記少なくとも一つの高速チャンネルを介して前記多重
    化試験データを前記複数のスキャンチェーンの少なくと
    も一つへ供給するステップとをさらに含むものである、
    請求項１に記載の方法。
  5. 【請求項５】 少なくとも一つの高速チャンネルを介し
    て前記複数のスキャンチェーンの前記少なくとも一つの
    出力端で前記試験応答を収集するステップと、 前記少なくとも一つの高速チャンネル上で前記試験応答
    を第２の複数の低速チャンネルへ多重解除するステップ
    と、 前記試験応答を前記集積回路試験装置へ供給するステッ
    プとをさらに含む請求項４に記載の方法。
  6. 【請求項６】 前記最小化ステップ（ｃ）が、 複数の低速チャンネルを用いて試験データを前記集積回
    路試験装置から前記集積回路へ送信するステップと、 試験データを第１組の前記複数のスキャンチェーンへ送
    信するステップとを含むものである、請求項１に記載の
    方法。
  7. 【請求項７】 前記第１組の前記複数のスキャンチェー
    ンから少なくとも一つのマルチプレクサへ第１の応答を
    送信するステップと、 前記少なくとも一つのマルチプレクサから前記第２組の
    前記複数のスキャンチェーンへ第１の応答を送信するス
    テップと、 第２の複数の低速チャンネルを介して前記第２組の前記
    複数のスキャンチェーンのそれぞれの出力端で第２の応
    答を収集するステップと、 集積回路試験装置へ第２の応答を送信するステップとを
    さらに含む請求項６に記載の方法。
  8. 【請求項８】 前記最小化ステップ（ｄ）が、 複数の高速チャンネル上の試験データを前記利用可能な
    数の前記複数の集積回路入出力ピンを介して前記集積回
    路試験装置から前記集積回路へ送信するステップと、 試験データを複数の低速チャンネルへ多重解除するステ
    ップと、 前記複数の低速チャンネルを介して前記少なくとも一つ
    のデマルチプレクサから前記複数のスキャンチェーンへ
    前記多重解除された試験データを送信するステップとを
    さらに含むものである、請求項１に記載の方法。
  9. 【請求項９】 第２の複数の低速チャンネルを介して前
    記複数のスキャンチェーンそれぞれの出力端で応答を収
    集するステップと、 少なくとも一つのマルチプレクサにより前記応答を第２
    組の高速チャンネルへ多重化するステップと、 前記応答を前記集積回路試験装置へ送信するステップと
    をさらに含む請求項８に記載の方法。
  10. 【請求項１０】 前記最小化ステップ（ｅ）が、 複数の高速チャンネルを用いて前記集積回路試験装置か
    ら複数のデマルチプレクサへ試験データを供給するステ
    ップと、 前記多重解除された試験データを前記複数のデマルチプ
    レクサから前記利用可能な数の前記複数の集積回路入出
    力ピンへ送信するステップと、 前記利用可能な数の前記複数の集積回路入出力ピンから
    前記複数のスキャンチェーンへ試験データを送信するス
    テップとをさらに含むものである、請求項１に記載の方
    法。
  11. 【請求項１１】 前記複数のスキャンチェーンそれぞれ
    の出力端で試験応答データをラッチするステップと、 試験応答データを複数のマルチプレクサへ供給するステ
    ップと、 前記試験応答データを多重化するステップと、 前記多重化試験応答データ応答を前記利用可能な数の前
    記複数の集積回路入出力ピンのうちの少なくとも２つへ
    送信するステップと、 前記利用可能な数の前記複数の集積回路入出力ピンのう
    ちの少なくとも２つからの前記多重化試験応答データを
    単一のデータチャンネルへ多重化し、該単一のデータチ
    ャンネルを前記集積回路試験装置へ送信するステップと
    をさらに含む請求項１０に記載の方法。
  12. 【請求項１２】 前記最小化ステップ（ｆ）が、 前記集積回路試験装置から前記利用可能な数の前記複数
    の集積回路入出力ピンのうちの少なくとも１つへ試験デ
    ータを供給するステップと、 前記試験データを操作し、前記試験データを多重解除し
    前記複数のスキャンチェーンで利用可能とするステップ
    と、 前記多重解除された試験データを前記複数のスキャンチ
    ェーンへ供給するステップと、 前記複数のスキャンチェーンから試験結果データを読み
    出すステップと、 前記試験結果データを操作し、前記試験結果データを多
    重化し、前記利用可能な数の前記複数の集積回路入出力
    ピンのうちの１つだけに利用可能とするステップと、 前記多重化した試験結果データを前記集積回路試験装置
    へ供給するステップとをさらに含むものである、請求項
    １に記載の方法。
  13. 【請求項１３】 前記最小化ステップ（ｇ）が、 複数の低速チャンネルを用い、前記集積回路試験装置と
    前記集積回路との間の複数の信号路上で試験データを複
    数のマルチプレクサへ供給するステップと、 前記複数の低速チャンネルを複数の高速チャンネルへ多
    重化するステップと、 前記複数の高速チャンネルを介して前記複数のマルチプ
    レクサから前記複数のスキャンチェーンへ試験データを
    送信するステップとをさらに含むものである、請求項１
    に記載の方法。
  14. 【請求項１４】 第２の複数の高速チャンネルを介して
    前記複数のスキャンチェーンそれぞれの出力端で応答を
    収集するステップと、 前記集積回路試験装置と前記集積回路との間の前記複数
    の信号路上で前記応答を複数のデマルチプレクサへ送信
    するステップと、 前記第２の複数の高速チャンネルを第２の複数の低速チ
    ャンネルへ多重解除するステップと、 前記第２の複数の低速チャンネルを介して前記複数のデ
    マルチプレクサから前記集積回路試験装置へ前記各応答
    を送信するステップとをさらに含む請求項１に記載の方
    法。
  15. 【請求項１５】 前記複数の集積回路入出力ピンは、ス
    キャンチェーン入出力ピンとして利用可能な集積回路ピ
    ンである、 請求項１に記載の方法。
  16. 【請求項１６】 様々なＩＣ試験装置上での試験に適し
    た集積回路であって、 集積回路網と、 スキャンチェーン回路網であって、該スキャンチェーン
    回路網と前記集積回路網の両方に関連する複数の物理的
    属性に基づいて前記スキャンチェーン回路網が所定の設
    定に設定されるよう指示する設定信号を受信するよう設
    けられ、集積回路試験装置から試験データを受信し、ス
    キャンチェーンを介して前記集積回路網の第１の所定部
    分へ前記試験データをラッチ入力し、前記スキャンチェ
    ーンを介して前記集積回路の第２の所定部分から試験結
    果データをラッチ出力し、該試験結果データを前記集積
    回路試験装置へ供給する前記スキャンチェーン回路網と
    を備えてなる集積回路。
  17. 【請求項１７】 前記物理的な属性が、 集積回路網の最大入出力周波数と、 関連する集積回路試験装置の最大試験周波数と、 前記集積回路上で利用可能な試験ピンの数と、 スキャンチェーン回路網の最大動作周波数と前記集積回
    路試験装置上で利用可能な接続の数とのうちの少なくと
    も一つを含むものである、請求項１６に記載の集積回
    路。
  18. 【請求項１８】 前記スキャンチェーン回路網が、 前記集積回路試験装置から第１のデータレートでもって
    試験データを受信し、 この試験データを複数のデータストリームへ分割する少
    なくとも一つのデマルチプレクサ回路をさらに備えるも
    のであり、 該複数のデータストリームのそれぞれが、第２のデータ
    レートを有し、 該第２のデータレートが、前記第１の
    データレートよりも低いものである、請求項１６に記載
    の集積回路。
  19. 【請求項１９】 前記スキャンチェーン回路網が、 前記集積回路試験装置から第１のデータレートによって
    少なくとも２チャンネルの試験データを受信し、該少な
    くとも２チャンネルの試験データを前記第１のデータレ
    ートがそれよりも低い第２のデータレートでもって単一
    チャンネルへ複合する少なくとも一つのマルチプレクサ
    回路をさらに備えるものである、請求項１６に記載の集
    積回路。
  20. 【請求項２０】 前記スキャンチェーン回路網が、 少なくとも２つの前記スキャンチェーンから少なくとも
    ２チャンネルの試験結果データを受信し、該少なくとも
    ２チャンネルの試験結果データを前記集積回路試験装置
    への通信に向けた単一チャンネルへ複合する少なくとも
    一つのマルチプレクサをさらに備えるものである、請求
    項１６に記載の集積回路。
  21. 【請求項２１】 前記スキャンチェーン回路網が、 前記スキャンチェーンのうちの一つから１チャンネルの
    試験結果データを受信し、該試験結果データを少なくと
    も２つのチャンネルの試験結果データに分割する少なく
    とも一つのデマルチプレクサをさらに備えるものであ
    る、請求項１６に記載の集積回路。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362015B1 (en) * 1998-10-30 2002-03-26 Texas Instruments Incorporated Process of making an integrated circuit using parallel scan paths
US6941498B2 (en) * 2002-03-07 2005-09-06 Agilent Technologies, Inc. Technique for debugging an integrated circuit having a parallel scan-chain architecture
US7418640B2 (en) * 2004-05-28 2008-08-26 Synopsys, Inc. Dynamically reconfigurable shared scan-in test architecture
US20070237527A1 (en) * 2006-03-31 2007-10-11 Sanjay Dabral Optical debug mechanism
WO2007143220A2 (en) * 2006-06-08 2007-12-13 Xinghao Chen Reconfigurable scan array structure
US20080077834A1 (en) * 2006-09-27 2008-03-27 Ajay Khoche Deterministic Diagnostic Information Capture from Memory Devices with Built-in Self Test
US20080077835A1 (en) * 2006-09-27 2008-03-27 Khoche A Jay Automatic Test Equipment Receiving Diagnostic Information from Devices with Built-in Self Test
US7908534B2 (en) * 2008-02-25 2011-03-15 International Business Machines Corporation Diagnosable general purpose test registers scan chain design
US8584073B2 (en) 2008-07-21 2013-11-12 Synopsys, Inc. Test design optimizer for configurable scan architectures
US20110179325A1 (en) * 2010-01-15 2011-07-21 Freescale Semiconductor, Inc System for boundary scan register chain compression
IT1398937B1 (it) * 2010-02-17 2013-03-28 St Microelectronics Srl Metodo per eseguire un testing elettrico di dispositivi elettronici
US9383766B2 (en) * 2013-01-09 2016-07-05 International Business Machines Corporation Chip performance monitoring system and method
CN109863413B (zh) * 2016-05-20 2022-03-25 默升科技集团有限公司 Serdes应用中基于扫描的测试设计
CN107544017B (zh) * 2017-07-12 2020-06-16 清华大学 基于向量压缩的低功耗加权伪随机测试方法及相关设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10213630A (ja) * 1997-01-28 1998-08-11 Toshiba Corp 集積回路装置
JP2000214226A (ja) * 1999-01-26 2000-08-04 Nec Corp スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW253942B (ja) * 1994-01-31 1995-08-11 At & T Corp
US5636227A (en) * 1994-07-08 1997-06-03 Advanced Risc Machines Limited Integrated circuit test mechansim and method
US5812561A (en) * 1996-09-03 1998-09-22 Motorola, Inc. Scan based testing of an integrated circuit for compliance with timing specifications
US6158032A (en) * 1998-03-27 2000-12-05 International Business Machines Corporation Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof
US6370664B1 (en) * 1998-10-29 2002-04-09 Agere Systems Guardian Corp. Method and apparatus for partitioning long scan chains in scan based BIST architecture
KR20020087931A (ko) * 2000-01-21 2002-11-23 선 마이크로시스템즈, 인코포레이티드 조절가능한 경계 스캔 경로를 가지는 인쇄회로 어셈블리
US6591388B1 (en) * 2000-04-18 2003-07-08 International Business Machines Corporation High speed sink/source register to reduce level sensitive scan design test time

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10213630A (ja) * 1997-01-28 1998-08-11 Toshiba Corp 集積回路装置
JP2000214226A (ja) * 1999-01-26 2000-08-04 Nec Corp スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板

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