JP4802139B2

JP4802139B2 - 半導体集積回路モジュール

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Description

本発明は、半導体集積回路モジュールに関する。

大規模な論理回路を含む半導体集積回路のテスト容易化設計手法として、従来、スキャンテスト手法やＢＩＳＴ（Built In Self Test）手法が用いられていたが、近年は、圧縮スキャンテスト手法が用いられることが多くなっている。

圧縮スキャンテストは、複数のスキャンチェーンを有する半導体集積回路へそれぞれのスキャンチェーンに対するスキャンテストパターンを圧縮した圧縮テストデータをスキャン入力し、この圧縮テストデータを半導体集積回路に内蔵した展開回路により展開してそれぞれのスキャンチェーンに分配し、それぞれのスキャンチェーンでスキャンテストを実行後、その実行結果を半導体集積回路に内蔵した圧縮回路で圧縮して、その圧縮結果を出力端子へスキャン出力する手法である。出力された圧縮結果はＬＳＩテスターにより期待値と比較され、半導体集積回路の良否判定が行われる。（例えば、非特許文献１参照。）。

また、近年、電子機器の実装効率向上などのため、論理集積回路やメモリ集積回路など、種類の異なる複数の半導体集積回路を１つのパッケージに格納する半導体集積回路モジュールが用いられることが増えている。このような半導体集積回路モジュールに格納される半導体集積回路は事前にテストされ、良品と判定されたものが半導体集積回路モジュールに組み込まれる。しかし、半導体集積回路モジュールの組み立てに伴う不良の発生もあるため、半導体集積回路モジュールに組み込んだ後にも、個々の半導体集積回路のテストが必要になる。

そのとき、圧縮スキャンテスト対応の半導体集積回路に対しては、圧縮スキャンテスト手法によるテストを行うことができる。しかし、半導体集積回路モジュールに圧縮スキャンテスト対応の半導体集積回路が複数格納されていた場合、それぞれの半導体集積回路のスキャン入出力端子へ外部からどのようにアクセスするかが問題になる。

例えば、圧縮スキャンテスト対応の複数の半導体集積回路のスキャン入出力端子を単純にそのまま外部へ引き出すと、その総数がＬＳＩテスターのスキャンデータ入出力用端子数を超え、一度にテストできなくなる場合がある。一方、外部へ接続する端子を複数の半導体集積回路で共用する場合、そのための切り替え回路が必要で、この切り替え回路を半導体集積回路モジュール内のどこに設けるかが問題になる。

また、圧縮スキャンテスト対応の半導体集積回路と非対応の半導体集積回路が混在していた場合、圧縮スキャンテスト非対応の半導体集積回路は従来のスキャンテストでテストすることとなり、この半導体集積回路のみテスト時間が長くなる可能性がある。
Januz Rajki et al, "Embedded Deterministic Test for Low-Cost Manufacturing Test", Proceeding International Test Conference 2002 (ITC'02), 2002, p.301-310 (U.S.A.)

そこで、本発明の目的は、外部スキャン入出力端子を増加させることなく、格納している半導体集積回路の個々に対して圧縮スキャンテストを行なうことのできる半導体集積回路モジュールを提供することにある。

本発明の一態様によれば、複数の圧縮スキャンテスト対応半導体集積回路を搭載し、前記複数の圧縮スキャンテスト対応半導体集積回路のそれぞれが、スキャン入力端子と、前記スキャン入力端子に接続された圧縮スキャンテスト用展開回路と、前記展開回路の出力が入力されるスキャンチェーンと、前記スキャンチェーンの出力が入力される圧縮スキャンテスト用圧縮回路と、前記圧縮回路の出力に切り替えて前記スキャン入力端子に入力された信号を出力する選択回路と、前記選択回路の出力が入力されるスキャン出力端子と、を有し、それぞれの前記圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子が後段の前記スキャン入力端子へ順次接続され、初段の前記圧縮スキャンテスト対応半導体集積回路の前記スキャン入力端子が外部スキャン入力端子へ接続され、最終段の前記圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子が外部スキャン出力端子へ接続され、前記選択回路の切り替えの制御により、前記外部スキャン入力端子と前記外部スキャン出力端子との間に、前記複数の圧縮スキャンテスト対応半導体集積回路を個々に圧縮スキャンテストする、スキャンテスト経路が形成されることを特徴とする半導体集積回路モジュールが提供される。

また、本発明の別の一態様によれば、スキャン入力端子、スキャン出力端子およびスキャンチェーンを有する圧縮スキャンテスト非対応半導体集積回路と、前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン入力端子にスキャン出力端子が接続される第１の圧縮スキャンテスト対応半導体集積回路と、前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子にスキャン入力端子が接続される第２の圧縮スキャンテスト対応半導体集積回路と、を備え、前記第１の圧縮スキャンテスト対応半導体集積回路は、自身の展開回路の出力の一部または入力のいずれかを選択して出力する第１の選択回路と、自身の圧縮回路の出力に切り替えて前記第１の選択回路の出力を前記スキャン出力端子へ出力する第２の選択回路と、を有し、前記圧縮スキャンテスト非対応半導体集積回路は、自身の前記スキャンチェーンの出力に切り替えて前記第１の圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子の出力を自身の前記スキャン出力端子へ出力する第３の選択回路を有し、前記第２の圧縮スキャンテスト対応半導体集積回路は、自身のスキャンチェーンの出力に切り替えて前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子の出力を自身の圧縮回路へ入力する第４の選択回路と、前記自身の圧縮回路の出力に切り替えて前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子の出力を自身のスキャン出力端子へ出力する第５の選択回路と、を有することを特徴とする半導体集積回路モジュールが提供される。

また、本発明のさらに別の一態様によれば、外部スキャン入力端子へ接続される圧縮スキャンテスト用展開回路、および外部スキャン出力端子へ接続される圧縮回路を有する圧縮スキャンテスト対応半導体集積回路と、内蔵するスキャンチェーンに対する前記展開回路および圧縮回路を有さない圧縮スキャンテスト非対応半導体集積回路と、を搭載し、前記圧縮スキャンテスト非対応半導体集積回路のスキャンチェーンの入力は、前記圧縮スキャンテスト対応半導体集積回路の前記展開回路の出力に接続され、前記圧縮スキャンテスト非対応半導体集積回路の前記スキャンチェーンの出力は、前記圧縮スキャンテスト対応半導体集積回路の前記圧縮回路の入力へ接続されていることを特徴とする半導体集積回路モジュールが提供される。

また、本発明のさらに別の一態様によれば、複数の圧縮スキャンテスト非対応半導体集積回路と、外部スキャン入力端子に接続された展開回路、および外部スキャン出力端子に接続された圧縮回路を有する圧縮スキャンテスト制御用集積回路と、を搭載し、前記圧縮スキャンテスト制御用集積回路の前記展開回路の出力が前記複数の圧縮スキャンテスト非対応半導体集積回路のそれぞれのスキャンチェーンの入力に接続され、前記それぞれのスキャンチェーンの出力が前記圧縮回路の入力に接続されていることを特徴とする半導体集積回路モジュールが提供される。

本発明によれば、外部スキャン入出力端子を増加させることなく、格納している半導体集積回路の個々に対して圧縮スキャンテストを行なうことができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例１に係る半導体集積回路モジュールの構成の例を示すブロック図である。

半導体集積回路モジュール１は、圧縮スキャンテスト対応の半導体集積回路である半導体集積回路１１、１２、１３を搭載し、外部スキャン入力端子１４と、外部スキャン出力端子１５と、を備えている。

半導体集積回路１１は、スキャン入力端子１１１と、スキャン入力端子１１１に接続された圧縮スキャンテスト用の展開回路１１２と、展開回路１１２の出力がそれぞれスキャン入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群１１３と、スキャンチェーン群１１３からのスキャン出力が入力される圧縮スキャンテスト用の圧縮回路１１４と、圧縮回路１１４の出力に切り替えてスキャン入力端子１１１に入力された信号を出力する選択回路１１５と、選択回路１１５の出力が入力されるスキャン出力端子１１６と、を有する。

同様に、半導体集積回路１２は、スキャン入力端子１２１、展開回路１２２、スキャンチェーン群１２３、圧縮回路１２４、選択回路１２５、スキャン出力端子１２６を有し、半導体集積回路１３は、スキャン入力端子１３１、展開回路１３２、スキャンチェーン群１３３、圧縮回路１３４、選択回路１３５、スキャン出力端子１３６を有する。

なお、選択回路１１５、１２５、１３５が、スキャン入力端子１１１、１２１、１３１側を選択する場合、半導体集積回路１１、１２、１３それぞれのスキャン入出力端子間に組み合せ回路が形成され、その遅延によりテストが低速でしか実施できないことも考えられる。そのような場合には、その組合せ回路の途中に、それぞれ1ないし数個のレジスタを挿入して、遅延時間を分散させるようにするものとする。

ここで、半導体集積回路１１のスキャン出力端子１１６は半導体集積回路１２のスキャン入力端子１２１へ接続され、半導体集積回路１２のスキャン出力端子１２６は半導体集積回路１３のスキャン入力端子１３１へ接続されて、半導体集積回路１１、１２、１３のスキャン入出力端子間で１つのスキャンテスト経路を形成している。

このように前段のスキャン出力端子を後段スキャン入力端子へ接続して１つのスキャンテスト経路を形成している半導体集積回路１１、１２、１３の中で、初段に当たる半導体集積回路１１のスキャン入力端子１１１は外部スキャン入力端子１４へ接続され、最終段に当たる半導体集積回路１３のスキャン出力端子１３６は外部スキャン出力端子１５へ接続されている。

このような本実施例の半導体集積回路モジュール１では、半導体集積回路１１、１２、１３に含まれる選択回路１１５、１２５、１３５の入力先を切り替えることにより、半導体集積回路１１、１２、１３単体のスキャンテストを行うためのスキャンテスト経路が形成され、半導体集積回路１１、１２、１３の圧縮スキャンテストを個々に行うことができるようになる。なお、選択回路１１５、１２５、１３５の入力先の切り替えは、それぞれへ入力されるテストモード信号（非図示）により行われるものとする。

半導体集積回路１１、１２、１３の圧縮スキャンテストを個々に行うときのスキャンテスト経路の形成について、図２〜４を用いて説明する。

図２は、半導体集積回路１１の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでは、形成されたスキャンテスト経路を着色して示している。

半導体集積回路１１の圧縮スキャンテストを実行するときは、半導体集積回路１１の選択回路１１５は圧縮回路１１４の出力（Ｓ１入力側）を選択し、半導体集積回路１２の選択回路１２５はスキャン入力端子１２１への入力信号（Ｓ２入力側）を選択し、半導体集積回路１３の選択回路１３５はスキャン入力端子１３１への入力信号（Ｓ２入力側）を選択する。

このように選択回路１１５、１２５、１３５の入力先を切り替えた上で、半導体集積回路１１の圧縮スキャンテストを実行する。

半導体集積回路１１の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール１の外部スキャン入力端子１４へスキャン入力すると、その圧縮テストデータは、半導体集積回路１１のスキャン入力端子１１１を介して展開回路１１２へ入力され、この展開回路１１２により圧縮テストデータは展開されてスキャンチェーン群１１３の各スキャンチェーン（ＳＣ）にスキャンテストパターンが分配される。各スキャンチェーンでスキャンテストが実行されると、その実行結果は圧縮回路１１４で圧縮される。この圧縮されたデータは、選択回路１１５を介してスキャン出力端子１１６へスキャン出力される。

スキャン出力端子１１６へ出力された圧縮データは、半導体集積回路１２のスキャン入力端子１２１→選択回路１２５→スキャン出力端子１２６→半導体集積回路１３のスキャン入力端子１３１→選択回路１３５→スキャン出力端子１３６の経路で伝達されて、半導体集積回路モジュール１の外部スキャン出力端子１５へ出力される。

このようにして、半導体集積回路モジュール１の外部スキャン入力端子１４と外部スキャン出力端子１５を用いて、半導体集積回路１１単体の圧縮スキャンテストが実行される。

次に、半導体集積回路１２単体の圧縮スキャンテストの実行について説明する。

図３は、半導体集積回路１２の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでも、形成されたスキャンテスト経路を着色して示している。

半導体集積回路１２の圧縮スキャンテストを実行するときは、半導体集積回路１１の選択回路１１５はスキャン入力端子１１１への入力信号（Ｓ２入力側）を選択し、半導体集積回路１２の選択回路１２５は圧縮回路１２４の出力（Ｓ１入力側）を選択し、半導体集積回路１３の選択回路１３５はスキャン入力端子１３１への入力信号（Ｓ２入力側）を選択する。

このように選択回路１１５、１２５、１３５の入力先を切り替えた上で、半導体集積回路１２の圧縮スキャンテストを実行する。

半導体集積回路１２の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール１の外部スキャン入力端子１４へスキャン入力すると、その圧縮テストデータは、半導体集積回路１１のスキャン入力端子１１１→選択回路１１５→スキャン出力端子１１６の経路で伝達されて、半導体集積回路１２のスキャン入力端子１２１を介して展開回路１２２へ入力される。

入力された圧縮テストデータは展開回路１２２により展開されてスキャンチェーン群１２３の各スキャンチェーン（ＳＣ）にスキャンテストパターンが分配される。各スキャンチェーンでスキャンテストが実行されると、その実行結果は圧縮回路１２４で圧縮される。この圧縮されたデータは、選択回路１２５を介してスキャン出力端子１２６へスキャン出力される。

スキャン出力端子１２６へ出力された圧縮データは、半導体集積回路１３のスキャン入力端子１３１→選択回路１３５→スキャン出力端子１３６の経路で伝達されて、半導体集積回路モジュール１の外部スキャン出力端子１５へ出力される。

このようにして、半導体集積回路モジュール１の外部スキャン入力端子１４と外部スキャン出力端子１５を用いて、半導体集積回路１２単体の圧縮スキャンテストが実行される。

次に、半導体集積回路１３単体の圧縮スキャンテストの実行について説明する。

図４は、半導体集積回路１３の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでも、形成されたスキャンテスト経路を着色して示している。

半導体集積回路１２の圧縮スキャンテストを実行するときは、半導体集積回路１１の選択回路１１５はスキャン入力端子１１１への入力信号（Ｓ２入力側）を選択し、半導体集積回路１２の選択回路１２５はスキャン入力端子１２１への入力信号（Ｓ２入力側）を選択し、半導体集積回路１３の選択回路１３５は圧縮回路１３４の出力（Ｓ１入力側）を選択する。

このように選択回路１１５、１２５、１３５の入力先を切り替えた上で、半導体集積回路１３の圧縮スキャンテストを実行する。

半導体集積回路１３の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール１の外部スキャン入力端子１４へスキャン入力すると、その圧縮テストデータは、半導体集積回路１１のスキャン入力端子１１１→選択回路１１５→スキャン出力端子１１６→半導体集積回路１２のスキャン入力端子１２１→選択回路１２５→スキャン出力端子１２６の経路で伝達されて、半導体集積回路１３のスキャン入力端子１３１を介して展開回路１３２へ入力される。

入力された圧縮テストデータは展開回路１３２により展開されてスキャンチェーン群１３３の各スキャンチェーン（ＳＣ）にスキャンテストパターンが分配される。各スキャンチェーンでスキャンテストが実行されると、その実行結果は圧縮回路１３４で圧縮される。この圧縮されたデータは、選択回路１３５を介してスキャン出力端子１３６へスキャン出力され、そのまま、半導体集積回路モジュール１の外部スキャン出力端子１５へ出力される。

このようにして、半導体集積回路モジュール１の外部スキャン入力端子１４と外部スキャン出力端子１５を用いて、半導体集積回路１３単体の圧縮スキャンテストが実行される。

このような本実施例によれば、複数の圧縮スキャンテスト対応半導体集積回路を搭載する半導体集積回路モジュールであっても、１組の外部スキャン入力端子と外部スキャン出力端子を用意するだけで、個々の半導体集積回路の圧縮スキャンテストを個別に実行することができる。これにより、個々の半導体集積回路用の外部スキャン入力端子と外部スキャン出力端子をそれぞれに設ける必要がなく、半導体集積回路モジュールのピン数の増加を防止することができる。

本実施例の半導体集積回路モジュールには、圧縮スキャンテスト対応の半導体集積回路と圧縮スキャンテスト非対応の半導体集積回路とが混載される。

図５は、本発明の実施例２に係る半導体集積回路モジュールの構成の例を示すブロック図である。

半導体集積回路モジュール２は、圧縮スキャンテスト対応の半導体集積回路２１、２３と、圧縮スキャンテスト非対応の半導体集積回路２２を搭載し、外部スキャン入力端子２４と、外部スキャン出力端子２５と、を備えている。

半導体集積回路２１は、スキャン入力端子２１１と、スキャン入力端子２１１に接続された圧縮スキャンテスト用の展開回路２１２と、展開回路２１２の出力がそれぞれスキャン入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群２１３と、スキャンチェーン群２１３からのスキャン出力が入力される圧縮スキャンテスト用の圧縮回路２１４と、展開回路２１２の出力の一部または入力のいずれかを選択して出力する選択回路２１５と、圧縮回路２１４の出力に切り替えて選択回路２１５の出力を出力する選択回路２１６と、選択回路２１６の出力が入力されるスキャン出力端子２１７と、を有する。

半導体集積回路２２は、スキャン入力端子２２１と、スキャン入力端子２２１からスキャンデータが入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群２２２と、スキャンチェーン群２２２からのスキャン出力データに切り替えてスキャン入力端子２２１へ入力されるデータを出力する選択回路２２３と、選択回路２２３の出力が入力されるスキャン出力端子２２４と、を有する。

なお、選択回路２２３は、省略することも可能である。その場合、スキャン入力端子２２１へ入力されたデータは、スキャンチェーン（ＳＣ）中をスキャン・シフトされ、スキャン出力端子２２４へ伝達される。

半導体集積回路２３は、スキャン入力端子２３１と、スキャン入力端子２３１に接続された圧縮スキャンテスト用の展開回路２３２と、展開回路２３２の出力がそれぞれスキャン入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群２３３と、スキャンチェーン群２３３からのスキャン出力データの一部に切り替えてスキャン入力端子２３１へ入力されるデータを出力する選択回路２３４と、選択回路２３４の出力が入力される圧縮スキャンテスト用の圧縮回路２３５と、圧縮回路２３５の出力に切り替えてスキャン入力端子２３１へ入力されるデータを出力する選択回路２３６と、選択回路２３６の出力が入力されるスキャン出力端子２３７と、を有する。

ここで、半導体集積回路２１のスキャン出力端子２１７は半導体集積回路２２のスキャン入力端子２２１へ接続され、半導体集積回路２２のスキャン出力端子２２４は半導体集積回路２３のスキャン入力端子２２１へ接続されて、半導体集積回路２１、２２、２３のスキャン入出力端子間で１つのスキャンテスト経路を形成している。

このように前段のスキャン出力端子を後段スキャン入力端子へ接続して１つのスキャンテスト経路を形成している半導体集積回路２１、２２、２３の中で、圧縮スキャンテスト対応の半導体集積回路の１つである半導体集積回路２１のスキャン入力端子２１１は、外部スキャン入力端子２４へ接続され、もう１つの圧縮スキャンテスト対応の半導体集積回路最である半導体集積回路２３のスキャン出力端子２３７は、外部スキャン出力端子２５へ接続されている。

このような本実施例の半導体集積回路モジュール２では、半導体集積回路２１、２２、２３に含まれる選択回路２１５、２１６、２２３、２３４、２３６の入力先を切り替えることにより、半導体集積回路２１、２２、２３単体のスキャンテストを行うためのスキャンテスト経路が形成され、本来、圧縮スキャンテスト非対応である半導体集積回路２２も含めて、半導体集積回路２１、２２、２３の圧縮スキャンテストを個々に行うことができるようになる。なお、選択回路２１５、２１６、２２３、２３４、２３６の入力先の切り替えは、それぞれへ入力されるテストモード信号（非図示）により行われるものとする。

半導体集積回路２１、２２、２３の圧縮スキャンテストを個々に行うときのスキャンテスト経路の形成について、図６〜８を用いて説明する。

図６は、半導体集積回路２１の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでは、形成されたスキャンテスト経路を着色して示している。

半導体集積回路２１の圧縮スキャンテストを実行するときは、半導体集積回路２１の選択回路２１６は圧縮回路２１４の出力（Ｓ１入力側）を選択し、半導体集積回路２２の選択回路２２３はスキャン入力端子２２１への入力信号（Ｓ２入力側）を選択し、半導体集積回路２３の選択回路２３６はスキャン入力端子２３１への入力信号（Ｓ２入力側）を選択する。なお、半導体集積回路２１の選択回路２１５および半導体集積回路２３の選択回路２３４は、このテストに関係しないので、その入力の選択について考慮する必要はない。

このように選択回路２１６、２２３、２３６の入力先を切り替えた上で、半導体集積回路１１の圧縮スキャンテストを実行する。

半導体集積回路２１の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール２の外部スキャン入力端子２４へスキャン入力すると、その圧縮テストデータは、半導体集積回路２１のスキャン入力端子２１１を介して展開回路２１２へ入力され、この展開回路２１２により圧縮テストデータは展開されてスキャンチェーン群２１３の各スキャンチェーン（ＳＣ）にスキャンテストパターンが分配される。各スキャンチェーンでスキャンテストが実行されると、その実行結果は圧縮回路２１４で圧縮される。この圧縮されたデータは、選択回路２１６を介してスキャン出力端子２１７へスキャン出力される。

スキャン出力端子２１７へ出力された圧縮データは、半導体集積回路２２のスキャン入力端子２２１→選択回路２２３→スキャン出力端子２２４→半導体集積回路２３のスキャン入力端子２３１→選択回路２３６→スキャン出力端子２３７の経路で伝達されて、半導体集積回路モジュール２の外部スキャン出力端子２５へ出力される。

このようにして、半導体集積回路モジュール２の外部スキャン入力端子２４と外部スキャン出力端子２５を用いて、半導体集積回路２１単体の圧縮スキャンテストが実行される。

次に、半導体集積回路２２単体の圧縮スキャンテストの実行について説明する。

図７は、半導体集積回路２２の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでも、形成されたスキャンテスト経路を着色して示している。

半導体集積回路２２の圧縮スキャンテストを実行するときは、半導体集積回路２１の選択回路２１５は展開回路２１２の出力の一部（Ｓ１入力側）を選択し、選択回路２１６は選択回路２１５の出力（Ｓ２入力側）を選択し、半導体集積回路２２の選択回路２２３はスキャンチェーン群２２２からの出力（Ｓ１入力側）を選択し、半導体集積回路２３の選択回路２３４はスキャン入力端子２３１への入力信号（Ｓ２入力側）を選択し、選択回路２３６は圧縮回路２３５の出力（Ｓ１入力側）を選択する。

このように選択回路２１５、２１６、２２３、２３４、２３６の入力先を切り替えた上で、半導体集積回路２２の圧縮スキャンテストを実行する。なお、このとき、半導体集積回路２１の選択回路２１５へ入力される展開回路２１２の出力の本数は、半導体集積回路２２のスキャンチェーン群２２２に含まれるスキャンチェーン（ＳＣ）の数に見合った数となる。

半導体集積回路２２の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール２の外部スキャン入力端子２４へスキャン入力すると、その圧縮テストデータは、半導体集積回路２１のスキャン入力端子２１１を介して展開回路２１２へ入力される。この入力を受けて、展開回路２１２は、半導体集積回路２２のスキャンチェーン群２２２の各スキャンチェーン（ＳＣ）に分配するスキャンテストデータを生成する。

生成されたスキャンテストデータは、選択回路２１５→選択回路２１６→スキャン出力端子２１７の経路で伝達されて、半導体集積回路２２のスキャン入力端子２２１を介してスキャンチェーン群２２２の各スキャンチェーン（ＳＣ）へ分配される。スキャンチェーン群２２２の各スキャンチェーン（ＳＣ）では、この分配されたスキャンテストデータによりスキャンテストが実行される。

その実行結果は、選択回路２２３を介してスキャン出力端子２２４へスキャン出力される。

スキャン出力端子２２４へ出力されたスキャンテスト実行結果は、半導体集積回路２３のスキャン入力端子２３１→選択回路２３４の経路で伝達されて、圧縮回路２３５へ入力され、圧縮回路２３５で圧縮される。

圧縮されたデータは、選択回路２３６→スキャン出力端子２３７の経路で伝達されて、半導体集積回路モジュール２の外部スキャン出力端子２５へ出力される。

このようにして、半導体集積回路モジュール２の外部スキャン入力端子２４と外部スキャン出力端子２５を用いて、本来、圧縮スキャンテスト非対応である半導体集積回路２２単体の圧縮スキャンテストが実行される。

次に、半導体集積回路２３単体の圧縮スキャンテストの実行について説明する。

図８は、半導体集積回路２３の圧縮スキャンテスト実行用のスキャンテスト経路の形成の様子を示した図である。ここでも、形成されたスキャンテスト経路を着色して示している。

半導体集積回路２３の圧縮スキャンテストを実行するときは、半導体集積回路２１の選択回路２１５は展開回路２１２の入力であるスキャン入力端子２１１（Ｓ２入力側）を選択し、選択回路２１６は選択回路２１５の出力（Ｓ２入力側）を選択し、半導体集積回路２２の選択回路２２３はスキャン入力端子２２１への入力信号（Ｓ２入力側）を選択し、半導体集積回路２３の選択回路２３４はスキャンチェーン群２３３からの出力（Ｓ１入力側）を選択し、選択回路２３６は圧縮回路２３５の出力（Ｓ１入力側）を選択する。

このように選択回路２１５、２１６、２２３、２３４、２３６の入力先を切り替えた上で、半導体集積回路１１の圧縮スキャンテストを実行する。

半導体集積回路２１の圧縮スキャンテスト用の圧縮テストデータを半導体集積回路モジュール２の外部スキャン入力端子２４へスキャン入力すると、その圧縮テストデータは、半導体集積回路２１のスキャン入力端子２１１→選択回路２１５→選択回路２１６→スキャン出力端子２１７→半導体集積回路２２のスキャン入力端子２２１→選択回路２２３→スキャン出力端子２２４の経路で伝達されて、半導体集積回路２３のスキャン入力端子２３１を介して展開回路２３２へ入力される。

入力された圧縮テストデータは展開回路２３２により展開されてスキャンチェーン群２３３の各スキャンチェーン（ＳＣ）にスキャンテストパターンが分配される。各スキャンチェーンでスキャンテストが実行されると、その実行結果は、選択回路２３４を介して圧縮回路２３５へ入力され、圧縮回路２３５で圧縮される。この圧縮されたデータは、選択回路２３６を介してスキャン出力端子２３７へスキャン出力され、そのまま、半導体集積回路モジュール２の外部スキャン出力端子２５へ出力される。

このようにして、半導体集積回路モジュール２の外部スキャン入力端子２４と外部スキャン出力端子２５を用いて、半導体集積回路２３単体の圧縮スキャンテストが実行される。

このような本実施例によれば、圧縮スキャンテスト対応の半導体集積回路とともに半導体集積回路モジュールに搭載される、展開回路および圧縮回路を有さない半導体集積回路に対しても、圧縮スキャンテスト手法によるスキャンテストを実行することができる。これにより、半導体集積回路モジュールのテスト時間およびテストデータ量を削減することができる。

このとき、本実施例では、圧縮スキャンテスト対応の半導体集積回路は、スキャン出力端子を介して圧縮スキャンテスト非対応の半導体集積回路へスキャンテストデータを送り、スキャン入力端子を介して圧縮スキャンテスト非対応の半導体集積回路のスキャンテスト結果を受け取る。そのため、本実施例では、圧縮スキャンテスト対応の半導体集積回路に、圧縮スキャンテスト非対応の半導体集積回路とのインターフェースのための新たな端子を設ける必要がなく、圧縮スキャンテスト対応の半導体集積回路の端子数の増加を防止することができる。

上述の実施例１および実施例２では、圧縮スキャンテスト対応の半導体集積回路に選択回路を設けることにより、半導体集積回路モジュールに搭載される複数の半導体集積回路個々の圧縮スキャン手法によるスキャンテストを可能としている。ただし、上述の各実施例に示した例では、圧縮スキャンテスト対応の半導体集積回路に設ける選択回路の配置位置が、半導体集積回路モジュールに圧縮スキャンテスト非対応の半導体集積回路搭載がされるか否か、あるいは、圧縮スキャンテスト対応の半導体集積回路がスキャンテスト経路内のどの位置に配置されるかによって異なっている。すなわち、半導体集積回路モジュールに搭載される半導体集積回路の状況によって、圧縮スキャンテスト対応の半導体集積回路の内部構成を変更する必要がある。

そこで、本実施例では、半導体集積回路モジュールに搭載される半導体集積回路の状況に関らず、共通に使用できる圧縮スキャンテスト対応の半導体集積回路の構成を示す。

図９は、本実施例の半導体集積回路の構成の例を示すブロック図である。

本実施例の半導体集積回路３１は、スキャン入力端子３１１、展開回路３１２、スキャンチェーン群３１３、圧縮回路３１５、スキャン出力端子３１８を有し、さらに、スキャンチェーン群３１３からの出力に切り替えて展開回路３１２への入力を圧縮回路３１４へ入力する選択回路３１４と、展開回路３１２の入力または出力の一部のいずれかを選択して出力する選択回路３１６と、圧縮回路３１５の出力に切り替えて選択回路３１６をスキャン出力端子３１８へ出力する選択回路３１７と、を有する。

上述の選択回路３１４は、実施例２の半導体集積回路２３の選択回路２３４に相当し、選択回路３１６は、実施例２の半導体集積回路２１の選択回路２１５に相当する。また、選択回路３１７は、実施例２の半導体集積回路２１の選択回路２１６および半導体集積回路２３の選択回路２３６に相当する。

また、選択回路３１７は、実施例１の半導体集積回路１１、１２、１３の選択回路１１５、１２５、１３５に相当する。

したがって、本実施例の半導体集積回路３１は、実施例１の半導体集積回路１１、１２、１３と置き換えることができ、実施例２の半導体集積回路２１および半導体集積回路２３と置き換えることもできる。

このような本実施例によれば、半導体集積回路モジュールに搭載される半導体集積回路の状況に関らず、同一の内部構成を有する圧縮スキャンテスト対応の半導体集積回路を共通に使用することができる。これにより、圧縮スキャンテスト対応の半導体集積回路の設計を容易にすることができる。

図１０は、本発明の実施例４に係る半導体集積回路モジュールの構成の例を示すブロック図である。

半導体集積回路モジュール４は、圧縮スキャンテスト対応の半導体集積回路４１と、圧縮スキャンテスト非対応の半導体集積回路４２を搭載し、外部スキャン入力端子４３と、外部スキャン出力端子４４と、を備えている。

半導体集積回路４１は、スキャン入力端子４１１と、スキャン入力端子４１１に接続された圧縮スキャンテスト用の展開回路４１２と、展開回路４１２の出力がそれぞれスキャン入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群４１３と、スキャンチェーン群４１３からのスキャン出力が入力される圧縮スキャンテスト用の圧縮回路４１４と、圧縮回路４１４の出力が入力されるスキャン出力端子４１５と、を有する。

半導体集積回路４２は、スキャン入力端子４２１と、スキャン入力端子４２１からスキャンデータが入力される複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群４２２と、スキャンチェーン群４２２からのスキャン出力データが出力されるスキャン出力端子４２３と、を有する。

ここで、半導体集積回路４２のスキャン入力端子４２１は、半導体集積回路４１の展開回路４１２の出力の一部に接続され、半導体集積回路４２のスキャン出力端子４２３は、半導体集積回路４１の圧縮回路４１４へ接続されている。

これにより、半導体集積回路４２は、本来、圧縮スキャンテスト非対応であるにもかかわらず、圧縮スキャンテスト手法によるスキャンテストが可能になる。

この半導体集積回路４２の圧縮スキャンテスト手法によるスキャンテストを行うときは、
半導体集積回路４１に対する圧縮スキャンデータとともに、半導体集積回路４２に対する圧縮スキャンデータを外部スキャン入力端子４３からスキャン入力端子４１１を介して展開回路４１２へ入力する。この入力を受けて、展開回路４１２は、半導体集積回路４１のスキャンチェーン群４１３の各スキャンチェーン（ＳＣ）に分配するスキャンテストデータとともに、半導体集積回路４２のスキャンチェーン群４２２の各スキャンチェーン（ＳＣ）に分配するスキャンテストデータも生成する。

半導体集積回路４２のスキャンチェーン群４２２の各スキャンチェーン（ＳＣ）では、展開回路４１２から分配されたスキャンテストデータによりスキャンテストが実行される。

その実行結果は、スキャン出力端子４２３を介して半導体集積回路４１の圧縮回路４１４へ出力され、圧縮回路４１４で圧縮される。この圧縮されたデータは、スキャン出力端子４１５へスキャン出力され、半導体集積回路モジュール４の外部スキャン出力端子４４へ出力される。

このような本実施例によれば、圧縮スキャンテスト対応の半導体集積回路に一体化させることにより、圧縮スキャンテスト非対応の半導体集積回路に対しても圧縮スキャンテスト手法によるスキャンテストを実行することができる。これにより、半導体集積回路モジュールのテスト時間およびテストデータ量を削減することができる。

上述の実施例１〜４では、半導体集積回路モジュール内に少なくとも１つの圧縮スキャンテスト対応の半導体集積回路が搭載され、この圧縮スキャンテスト対応の半導体集積回路を利用して、搭載される総ての半導体集積回路の圧縮スキャンテスト方式によるスキャンテストを可能とする半導体集積回路モジュールの例を示した。これに対して、本実施例では、半導体集積回路モジュールに圧縮スキャンテスト非対応の半導体集積回路しか搭載されない場合でも、この半導体集積回路の圧縮スキャンテスト方式によるスキャンテストを可能とする半導体集積回路モジュールの例を示す。

図１１は、本発明の実施例５に係る半導体集積回路モジュールの構成の例を示すブロック図である。

本実施例の半導体集積回路モジュール５は、機能要素としては圧縮スキャンテスト非対応の半導体集積回路のみを搭載し、例えば半導体集積回路５１、５２を搭載している。

この半導体集積回路５１、５２は、複数のスキャンチェーン（ＳＣ）を有するスキャンチェーン群５１１、５２１をそれぞれに有している。

このスキャンチェーン群５１１、５２１に対する圧縮スキャンテスト方式によるスキャンテストを可能とするため、本実施例の半導体集積回路モジュール５では、展開回路５３２および圧縮回路５３３を有する圧縮スキャンテスト制御用集積回路５３を搭載する。

圧縮スキャンテスト制御用集積回路５３は、展開回路５３２の入力が接続されるスキャン入力端子５３１と、圧縮回路５３３の出力が接続されるスキャン出力端子５３４と、を有する。スキャン入力端子５３１は、半導体集積回路モジュール５の外部スキャン入力端子５４に接続され、スキャン出力端子５３４は、半導体集積回路モジュール５の外部スキャン出力端子５５に接続されている。

ここで、圧縮スキャンテスト制御用集積回路５３の展開回路５３２の出力は、半導体集積回路５１のスキャンチェーン群５１１の入力および半導体集積回路５２のスキャンチェーン群５２１の入力に接続され、このスキャンチェーン群５１１の出力およびスキャンチェーン群５２１の出力は、圧縮スキャンテスト制御用集積回路５３の圧縮回路５３３の入力に接続されている。

このような半導体集積回路モジュール５において、半導体集積回路５１、５２の圧縮スキャンテスト方式によるスキャンテストを実行するときは、圧縮スキャンデータを外部スキャン入力端子５４から圧縮スキャンテスト制御用集積回路５３のスキャン入力端子５３１を介して展開回路５３２へ入力する。

展開回路５３２は、圧縮スキャンデータを展開し、半導体集積回路５１のスキャンチェーン群５１１および半導体集積回路５２のスキャンチェーン群５２１へスキャンテストパターンを分配する。

このスキャンテストパターンにより、スキャンチェーン群５１１およびスキャンチェーン群５２１でのスキャンテストが実行される。

スキャンテストの結果は、スキャンチェーン群５１１およびスキャンチェーン群５２１から圧縮スキャンテスト制御用集積回路５３の圧縮回路５３３へ入力される。

圧縮回路５３３は、入力されたスキャンテスト結果を圧縮し、スキャン出力端子５３４を介して半導体集積回路モジュール５の外部スキャン出力端子５５へ出力する。

このようにして、半導体集積回路モジュール５の外部スキャン入力端子５４と外部スキャン出力端子５５を用いて、半導体集積回路５１、５２の圧縮スキャンテストが実行される。

このような本実施例によれば、機能要素として搭載される圧縮スキャンテスト非対応の半導体集積回路のほかに、展開回路および圧縮回路を有する半導体集積回路を搭載することにより、圧縮スキャンテスト非対応の半導体集積回路の圧縮スキャンテスト方式によるスキャンテストが可能となる。また、複数の半導体集積回路間の論理動作も同時にテストすることができる。これにより、半導体集積回路モジュールのテスト時間およびテストデータ量を削減することができる。

本発明の実施例１に係る半導体集積回路モジュールの構成の例を示すブロック図。図１に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。図１に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。図１に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。本発明の実施例２に係る半導体集積回路モジュールの構成の例を示すブロック図。図５に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。。図５に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。図５に示した半導体集積回路モジュールのスキャンテスト時のスキャンテスト経路を説明するための図。本発明の実施例３に係る半導体集積回路の構成の例を示すブロック図。本発明の実施例４に係る半導体集積回路モジュールの構成の例を示すブロック図。本発明の実施例５に係る半導体集積回路モジュールの構成の例を示すブロック図。

符号の説明

１、２、４、５半導体集積回路モジュール
１１、１２、１３、２１、２２、３１、４１、４２、４３、５１、５２半導体集積回路
５３圧縮スキャンテスト制御用集積回路
１４、２４、４３、５４外部スキャン入力端子
１５、２５、４４、５５外部スキャン出力端子
１１１、１２１、１３１、２１１、２２１、２３１、３１１、４１１、５３１スキャン入力端子
１１６、１２６、１３６、２１７、２２４、２３７、３１８、４１５、５３４スキャン出力端子
１１２、１２２、１３２、２１２、２３２、３１２、４１２、５３２展開回路
１１３、１２３、１３３、２１３、２２２、２３３、３１３、４１３、４２２、５１１、５２１スキャンチェーン群
１１４、１２４、１３４、２１４、２３５、３１５、４１４、５３３圧縮回路
１１５、１２５、１３５、２１５、２１６、２２３、２３４、２３６、３１４、３１６、３１７選択回路

Claims

複数の圧縮スキャンテスト対応半導体集積回路を搭載し、
前記複数の圧縮スキャンテスト対応半導体集積回路のそれぞれが、
スキャン入力端子と、
前記スキャン入力端子に接続された圧縮スキャンテスト用展開回路と、
前記展開回路の出力が入力されるスキャンチェーンと、
前記スキャンチェーンの出力が入力される圧縮スキャンテスト用圧縮回路と、
前記圧縮回路の出力に切り替えて前記スキャン入力端子に入力された信号を出力する選択回路と、
前記選択回路の出力が入力されるスキャン出力端子と、
を有し、
それぞれの前記圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子が後段の前記スキャン入力端子へ順次接続され、
初段の前記圧縮スキャンテスト対応半導体集積回路の前記スキャン入力端子が外部スキャン入力端子へ接続され、最終段の前記圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子が外部スキャン出力端子へ接続され、
前記選択回路の切り替えの制御により、
前記外部スキャン入力端子と前記外部スキャン出力端子との間に、前記複数の圧縮スキャンテスト対応半導体集積回路を個々に圧縮スキャンテストする、スキャンテスト経路が形成される
ことを特徴とする半導体集積回路モジュール。
スキャン入力端子、スキャン出力端子およびスキャンチェーンを有する圧縮スキャンテスト非対応半導体集積回路と、
前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン入力端子にスキャン出力端子が接続される第１の圧縮スキャンテスト対応半導体集積回路と、
前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子にスキャン入力端子が接続される第２の圧縮スキャンテスト対応半導体集積回路と、
を備え、
前記第１の圧縮スキャンテスト対応半導体集積回路は、
自身の展開回路の出力の一部または入力のいずれかを選択して出力する第１の選択回路と、
自身の圧縮回路の出力に切り替えて前記第１の選択回路の出力を前記スキャン出力端子へ出力する第２の選択回路と、
を有し、
前記圧縮スキャンテスト非対応半導体集積回路は、
自身の前記スキャンチェーンの出力に切り替えて前記第１の圧縮スキャンテスト対応半導体集積回路の前記スキャン出力端子の出力を自身の前記スキャン出力端子へ出力する第３の選択回路
を有し、
前記第２の圧縮スキャンテスト対応半導体集積回路は、
自身のスキャンチェーンの出力に切り替えて前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子の出力を自身の圧縮回路へ入力する第４の選択回路と、
前記自身の圧縮回路の出力に切り替えて前記圧縮スキャンテスト非対応半導体集積回路の前記スキャン出力端子の出力を自身のスキャン出力端子へ出力する第５の選択回路と、
を有する
ことを特徴とする半導体集積回路モジュール。
前記圧縮スキャンテスト対応半導体集積回路のそれぞれを、
自身のスキャンチェーンの出力に切り替えて前記展開回路への入力を前記圧縮回路へ入力する第１の選択回路と、
前記展開回路の出力の一部または入力のいずれかを選択して出力する第２の選択回路と、
前記圧縮回路出力に切り替えて前記第２の選択回路の出力をスキャン出力端子へ出力する第３の選択回路と、
を有する圧縮スキャンテスト対応半導体集積回路とした
ことを特徴とする請求項１または２に記載の半導体集積回路モジュール。