JP2006023225A - 半導体装置 - Google Patents

Abstract

【課題】ウエハレベルのバーンイン検査を確実に実施する。
【解決手段】ＬＳＩチップ１００の内部にセレクタ（１５０）を設け、内部回路（圧縮比較器１３０）の動作を切り替えるための、既存の制御信号（ＥＮＡＢＬＥ）を用いてセレクタ（１５０）を切り替え、複数の信号（Ｓ１，Ｓ５）を時分割でモニタする。また、複数の回路ブロックが搭載される場合は、まず、前段のセレクタにより、検査対象の回路ブロックを特定し、次に、後段のセレクタを切り替えて、モニタすべき信号を特定するようにする。
【選択図】 図１

Description

本発明は、ウエハレベルのバーンイン検査に対応した半導体装置に関する。

半導体装置の製造の最終工程において、製造した製品の良否をチェックするための種々の検査（試験）が行われる。その検査の一つとして、半導体装置の潜在的な欠陥や固有の欠陥を発見するための、スクリーニング試験の一種であるバーンイン検査がある。バーンイン検査は、高温雰囲気の中で行われるエージング試験であり、定格電圧若しくはそれ以上の電源電圧を印加して各デバイスに一定電流、もしくは、実動作に近い入力信号を入力し、温度および電圧のストレスを与え、潜在的な欠陥を意図的に発生させて選別する検査である。従来は、ウエハをダイシングして個々にチップ化した後、それぞれに試験を実施していた。しかし、近年では、ウエハ上に形成される多数のＬＳＩチップの各々に対して同時にバーンイン検査を実施する、ウエハレベルのバーンイン検査が実現されている（例えば、特許文献１）。

また、バーンイン検査の対象となるＬＳＩチップの種類も多様化しており、ＬＳＩチップの種類に応じて、各種の検査容易化技術（スキャンパス方式の検査、あるいは、ＢＩＳＴ（ビルトインセルフテスト方式）の検査等）が利用される。ロジックＬＳＩについてのスキャンパス方式のバーンイン検査については、例えば、特許文献２に記載されている。 また、メモリＬＳＩについてのＢＩＳＴ（ビルトインセルフテスト方式）のバーンイン検査については、例えば、特許文献３に記載されている。
特開２００１−９３９４７号公報 特開２００３−３０２４５１号公報 特開平１０−３０２４９９号公報

ウェハレベルバーンイン検査では、一枚のウエハに形成される多数のＬＳＩチップの各々について、一括して検査を実施する。検査装置（ＬＳＩテスタ）は、検査用のプローブを各ＬＳＩチップに接触させて検査を実施するが、ＬＳＩテスタが備えるプローブの数には限界がある。一方、微細加工技術の進展によってＬＳＩの集積度が向上すれば、ＬＳＩチップのサイズは小さくなり、一枚のウエハに形成可能なＬＳＩチップの数が増加する。一枚のウエハに形成されるＬＳＩチップの数が増えれば、その分、一つのＬＳＩチップに割り当てることのできる検査装置のプローブ数が減少する。

また、一つのＬＳＩチップ自体の面積が縮小するということは、モニタ端子等を配置するための余裕が少なくなることを意味する。このことが、ウエハレベルバーイン検査の障害となる。一例として、一つのＬＳＩチップ毎に最低２個のモニタ端子が必要である場合を想定する。従来の集積度の低いＬＳＩチップでは、一つのＬＳＩチップに２個のモニタ端子を設けることができ、かつ、検査装置側でも、２本のプローブを用意することができたとする。しかし、ＬＳＩの集積度の向上に伴ってウエハ一枚毎のチップの取れ数が増大し、例えば、一つのＬＳＩチップには、検査装置のプローブを１本しか割り当てることができないという事態が発生すると、ＬＳＩテスタのプローブが不足し、バーンイン検査ができなくなる。また、一つのＬＳＩチップにつき、検査装置のプローブは２本割り当てることはできても、ＬＳＩチップの面積が小さいために、ＬＳＩチップの側に２個のモニタ端子を設けるスペースがなくなった場合においても、バーンイン検査ができなくなる。

このような、一つのＬＳＩチップに割り当てることができる検査装置のプローブ数の減少、ならびに、一つのＬＳＩチップに設けることができるモニタ端子の数の減少という事態に起因する、ウエハレベルのバーンイン検査の実施不能のおそれは、ワンチップに多様なマクロが搭載されるシステムＬＳＩにおいて、特に顕著となる。すなわち、システムＬＳＩに搭載される各マクロ毎にバーイン検査を行う必要があり、必然的に、必要な検査プローブ数およびモニタ端子の数が増加する。したがって、ＬＳＩの微細化の進展に伴い、一つのＬＳＩチップに割り当てることができる検査装置のプローブ数ならびにモニタ端子数の制約が厳しくなると、システムＬＳＩの、ウエハレベルのバーンイン検査は実施できなくなる。

本発明は、各ＬＳＩチップのバーンイン検査に必要な端子数（モニタ端子の数、検査プローブの数）を減少させ、複雑なシステムＬＳＩチップ等についても、ウエハレベルのバーンイン検査を確実に実施できる半導体装置を提供することを目的とする。

本発明の第1の態様は、スキャンパス方式のバーンインテストに対応したロジック回路と、ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により前記ロジック回路の良否判定を行う圧縮比較器と、前記圧縮比較器の出力と前記メモリ回路の出力とを統合した出力または前記ランダムパターンを前記圧縮比較の動作タイミングで選択するセレクタと、
前記セレクタの出力をモニタする端子とを備える。

本発明の第2の態様は、スキャンパス方式のバーンインテストに対応したロジック回路と、ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により各ロジック回路の良否判定を行う圧縮比較器とを含む複数の回路ブロックと、各圧縮比較器の出力から何れか一つを前記メモリ回路のＢＩＳＴ終了タイミングで選択する第1のセレクタと、各ランダムパターンの何れか一つを前記メモリ回路のＢＩＳＴ終了タイミングで選択する第2のセレクタと、前記第1および第2のセレクタの各出力を前記圧縮比較の動作タイミングで選択する第3のセレクタと、前記第3のセレクタの出力をモニタする端子とを備える。

本発明の第3の態様は、スキャンパス方式のバーンインテストに対応したロジック回路と、ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により各ロジック回路の良否判定を行う圧縮比較器とを含む複数の回路ブロックと、各圧縮比較器の出力から何れか一つを外部制御タイミングで選択する第1のセレクタと、各ランダムパターンの何れか一つを外部制御タイミングで選択する第2のセレクタと、前記第1および第2のセレクタの各出力を前記圧縮比較の動作タイミングで選択する第3のセレクタと、前記第3のセレクタの出力をモニタする端子とを備える。

本発明は、モニタ信号の出力タイミングのずれに着目し、セレクタを適宜、切り替えて、複数のモニタ信号を時分割で観測することにより、共通のモニタ端子を用いて、複数の信号を時分割でモニタすることができる。したがって、ＬＳＩチップの微細化が進み、また、その構成が複雑化しても、一つのＬＳＩチップに一個のモニタ端子があれば、ウエハレベルのバーンイン検査を実施することができる。また、セレクタの切り替え制御信号として、既存のタイミング制御信号や、回路の動作状態を示す既存の信号（あるいは、回路が潜在的に送出可能な信号）を用いることにより、制御信号を入力する端子を新たに設ける必要がない。

また、同種の回路を搭載する、複数の回路ブロックがワンチップ化されるような場合でも、まず、セレクタの切り替えによって検査対象となる回路ブロックを定め、続いて、複数のモニタ信号の中から一つを選択するという手法を採用することにより、一個のモニタ端子で全部の信号をモニタすることが可能となる。

（第１の実施形態）
図１は、本発明の、ウエハレベルのバーンイン検査に対応した半導体装置の一例の構成を示す回路図である。図示されるように、この半導体装置（ＬＳＩチップ）１００は、ランダムパターン発生器１１０と、異なる種類の回路（スキャンパス方式のロジック回路およびＢＩＳＴ回路を内蔵するメモリ回路）を搭載する半導体集積回路部１２０と、圧縮比較器１３０と、ＢＩＳＴ（ビルトインセルフテスト回路）を内蔵するメモリ回路（図１では、ＳＲＡＭ ＢＩＳＴと表記される。以下の説明では、メモリＢＩＳＴと記載することもある）１４０ａ，１４０ｂと、アンドゲートＧ１と、セレクタ１５０と、共通のモニタ端子Ｔ６と、クロック（CLK）の入力端子Ｔ１と、リセット信号（RESET）の入力端子Ｔ２と、バーンインモード信号（BURNIN-MODE）の入力端子Ｔ３と、圧縮比較器１３０に圧縮、比較判定の各動作ならびにその結果の出力を許可するイネーブル信号（ENABLE）の入力端子Ｔ４と、入出力制御信号（IO-CONTROL）の入力端子Ｔ５と、を有している。 半導体集積回路部１２０に搭載されるロジック回路１２２は、データ圧縮比較を行うスキャンパス方式のロジック回路である。

バーンイン検査の効率向上を図るために、近年はウエハレベルのバーンイン検査が実施されており、このウエハレベルのバーインテストの効率をさらに上げるために、従来さまざまな工夫がなされており、その一つに、本実施形態のＬＳＩにて採用されている「圧縮比較判定方式」がある。

以下、圧縮比較判定タイプのスキャンチェーンを用いたテストの動作について説明する。 まず、図１のランダムパターン発生器 １１０から複数のスキャンチェーン（ＳＣ１〜ＳＣｎ）に対してランダムなデータが供給される。各スキャンチェーンに接続されたフリップフロップ（Ｄ１ａ〜Ｄ１ｎ、Ｄ２ａ〜Ｄ２ｎ、Ｄｍａ〜Ｄｍｎ）は、クロック（ＣＬＫ）に同期してスキャンシフト動作を行う。複数のスキャンチェーン（ＳＣ１〜ＳＣｎ）の各々における、最終段のフリップフロップ（Ｄ１ｎ，Ｄ２ｎ，Ｄｍｎ）から出力されるデータがデータ圧縮比較器１３０に入力される。

データ圧縮比較器１３０では、まず、複数のスキャンチェーン（ＳＣ１〜ＳＣｎ）の各々の出力信号を時間的に論理圧縮する。そして、その圧縮されたデータを期待値と比較して、良否を判定し、その判定結果Ｓ２が出力される。つまり、各スキャンチェーンの出力データを１サイクル分に論理圧縮することにより、すべてのスキャンチェーンに対して各サイクル毎に期待値を設定して比較確認する代わりに、すべてのスキャンチェーンに対して１サイクル分のみの期待値を設定し、比較確認することができる。

このようにして、スキャンチェーンを利用してランダム信号を伝播させ、その出力を期待値と比較することにより、スキャンチェーンを構成するフリップフロップがランダム信号により正しくトグルされ、内部素子に期待通りのストレスが印加されたかどうかを確認することができ、ロジック回路の良否判定を行うことができる。

また、図１のＬＳＩチップに搭載されるメモリＢＩＳＴ（ＳＲＡＭ ＢＩＳＴ）１４０ａ，１４０ｂは、ＢＩＳＴ（ビルトインセルフテスト）を用いて、メモリ（ＳＲＡＭ）の検査を行う回路である。ＢＩＳＴ方式の検査では、テストデータをメモリの所定アドレスに書き込み、続いて、データを読み出し、期待値と比較して一致／不一致を確認し、そのメモリの良否を判定し、その判定結果を出力する。メモリＢＩＳＴ（ＳＲＡＭ ＢＩＳＴ）１４０ａ，１４０ｂから出力される判定信号Ｓ３，Ｓ４は、検査対象のメモリ（ＳＲＡＭ）に不具合がなければ、“Ｈ”を出力し、不具合が検出された場合には“Ｌ”を出力する。

また、圧縮比較器１３０は、端子Ｔ４を介して外部から与えられるＥＮＡＢＬＥ信号が“Ｌ”のときに、スキャンチェーン（ＳＣ１〜ＳＣｎ）を伝播してくる信号を取り込む。 また、ＥＮＡＢＬＥ信号が“Ｈ”のときは、取り込んだ信号の圧縮、期待値との比較、判定結果の出力の各動作を実行する。

また、バーンイン検査開始直後は、すべてのフリップフロップ（Ｄ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎ，Ｄｍａ〜Ｄｍｎ）へのランダム信号のセットが完了していないことに起因して、各スキャンチェーン（ＳＣ１〜ＳＣｎ）を不定信号が伝播してくるおそれがあるため、所定期間は、圧縮比較器１３０に信号を取り込まないように、ＥＮＡＢＬＥ信号を“Ｈ”に保つ。

そして、すべてのフリップフロップ（Ｄ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎ，Ｄｍａ〜Ｄｍｎ）に対して、ランダムパターン発生器１１０からのランダム信号がセットされて値が確定した後、ＥＮＡＢＬＥ信号が“L”に変化し、これにより、圧縮比較器１３０に、各スキャンチェーン（ＳＣ１〜ＳＣｎ）を伝播してくる信号が取り込まれる。

ＥＮＡＢＬＥ信号は、セレクタ１５０の切替え制御信号（選択信号）にもなっており、ＥＮＡＢＬＥ信号が“Ｈ”のときは、ゲートＧ１の出力信号（すなわち、圧縮比較器１３０と、メモリＢＩＳＴ（１４０ａ，１４０ｂ）の各々から出力される判定信号とを統合して得られる信号）が選択され、ＥＮＡＢＬＥ信号が“Ｌ”のときは、スキャンチェーン（ＳＣ１等）を伝播してくる、ランダムパターン発生器１１０からのランダム信号自体が選択される。

メモリＢＩＳＴ検査が終了後、ＢＩＳＴ判定信号（Ｓ３，Ｓ４）が出力されるが、検査対象のメモリ（ＳＲＡＭ）に不具合が無い場合は、判定信号（Ｓ３，Ｓ４）は“H”であるため、圧縮比較器１３０からの判定信号Ｓ２が、アンドゲートＧ１の出力信号（Ｓ５）として、そのまま出力されることになる。

この状態で、ＥＮＡＢＬＥ信号が“Ｈ”に変化することにより、圧縮比較器１３０による圧縮、比較、ならびに判定結果の出力が行われ、アンドゲートＧ１から、信号（Ｓ５）が出力され、セレクタ１５０は信号（Ｓ５）を選択的に通過させる。そして、その信号は、モニタ端子（Ｔ６）を介して、ＬＳＩテスタ（不図示）に送られる。

図２は、図１のＬＳＩチップの主要な動作を説明するためのタイミング図である。時刻ｔ１にバーンイン検査が開始される。検査開始当初（時刻ｔ１〜時刻ｔ２）は、ＥＮＡＢＬＥ信号は“Ｈ”であり、これにより、圧縮比較器１３０への不定信号の取り込みが防止される。また、時刻ｔ１〜時刻ｔ２の期間においては、フリップフロップ（Ｄ１ａ〜Ｄｍｎ）はランダムパターン発生器１１０からのランダム信号のシフトを行う。一方、メモリ（ＳＲＡＭ）のＢＩＳＴは、時刻ｔ１から開始され、そのＢＩＳＴは、時刻ｔ３まで継続して実施される。

また、時刻ｔ１〜ｔ２の期間において、セレクタ１５０は、圧縮結果とメモリＢＩＳＴを統合した判定結果（Ｓ５）を選択するが、バーンインは開始されたばかりであり、判定結果は出力されないため、モニタ端子Ｔ６からの出力は無効となる。時刻ｔ２になると、フリップフロップ（Ｄ１ａ〜Ｄｍｎ）の値が確定し、この時点で、ＥＮＡＢＬＥ信号が“Ｈ”から“Ｌ”に変化し、これにより、データ圧縮器１３０へのデータの取り込みが開始される（この状態は、時刻ｔ４まで継続する）。

セレクタ１５０は、時刻ｔ２〜時刻ｔ４までの期間において、スキャンチェーン出力Ｓ１（スキャンチェーンを伝播するランダムパターン発生器１１０からのランダム信号である）を選択し、このＳ１が、モニタ端子ｔ６から出力される。時刻ｔ３にＢＩＳＴが終了し、その後、時刻ｔ４においてＥＮＡＢＬＥ信号が“Ｈ”レベルに変化し、圧縮比較器１３０では、圧縮，期待値との比較が行われ、その判定結果（Ｓ２）が出力される。

セレクタ１５０は、時刻ｔ４〜時刻ｔ５では、アンドゲートＧ１から出力される、圧縮比較判定結果と、ＢＩＳＴの結果とを統合した信号（Ｓ５）を選択し、この（Ｓ５）が、モニタ端子Ｔ６から出力される。

（第２の実施形態）
図３は、本発明のウエハレベルのバーンイン検査に対応した半導体装置の他の例の構成を示すブロック図である。図３のＬＳＩチップ１０２における、入出力端子（Ｔ１〜Ｔ５，Ｔ６）、ならびに、ロジック回路ブロック１２０については、図１の回路と同じである。なお、図３の回路において、図２の回路と同じ部分には、同じ参照符号を付してある。ただし、図３のＬＳＩチップ１０２には、さらに、ＩＰコア２２０が搭載されており、回路構成がより複雑化している。

ＩＰコア２２０は、ロジック回路ブロック１２０がもつ構成と同じ構成を有している。 すなわち、ＩＰコア２２０は、ランダムパターン発生器２１０と、スキャンチェーンを構成する複数のフリップフロップからなる回路２２２と、圧縮比較器２３０と、メモリ（ＳＲＡＭ）ＢＩＳＴ回路２４０ａ〜２４０ｃと、を有する。ＩＰコアのメモリ（ＳＲＡＭ）は容量が大きく、ＢＩＳＴ検査の終了には、長い時間を要する。

本実施形態でも、第１の実施形態と同様にセレクタを切り替えながら、複数の信号を時分割でモニタするが、本実施の形態では、モニタすべき信号の数が４つあり（すなわち、ロジック回路ブロック１２２におけるランダム信号Ｓ１、ロジック回路ブロック１２２における圧縮比較判定ならびにＢＩＳＴ判定を統合した判定結果Ｓ５、ＩＰコア２２０におけるランダム信号Ｓ７、ＩＰコア２２０における圧縮比較判定ならびにＢＩＳＴ判定を統合した判定結果Ｓ１６の４つの信号をモニタする必要がある）、したがって、セレクタの切替えに工夫を要する。

そこで、本実施形態では、前段のセレクタ（１６０ａ，１６０ｂ）と、後段のセレクタ１５０を設け、まず、前段のセレクタ（１６０ａ，１６０ｂ）にて、２つの回路ブロック（ロジック回路ブロック１２０，ＩＰコア２２０）のうちの一方の信号を選択し（これにより、検査対象の回路ブロックが特定される）、その後、後段のセレクタ１５０にて、２つの信号（ランダム信号、圧縮比較判定ならびにＢＩＳＴ判定を統合した判定結果）のうちの一方を選択する（これにより、モニタする信号が特定される）。

ここで、注目すべきは、ＩＰコア２２０に搭載されるメモリ（ＳＲＡＭ）は、容量が大きく、ＢＩＳＴの終了には時間がかかる点であり、ＩＰコア２２０については、この点がネックとなって、バーンイン検査終了に時間を要する。そこで、まず、前段のセレクタ（１６０ａ，１６０ｂ）により、ロジック回路ブロック１２０からの信号を選択し、ロジック回路ブロック１２０からの信号をモニタして検査を実施し、これが終了した後、前段のセレクタ１６０ａ，１６０ｂを切り替えて、ＩＰコア２２０の信号をモニタするのが効率的である。

この動作を実現するために、図３では、セレクタ１６０ａ，１６０ｂの切替え制御信号Ｓ１５を、メモリ（ＳＲＡＭ）ＢＩＳＴ（２４０ａ〜２４０ｃ）の各々からの終了通知信号（Ｓ１２，Ｓ１３，Ｓ１４）をアンドゲートＧ３でゲーティングする（ここでは、論理積をとる）ことにより生成する。メモリ（ＳＲＡＭ）ＢＩＳＴ（２４０ａ〜２４０ｃ）の各々からの終了通知信号（Ｓ１２，Ｓ１３，Ｓ１４）は、ＢＩＳＴが終了すると“１”になり、未終了の時点では“０”である。したがって、アンドゲートＧ３の出力信号Ｓ１５が“１”になるのは、ＩＰコア２２０における、すべてのメモリＢＩＳＴが終了した時であり、それまでの間は、Ｓ１５は“０”である。

Ｓ１５が“０”のとき（ＩＰコア２２０のメモリＢＩＳＴが完全に終了していない状態）では、前段のセレクタ１６０ａ，１６０ｂは、ロジック回路ブロック１２０からの信号を選択する。なお、セレクタ１６０ａは、２つの回路ブロック（１２０，２２０）のいずれかから得られるランダム信号（Ｓ１，Ｓ７）のいずれかを選択するものである。同様に、セレクタ１６０ｂは、２つの回路ブロック（１２０，２２０）から得られる、比較判定結果とＢＩＳＴ結果を統合した判定結果を示す信号（Ｓ５，Ｓ１６）のいずれかを選択するものである。なお、Ｓ１６は、アンドゲートＧ２で、Ｓ８〜Ｓ１１の各信号の論理積をとることにより生成される。また、後段のセレクタ１５０の切り替えは、第１の実施形態と同様に、圧縮比較器（１３０，２３０）の制御信号である（ＥＮＡＢＬＥ）を使用する。

このように、ＩＰコア２２０のＢＩＳＴが終了しない間に、ロジック回路ブロック１２０の検査を終わらせてしまう。そして、ＩＰコア２２０のＢＩＳＴが終了すると、セレクタ１６０ａ，１６０ｂがＩＰコア２２０からの信号を選択し、ＩＰコア２２０から得られる信号（Ｓ６）をモニタ端子Ｔ６に供給するようになる。

このように、複数の回路ブロックの各々から、同種の信号（複数の信号）が得られる場合、試験結果の出力までに要する時間の差に着目し、早く試験結果が判明する回路ブロックから順に試験を行い、このような制御を実施するために、内部回路の動作状態を示す信号（図３の回路のＳ１５が、これに相当する）を利用してセレクタ（図３の１６０ａ，１６０ｂ）の動作を制御する。また、複数の信号については、半導体装置の内部回路の動作タイミングを制御するための既存のタイミング制御信号（ENABLE）を利用して、セレクタ（図３のセレクタ１５０）を切り替えて、一つの信号を選択するようにする。これにより、複数の回路ブロック（一つの回路ブロックは複数の機能をもち、複数のモニタ用の信号が出力される）が一つのＬＳＩチップに搭載される場合でも、一つのモニタ端子を用いて、合理的かつ効率的に、すべての信号をモニタすることが可能となる。

図４は、図３のＬＳＩチップの主要な動作を説明するためのタイミング図である。上記のとおり、セレクタ（１５０，１６０ａ，１６０ｂ）の切り替え信号として、ＥＮＡＢＬＥ信号と、ＩＰコアにおけるメモリＢＩＳＴの終了信号Ｓ１５の２つが用いられる。図示されるように、時刻ｔ４以前は、ロジック回路ブロック１２０がバーンイン検査の対象であり、時刻ｔ４以後は、ＩＰコア２２０がバーンイン検査の対象となる。したがって、セレクタ１６０ａ，１６０ｂは、時刻ｔ４以前は、ロジック回路ブロック１２０からの信号を選択し、時刻ｔ４以後は、ＩＰコア２２０からの信号を選択する。セレクタ１５０は、ＥＮＡＢＬＥ信号の“Ｈ”，“Ｌ”に応じて、２つの信号のいずれかを選択する。これにより、モニタ出力が時刻ｔ２，ｔ３，ｔ４，ｔ５において切り替わり、したがって、４つの信号を時分割で、効率的にモニタすることができる。

（第３の実施形態）
第２の実施形態における、ＩＰコア２２０におけるセレクタ（１６０ａ，１６０ｂ）の切り替え制御信号（Ｓ１５）を、アンドゲートＧ３にて作成する代わりに、独立の制御信号入力端子を設け、その入力端子から、Ｓ１５と同じタイミングで制御信号を入力するようにしてもよい。この形態は、制御信号を入力するための端子の数に余裕がある場合に有効である。

本発明の半導体装置は、モニタ信号の出力タイミングのずれに着目し、セレクタを適宜、切り替えて、複数のモニタ信号を時分割で観測することにより、共通のモニタ端子を用いて、複数の信号を時分割でモニタすることができるという効果を有し、ウエハレベルのバーンイン検査に対応した半導体装置等として有用である。

本発明のウエハレベルのバーンイン検査に対応した半導体装置（ＬＳＩチップ）の一例の構成を示すブロック図 図１のＬＳＩチップの主要な動作を説明するためのタイミング図 本発明のウエハレベルのバーンイン検査に対応した半導体装置（ＬＳＩチップ）の他の例の構成を示すブロック図 図３のＬＳＩチップの主要な動作を説明するためのタイミング図

符号の説明

１００ ウエハレベルのバーンイン検査に対応した半導体装置（ＬＳＩチップ）
１１０ ランダムパターン発生器
１２０ 半導体集積回路ブロック（ロジック系回路ブロック）
１２２ スキャンチェーンを構成するフリップフロップを有するロジック回路
１３０ 圧縮比較器
１４０ａ，１４０ｂ ＢＩＳＴ対応のメモリ（ＳＲＡＭ）
１５０ セレクタ
ＥＮＡＢＬＥ 圧縮比較器の制御信号
Ｔ１〜Ｔ５ 制御信号入力端子
Ｔ６ 共通のモニタ端子

Claims (3)

1. スキャンパス方式のバーンインテストに対応したロジック回路と、
   ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、
   ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により前記ロジック回路の良否判定を行う圧縮比較器と、
   前記圧縮比較器の出力と前記メモリ回路の出力とを統合した出力または前記ランダムパターンを前記圧縮比較の動作タイミングで選択するセレクタと、
   前記セレクタの出力をモニタする端子と、
   を備える半導体装置。
2. スキャンパス方式のバーンインテストに対応したロジック回路と、ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により各ロジック回路の良否判定を行う圧縮比較器とを含む複数の回路ブロックと、
   各圧縮比較器の出力から何れか一つを前記メモリ回路のＢＩＳＴ終了タイミングで選択する第1のセレクタと、
   各ランダムパターンの何れか一つを前記メモリ回路のＢＩＳＴ終了タイミングで選択する第2のセレクタと、
   前記第1および第2のセレクタの各出力を前記圧縮比較の動作タイミングで選択する第3のセレクタと、
   前記第3のセレクタの出力をモニタする端子と、
   を備える半導体装置。
3. スキャンパス方式のバーンインテストに対応したロジック回路と、ＢＩＳＴ方式のバーンインテストに対応したメモリ回路と、ランダムパターンを入力とする前記ロジック回路の論理圧縮出力と期待値との比較により各ロジック回路の良否判定を行う圧縮比較器とを含む複数の回路ブロックと、
   各圧縮比較器の出力から何れか一つを外部制御タイミングで選択する第1のセレクタと、
   各ランダムパターンの何れか一つを外部制御タイミングで選択する第2のセレクタと、
   前記第1および第2のセレクタの各出力を前記圧縮比較の動作タイミングで選択する第3のセレクタと、
   前記第3のセレクタの出力をモニタする端子と、
   を備える半導体装置。

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