JP2005308471A - パスディレイテスト方法 - Google Patents

Abstract

【課題】半導体集積回路の高速化やプロセスの微細化により従来のテスト方法では検出が困難になっている遅延故障を検出することを可能にするテストパターン生成を実現し、開発工数の増大を招かずに高品質な製品出荷を可能にする。
【解決手段】半導体集積回路のネットリストにより生成されたレイアウト情報から保証動作周波数に対するクリティカルパスと配線混雑やヴィア密度等の物理情報を抽出し、これら記物理情報に基づき故障し易い箇所を特定し、クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、選別されたクリティカルパスに対してのみテストパターンを生成する。その際にテストパターン自動生成ソフトウエアを用い、物理情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いてクリティカルパスの重み付け要因を与える。
【選択図】 図１

Description

本発明は半導体製品のテスト方法に係り、特に半導体集積回路の高速化やプロセスの微細化に起因する遅延故障の検出能力を向上させるテストパターン生成技術に関する。

半導体製品の出荷テストにおいては高品質を保証するために種々のテストが行われ、故障が検出された製品が不良品として排除される。テストで判定される故障の種類として、縮退故障や遅延故障などがある。

縮退故障とは半導体製造時に信号配線が電源にショートして“Ｌ”レベルや“Ｈ”レベルに固定されてしまうといった故障のことを指す。このような縮退故障を検出するために半導体集積回路ではテストモードを内蔵し、テストモード時には半導体テスタなどを用いて外部端子から自在に半導体集積回路の内部信号を制御および観測できるように設計する。

縮退故障を検出するために、テストモード時に半導体集積回路に内蔵されるフリップフロップなどの記憶素子をシリアル接続してスキャンチェーンを構成し、半導体集積回路内部の組合せ回路にデータを供給してテストを行うスキャンテストが一般に採用されている。

すなわち、半導体テスタにより入力端子から半導体集積回路中の記憶素子にテストパターンを入力して保持させ、この保持されたテストパターンを半導体集積回路内部の組合せ回路に供給し、組合せ回路を通過したデータを再び記憶素子に取り込み、取り込んだデータをスキャンチェーンにより半導体集積回路の出力端子まで運び、論理期待値と出力端子に出力されたデータを半導体テスタで比較して故障が発生しているかどうかを判定することで故障を検出する。

図１５はスキャンテストにおけるスキャンテストパターン発生方法を示すフロー図である。まず、ＨＤＬ（Hardware Description Language）１０１をステップ１０２で論理合成してゲートレベルのネットリスト１０３を作成する。生成したネットリストとスキャンパステスト時のクロック、リセット、モード設定等を記載したスキャンパステスト制約１５０１とをステップ１１２のＡＴＰＧ（Automatic Test Pattern Generator）で処理することにより、半導体の縮退故障をテストする縮退故障用テストパターン１１３を発生させる。

しかし、縮退故障検査では電源にショートして信号配線が“Ｌ”レベルや“Ｈ”レベルに固定されてしまうといった故障を検出することはできるが、半導体製品が保証する動作周波数に関連する製品仕様を保証することができない。製品保証した動作周波数を満足できない故障として遅延故障がある。遅延故障とは半導体回路構造や半導体製造工程の何らかの要因により設計仕様に対して回路遅延が大幅に増大してしまうものである。

従来、遅延故障は半導体製品の実使用条件に即したシステム検証パターンを用いて検出している。しかしシステム検証パターンによるテストは、その開発日程に時間がかかるデメリットと、システマチックな動作を行うためにテストパターンが膨大な大きさとなりテストコストが増大するというデメリットがあり、全ての実動作機能に対して実施することが難しい。

昨今では半導体集積回路の大規模化により、開発日程やコストの増大を考慮すると、回路全体に対して遅延故障テストを実施することは次第に実現が難しくなっている。一方、プロセスの微細化により遅延故障に分類される故障が多くなったため、高品質を保証するためには遅延故障のテストが不可欠となっている。その対策として従来、半導体装置内のクリティカルパスと同等の遅延時間を有するテスト用の遅延回路を設けて最大動作周波数を測定する技術などが開発されている（例えば、特許文献１参照）。

図１６は上記従来の遅延故障テスト方法におけるテスト回路構成を示すブロック図である。半導体集積回路１６０１は逐次論理回路１６０２やクリティカルパスを含む組合せ回路１６０３で構成されているが、組合せ回路１６０３のクリティカルパスはタイミングが厳しいため安易にテスト確認用回路を挿入することができない。

これを容易にテストするために、設計時に組合せ回路１６０３のクリティカルパス情報を分析し、それと同等の遅延特性を有する回路構成のセルを、外部入出力端子より容易にモニタできるテスト用クリティカルパス回路１６０４として半導体集積回路１６０１の内部に入れ込む。これにより、クリティカルパスの擬似テストを実施することができる。
特開２００１−２７４３３４号公報

昨今の半導体集積回路は、多機能、低価格化要望に対応するために、既に設計している資産をＩＰ（Intellectual Property）コアとして流用し、さまざまなＩＰコアを集積して多機能を実現するＳｏＣ（System on Chip）開発や、半導体集積回路の高速化と大規模集積によるチップサイズ増大を吸収するための超微細プロセスの適用などを実施している。

以前は動作周波数の高い半導体集積回路は数多く存在せず、高い縮退故障検出率のテストパターンと少数の実動作テストパターンで不良を検出することで、多くの半導体集積回路では市場不良率を低く抑えることが可能であった。

しかしながら、昨今の動作周波数の高速化やプロセス微細化により、高い縮退故障検出率のテストパターンと少数の実動作テストパターンで不良品選別した製品においても市場不良率が高くなってしまう問題があった。実際、学術論文でも微細プロセスでは配線ソフトオープン不良やヴィア接続不良が発生するため遅延特性が大きくばらつくことが言及されている。

上述した半導体装置内のクリティカルパスと同等の遅延時間を有するテスト用の遅延回路を設けて最大動作周波数を測定する従来技術は設計工数が削減される利点がある一方、回路規模増大によるコストアップと、実際に使用する回路を検査していないという欠点を持っている。

本発明は、半導体集積回路の高速化やプロセスの微細化に起因する従来のテスト方法では検出が困難な遅延故障を検出することが可能なテストパターン生成を実現し、開発工数の増大を招かずに高品質な製品出荷を可能にするパスディレイテスト方法を提供することを目的とする。

本発明のパスディレイテスト方法は、半導体集積回路のネットリストにより生成されたレイアウト情報から保証動作周波数に対するクリティカルパスと回路の物理情報を抽出し、この物理情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、この選別されたクリティカルパスに対してのみテストパターンを生成するものである。

上記パスディレイテスト方法によれば、物理合成後のレイアウト情報を用いて抽出したクリティカルパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減する。このようにして限定されたクリティカルパスに対してのみテストパターンを発生し、出荷テストを実施することにより、製品の品質を維持しながら設計工数やテストコストを削減することができる。

本発明のパスディレイテスト方法において、テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行うものである。本発明のパスディレイテスト方法におけるテストパターンの生成の際に、物理情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与えるものである。

上記パスディレイテスト方法によれば、レイアウト情報から抽出した物理情報に基づくパスの重み付け要因を与えることにより、限定パスの絞込み自由度が増し、ツール適用にも柔軟に対応できるようになる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパスの上位であるかを判定条件とするものである。本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とするものである。電流能力の高いセルはトランジスタのオン抵抗が低く、ヴィア抵抗や配線抵抗にプロセスバラツキが発生した場合にその影響を大きく受けるが、上記パスディレイテスト方法によれば、これに対策することができる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパス中にシングルヴィアで接続された箇所が存在するかを判定条件とするものである。シングルヴィアで接続された箇所はヴィア接続不良が発生した場合に明確に抵抗値が増大するため、遅延故障になる可能性が高いが、上記パスディレイテスト方法によれば、その対策をすることができる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパスがヴィア密度の高い領域に存在するかを判定条件とするものである。ヴィア密度が高い箇所ではヴィアの接続不良確率が高いが、上記パスディレイテスト方法によれば、その対策をすることができる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパスがゲート密度の高い領域に存在するかを判定条件とするものである。ゲート密度が高い箇所ではヴィアの接続不良確率や配線ソフトショートの確率が高いが、上記パスディレイテスト方法によれば、これに対策することができる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパスが配線密度の高い領域に存在するかを判定条件とするものである。配線密度が高い箇所では配線ソフトショート確率が高いが、上記パスディレイテスト方法によれば、これに対策することができる。

本発明のパスディレイテスト方法は、半導体集積回路の論理合成されたネットリストから保証動作周波数に対するクリティカルパスを抽出し、論理合成の回路情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、この選別されたクリティカルパスに対してのみテストパターンを生成するものである。配線やヴィアなどに対する物理的な配慮がなされ、マージンを十分に取った設計方針である場合は、物理合成後のタイミング情報によらず、論理合成後のタイミング情報によりテストパターンを生成した方が開発日程が大幅に短縮できる。

上記パスディレイテスト方法によれば、論理合成後のタイミング情報を用いて抽出したクリティカルパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減する。このようにして限定されたクリティカルパスに対してのみテストパターンを発生し、出荷テストを実施することにより、製品の品質を維持しながら設計工数やテストコストを削減することができる。

本発明のパスディレイテスト方法において、テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行うものである。本発明のパスディレイテスト方法におけるテストパターンの生成の際に、論理合成の回路情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与えるものである。

上記パスディレイテスト方法によれば、論理合成の回路情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いてパスの重み付け要因を与えることにより、限定パスの絞込み自由度が増し、ツール適用にも柔軟に対応できるようになる。

本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパスの上位であるかを判定条件とするものである。本発明のパスディレイテスト方法におけるクリティカルパスの選別で、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とするものである。電流能力の高いセルはトランジスタのオン抵抗が低く、ヴィア抵抗や配線抵抗にプロセスバラツキが発生した場合にその影響を大きく受けるが、上記パスディレイテスト方法によれば、これに対策することができる。

本発明の半導体集積回路のテスト方法は、前記半導体集積回路の構造的欠陥による遅延増加を考慮して遅延故障テストパターンの選別を行うものである。

本発明によれば、設計情報から抽出したクリティカルパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減し、この限定されたクリティカルパスに対してのみテストパターンを発生することで、遅延故障用テストパターンを効率的に発生させることができ、このテストパターンを用いて出荷検査を実施することで、品質面、開発日程面、コスト面のすべてにおいて大幅な改善効果が得られる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。また、図１５と同一の部分についても同様である。

（実施の形態１）
図１は本発明の実施の形態１に係るパスディレイテスト方法を示すフロー図である。図１において、１０１は回路を記述したＨＤＬ（Hardware Description Language）、１０２はＨＤＬ１０１を論理合成ツールを使用して合成し、ゲートレベルのネットリストを生成する論理合成工程、１０３は論理合成工程１０２によって生成されたネットリスト、１０４はネットリストをレイアウトツールにより実際にレイアウトするレイアウト工程、１０５はレイアウト工程１０４により配置されたゲートを実機能に準じた動作周波数で動作できるようにタイミングをチェックし、再配置や論理構造再構築を行う物理合成工程である。以上は一般的な半導体集積回路の自動設計工程である。

さらに、１０６は物理合成工程１０５後のタイミング解析工程、１０７は解析工程１０６により確認できる物理情報から抽出されるクリティカルパスリスト、１０８はタイミング解析などの物理解析情報を使用してテスト不要パスを削除する工程、１０９はパスやセルに対して遅延ファクタの重み付けをする工程、１１０はパス情報に対して重み付けやパスの選別を行ってテストの実施対象パスを限定するパスリスト加工工程、１１１はテスト実施対象として限定されたパスリスト、１１２は縮退故障用テストパターンを生成するＡＴＰＧ（Automatic Test Pattern Generator）工程、１１３は生成された縮退故障用テストパターン、１１４は限定されたパスリスト１１１から生成された遅延故障用テストパターンである。

ここで、解析工程１０６により確認できる物理情報には、半導体集積回路の回路構造情報、負荷情報、抵抗値情報、ヴィア接続情報、配線情報などがあり、機械的な処理により抽出されるクリティカルパス候補から、遅延故障が想定されるクリティカルパスを選別するために用いられる。

本実施の形態のパスディレイテスト方法では、物理合成後のレイアウト情報を用いてタイミングがクリティカルなパスを抽出し、抽出したクリティカルパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減する。このようにして限定されたクリティカルパスに対してのみテストパターンを発生し、出荷テストを実施することにより、製品の品質を維持しながら設計工数やテストコストを削減することができる。

図２は、本実施の形態のパスディレイテスト方法において、限定されたパスリスト１１１から遅延故障用テストパターン１１４を生成する際に、限定パスＡＴＰＧ工程２０１によりテストパターンを自動生成するようにしたフロー図である。

図３は、限定パスＡＴＰＧ工程２０１による遅延故障用テストパターンの自動生成の際に、さらに、工程１１０から得られる重み付けモデル３０１により、パスの重み付け要因を限定パスＡＴＰＧ工程２０１に入力するようにしたフロー図である。このようにパスの重み付け要因を与えることにより、限定パスの絞込み自由度が増し、ツール適用にも柔軟に対応できるようになる。

（実施の形態２）
図４〜図９は本発明の実施の形態２に係るパスディレイテスト方法を示すフロー図である。ＨＤＬ１０１からタイミング解析工程１０６までと、限定パスＡＴＰＧ工程２０１により遅延故障用テストパターン１１４を自動生成する工程は実施の形態１と同じである。

実施の形態２における実施の形態１との相違点は、タイミング解析工程１０６により確認できるクリティカルパス中から特定の遅延故障要因条件を満たすパスを抽出し、これを他の遅延故障要因条件で抽出したクリティカルパスリストと統合した上で、限定パスＡＴＰＧ工程２０１により遅延故障用テストパターン１１４を自動生成する点である。

図４においては４０１が特定条件のパス抽出工程で、パスの遅延値に応じてクリティカルパスの上位パスを抽出するパス限定工程である。また、４０２はパス限定工程４０１によって抽出された中間パスリスト、４０３は他の遅延故障要因条件で抽出したパスとマージして統合する限定パスリスト統合工程である。

図５においては５０１が特定条件のパス抽出工程で、解析工程１０６により確認できるクリティカルパス中にトランジスタの電流駆動能力の高いセルが存在する際にそのパスを抽出するパス限定工程である。電流能力の高いセルはトランジスタのオン抵抗が低く、ヴィア抵抗や配線抵抗にプロセスバラツキが発生した場合にその影響を大きく受けるため、これに対策する必要がある。

図６においては６０１が特定条件のパス抽出工程で、解析工程１０６により確認できるクリティカルパス中にシングルヴィアで接続された箇所が存在する際に、そのパスを抽出するパス限定工程である。シングルヴィアで接続された箇所はヴィア接続不良が発生した場合に明確に抵抗値が増大するため、遅延故障になる可能性が高く、その対策が必要である。

図７においては７０１が特定条件のパス抽出工程で、解析工程１０６により確認できるクリティカルパス中にヴィア密度が高い箇所が存在する際に、そのパスを抽出するパス限定工程である。ヴィア密度が高い箇所ではヴィアの接続不良確率が高いためである。

図８においては８０１が特定条件のパス抽出工程で、解析工程１０６により確認できるクリティカルパス中にゲート密度が高い箇所が存在する際に、そのパスを抽出するパス限定工程である。ゲート密度が高い箇所ではヴィアの接続不良確率や配線ソフトショート（完全にショートしておらず高抵抗で接続されるショート）の確率が高いためである。

図９においては９０１が特定条件のパス抽出工程で、解析工程１０６により確認できるクリティカルパス中に配線密度が高い箇所が存在する際に、そのパスを抽出するパス限定工程である。配線密度が高い箇所では配線ソフトショート確率が高いためである。

（実施の形態３）
図１０〜図１２は本発明の実施の形態３に係るパスディレイテスト方法を示すフロー図である。それぞれが実施の形態１の図１〜図３に該当し、実施の形態１と比較して、それぞれにレイアウト工程１０４と物理合成工程１０５が除かれている。

本実施の形態では、パス限定情報を実施の形態１のように物理合成情報によらず論理合成情報により求めている。配線やヴィアなどに対する物理的な配慮がなされ、マージンを十分に取った設計方針である場合は、物理合成後のタイミング情報でテストパターンを生成した場合に比較して、論理合成後のタイミング情報でテストパターンを生成した方が半導体集積回路の開発日程で大きなメリットがある。

このように、論理合成後のタイミング情報を用いてタイミングがクリティカルなパスを抽出し、抽出したパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減する。限定したパスのみテストパターンを発生し、出荷テストすることで製品の品質を維持しながら設計工数やテストコストを削減することができる。

（実施の形態４）
図１３、図１４は本発明の実施の形態４に係るパスディレイテスト方法を示すフロー図である。それぞれが実施の形態２の図４、図５に該当し、実施の形態２と比較して、それぞれにレイアウト工程１０４と物理合成工程１０５が除かれている。

この場合も実施の形態３の場合と同様に、特定条件を満たすパス抽出のための情報を実施の形態２のように物理合成情報によらず論理合成情報により求めている。配線やヴィアなどに対する物理的な配慮がなされてマージンを十分に取った設計方針である場合は、物理合成後のタイミング情報でテストパターンを生成した場合に比較して、論理合成後のタイミング情報でテストパターンを生成した方が半導体集積回路の開発日程で大きなメリットがある。

このように、論理合成後のタイミング情報を用いてタイミングがクリティカルなパスを抽出し、抽出したパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減する。限定したパスのみテストパターンを発生し、出荷テストすることで製品の品質を維持しながら設計工数やテストコストを削減することができる。

本発明のパスディレイテスト方法は、設計情報から抽出したクリティカルパスに対してパスを削減したり重み付けしたりすることでテストパターンを削減し、この限定されたクリティカルパスに対してのみテストパターンを発生することで、遅延故障用テストパターンを効率的に発生させることができ、このテストパターンを用いて出荷検査を実施することで、品質面、開発日程面、コスト面のすべてにおいて大幅な改善効果が得られるという効果を有し、半導体製品のテスト技術等として有用である。

本発明の実施の形態１に係るパスディレイテスト方法を示すフロー図。 本発明の実施の形態１に係るパスディレイテスト方法において、ＡＴＰＧによる遅延故障用テストパターンの自動生成を行うようにしたフロー図。 本発明の実施の形態１に係るパスディレイテスト方法において、ＡＴＰＧによる遅延故障用テストパターンの自動生成の際に、パスの重み付け要因を入力するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、パスの遅延値に応じてクリティカルパスの上位パスを抽出するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、トランジスタの電流駆動能力の高いセルが存在するパスを抽出するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、シングルヴィアで接続された箇所が存在するパスを抽出するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、ヴィア密度が高い箇所が存在するパスを抽出するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、ゲート密度が高い箇所が存在するパスを抽出するようにしたフロー図。 本発明の実施の形態２に係るパスディレイテスト方法において、配線密度が高い箇所が存在するパスを抽出するようにしたフロー図。 本発明の実施の形態３に係るパスディレイテスト方法を示すフロー図。 本発明の実施の形態３に係るパスディレイテスト方法において、ＡＴＰＧによる遅延故障用テストパターンの自動生成を行うようにしたフロー図。 本発明の実施の形態３に係るパスディレイテスト方法において、ＡＴＰＧによる遅延故障用テストパターンの自動生成の際に、パスの重み付け要因を入力するようにしたフロー図。 本発明の実施の形態４に係るパスディレイテスト方法において、パスの遅延値に応じてクリティカルパスの上位パスを抽出するようにしたフロー図。 本発明の実施の形態４に係るパスディレイテスト方法において、トランジスタの電流駆動能力の高いセルが存在するパスを抽出するようにしたフロー図。 スキャンテストにおけるスキャンテストパターン発生方法を示すフロー図。 従来の遅延故障テスト方法におけるテスト回路構成を示すブロック図。

符号の説明

１０１ ＨＤＬ（Hardware Description Language）
１０２ 論理合成工程
１０３ ネットリスト
１０４ レイアウト工程
１０５ 物理合成工程
１０６ タイミング解析工程
１０７ クリティカルパスリスト
１０８ 不要パス削除工程
１０９ 重み付け工程
１１０ パスリスト加工工程
１１１ 限定パスリスト
１１２ ＡＴＰＧ（Automatic Test Pattern Generator）工程
１１３ 縮退故障用テストパターン
１１４ 遅延故障用テストパターン
２０１ 限定パスＡＴＰＧ
３０１ 重み付けモデル
４０１ 遅延上位パス限定工程
４０２ 中間パスリスト
４０３ 限定パスリスト統合工程
５０１ 高電流駆動能力パス限定工程
６０１ シングルヴィア検出工程
７０１ 高ヴィア密度検出工程
８０１ 高ゲート密度検出工程
９０１ 高配線密度検出工程
１５０１ スキャンパステスト制約
１６０１ 半導体集積回路
１６０２ 逐次論理回路
１６０３ クリティカルパスを含む組合せ回路
１６０４ テスト用クリティカルパス回路

Claims (15)

1. 半導体集積回路のネットリストにより生成されたレイアウト情報から保証動作周波数に対するクリティカルパスと回路の物理情報を抽出し、前記物理情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、前記選別されたクリティカルパスに対してのみテストパターンを生成するパスディレイテスト方法。
2. 前記テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行う請求項１記載のパスディレイテスト方法。
3. 前記テストパターンの生成の際に、前記物理情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、前記テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与える請求項２記載のパスディレイテスト方法。
4. 前記クリティカルパスの選別において、クリティカルパスの上位であるかを判定条件とする請求項１記載のパスディレイテスト方法。
5. 前記クリティカルパスの選別において、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とする請求項１記載のパスディレイテスト方法。
6. 前記クリティカルパスの選別において、クリティカルパス中にシングルヴィアで接続された箇所が存在するかを判定条件とする請求項１記載のパスディレイテスト方法。
7. 前記クリティカルパスの選別において、クリティカルパスがヴィア密度の高い領域に存在するかを判定条件とする請求項１記載のパスディレイテスト方法。
8. 前記クリティカルパスの選別において、クリティカルパスがゲート密度の高い領域に存在するかを判定条件とする請求項１記載のパスディレイテスト方法。
9. 前記クリティカルパスの選別において、クリティカルパスが配線密度の高い領域に存在するかを判定条件とする請求項１記載のパスディレイテスト方法。
10. 半導体集積回路の論理合成されたネットリストから保証動作周波数に対するクリティカルパスを抽出し、前記論理合成の回路情報に基づき前記クリティカルパスから遅延故障が想定されるクリティカルパスを選別し、前記選別されたクリティカルパスに対してのみテストパターンを生成するパスディレイテスト方法。
11. 前記テストパターンの生成をテストパターン自動生成ソフトウエアを用いて行う請求項１０記載のパスディレイテスト方法。
12. 前記テストパターンの生成の際に、前記論理合成の回路情報に基づくクリティカルパス選別情報から得られる重み付け検証モデルを用いて、前記テストパターン自動生成ソフトウエアに対してクリティカルパスの重み付け要因を与える請求項１１記載のパスディレイテスト方法。
13. 前記クリティカルパスの選別において、クリティカルパスの上位であるかを判定条件とする請求項１０記載のパスディレイテスト方法。
14. 前記クリティカルパスの選別において、クリティカルパス中に電流駆動能力の高いセルが存在するかを判定条件とする請求項１０記載のパスディレイテスト方法。
15. 半導体集積回路の構造的欠陥による遅延増加を考慮して遅延故障テストパターンの選別を行う半導体集積回路のテスト方法。

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