JP4721275B2 - テストパタン生成システム、及びテストパタン生成方法 - Google Patents
テストパタン生成システム、及びテストパタン生成方法 Download PDFInfo
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Description
図3は、本発明の実施の形態に係るテストパタン14の生成方法を概念的に示している。本実施の形態によれば、テストパタン14は、ネットリスト11に加えてレイアウトデータ12を参照することによって生成される。ここで、ネットリスト11は、テスト対象のLSIに含まれるマクロセル間の接続関係を示している。また、レイアウトデータ12は、テスト対象のLSIのレイアウト(幾何学的情報)を示している。
次に、図4を参照して、上述のテストパタン生成方法を実現するためのシステムを説明する。図4に示されるテストパタン生成システムは、記憶装置20、演算処理装置21、入力装置22、表示装置23、及びテストパタン生成プログラム30を備えるコンピュータシステムである。
図5は、例として挙げられるテスト対象の回路構成を示している。図5に示された回路は、インバータ41とAND42〜44を有している。また、それらゲート間の接続は、ネットN1〜N5と参照される。例えば、ネットN5は、インバータ41の出力とAND43の入力との間の接続を示す。また、ネットN2は、AND42〜44の間の接続を示す。このようなゲートレベルの接続関係に関する情報は、ネットリスト11から取得することが可能である。
まず、シングルビア抽出プログラム31が、演算処理装置21により実行される。演算処理装置21は、シングルビア抽出プログラム31の指示に従ってシングルビア抽出処理を行う。つまり、これらシングルビア抽出プログラム31と演算処理装置21は、「シングルビア抽出部」を構成し、ステップS10を行う。
次に、リスト生成プログラム32が、演算処理装置21により実行される。演算処理装置21は、リスト生成プログラム32の指示に従ってリストデータ生成処理を行う。つまり、これらリスト生成プログラム32と演算処理装置21は、「リスト生成部」を構成し、ステップS20を行う。
次に、パタン生成プログラム33が、演算処理装置21により実行される。演算処理装置21は、パタン生成プログラム33の指示に従ってテストパタン生成処理を行う。つまり、これらパタン生成プログラム33と演算処理装置21は、「パタン生成部」を構成し、ステップS30を行う。
テストパタンの量は膨大であり、コストに見合う検査時間の制限から、実行されるパタンの数は限られる。短時間で効率的にLSIのテストを行うためには、故障が発生しやすい箇所から優先的にテストを行うことが重要である。そのためには、実デバイスにおいて故障が発生しやすい箇所を、できる限り正確に特定することが必要である。
2 第2配線
3 ビア
11 ネットリスト
12 レイアウトデータ
13 リストデータ
14 テストパタン
20 記憶装置
21 演算処理装置
22 入力装置
23 表示装置
30 テストパタン生成プログラム
31 シングルビア抽出プログラム
32 リスト生成プログラム
33 パタン生成プログラム
RO 重なり領域
SV シングルビア
RV 冗長ビア
Claims (15)
- LSIのテストに用いられるテストパタンを生成するテストパタン生成システムであって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成システムは、
前記LSIのネットリスト及び前記LSIのレイアウトを示すレイアウトデータが格納される記憶装置と、
前記レイアウトデータを参照することによって、前記シングルビア構造を抽出する抽出部と、
前記ネットリストを参照することによって、前記LSIに含まれる複数のネット毎に前記抽出されたシングルビア構造の数を示すリストデータを生成するリスト生成部と、
前記リストデータを参照し、前記シングルビア構造の数に基づいてテストパタンを生成するパタン生成部と
を備え、
前記パタン生成部は、前記複数のネットの中でより多くの前記シングルビア構造を有するネットをより優先的にテストする前記テストパタンを生成する
テストパタン生成システム。 - LSIのテストに用いられるテストパタンを生成するテストパタン生成システムであって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成システムは、
前記LSIのネットリスト及び前記LSIのレイアウトを示すレイアウトデータが格納される記憶装置と、
前記レイアウトデータを参照することによって、前記シングルビア構造を抽出する抽出部と、
前記ネットリストを参照することによって、前記LSIに含まれる複数のネット毎に前記抽出されたシングルビア構造の数を示すリストデータを生成するリスト生成部と、
前記リストデータを参照し、前記シングルビア構造の数の順番で優先順位を付与することによりテストパタンを生成するパタン生成部と
を備える
テストパタン生成システム。 - 請求項1に記載のテストパタン生成システムであって、
前記パタン生成部は、少なくとも前記複数のネットの中で最も多くの前記シングルビア構造を有するネットをテストするためのパタンを、前記テストパタンに加える
テストパタン生成システム。 - 請求項1乃至3のいずれかに記載のテストパタン生成システムであって、
前記抽出部は、前記シングルビア構造を、前記冗長ビア構造から区別して抽出する
テストパタン生成システム。 - 請求項1乃至3のいずれかに記載のテストパタン生成システムであって、
前記抽出部は、前記重なり領域を抽出し、前記抽出された重なり領域に含まれるビアの数をカウントし、前記カウントされたビアの数が1である前記重なり領域だけを前記シングルビア構造として抽出する
テストパタン生成システム。 - LSIのテストに用いられるテストパタンを生成するテストパタン生成プログラムであって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成プログラムは、
(A)前記LSIのレイアウトを示すレイアウトデータを参照することによって、前記シングルビア構造を抽出するステップと、
(B)前記LSIのネットリストを参照することによって、前記LSIに含まれる複数のネット毎に前記抽出されたシングルビア構造の数を示すリストデータを生成し、前記生成されたリストデータを記憶装置に格納するステップと、
(C)前記記憶装置に格納された前記リストデータを参照し、前記シングルビア構造の数に基づいてテストパタンを生成するステップと
をコンピュータに実行させ、
前記(C)ステップにおいて、前記複数のネットの中でより多くの前記シングルビア構造を有するネットをより優先的にテストする前記テストパタンが生成される
テストパタン生成プログラム。 - LSIのテストに用いられるテストパタンを生成するテストパタン生成プログラムであって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成プログラムは、
(A)前記LSIのレイアウトを示すレイアウトデータを参照することによって、前記シングルビア構造を抽出するステップと、
(B)前記LSIのネットリストを参照することによって、前記LSIに含まれる複数のネット毎に前記抽出されたシングルビア構造の数を示すリストデータを生成し、前記生成されたリストデータを記憶装置に格納するステップと、
(C)前記記憶装置に格納された前記リストデータを参照し、前記シングルビア構造の数の順番で優先順位を付与することによりテストパタンを生成するステップと
をコンピュータに実行させる
テストパタン生成プログラム。 - 請求項6に記載のテストパタン生成プログラムであって、
前記(C)ステップは、少なくとも前記複数のネットの中で最も多くの前記シングルビア構造を有するネットをテストするためのパタンを、前記テストパタンに加えるステップを含む
テストパタン生成プログラム。 - 請求項6乃至8のいずれかに記載のテストパタン生成プログラムであって、
前記(A)ステップにおいて、前記シングルビア構造は、前記冗長ビア構造から区別されて抽出される
テストパタン生成プログラム。 - 請求項6乃至8のいずれかに記載のテストパタン生成プログラムであって、
前記(A)ステップは、
(a1)前記レイアウトデータを参照することによって、前記重なり領域を抽出するステップと、
(a2)前記抽出された重なり領域に含まれるビアの数をカウントするステップと、
(a3)前記カウントされたビアの数が1である前記重なり領域だけを前記シングルビア構造として抽出するステップと
を含む
テストパタン生成プログラム。 - LSIのテストに用いられるテストパタンを生成するテストパタン生成方法であって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成方法は、
(A)前記LSIのレイアウトを示すレイアウトデータを参照することによって、前記シングルビア構造を抽出するステップと、
(B)前記LSIのネットリストを参照することによって、前記LSIに含まれる複数のネットのそれぞれに対して前記シングルビア構造の数をカウントするステップと、
(C)前記シングルビア構造の数に基づいてテストパタンを生成するステップと
を有し、
前記(C)ステップにおいて、前記複数のネットの中でより多くの前記シングルビア構造を有するネットをより優先的にテストする前記テストパタンが生成される
テストパタン生成方法。 - LSIのテストに用いられるテストパタンを生成するテストパタン生成方法であって、
前記LSIは、異なる配線層に配置された2つの配線同士がオーバーラップする重なり領域において1つのビアが形成されるシングルビア構造と、前記重なり領域において2以上のビアが形成される冗長ビア構造とを含み、
前記テストパタン生成方法は、
(A)前記LSIのレイアウトを示すレイアウトデータを参照することによって、前記シングルビア構造を抽出するステップと、
(B)前記LSIのネットリストを参照することによって、前記LSIに含まれる複数のネットのそれぞれに対して前記シングルビア構造の数をカウントするステップと、
(C)前記シングルビア構造の数の順番で優先順位を付与することによりテストパタンを生成するステップと
を有する
テストパタン生成方法。 - 請求項11に記載のテストパタン生成方法であって、
前記(C)ステップは、少なくとも前記複数のネットの中で最も多くの前記シングルビア構造を有するネットをテストするためのパタンを、前記テストパタンに加えるステップを含む
テストパタン生成方法。 - 請求項11乃至13のいずれかに記載のテストパタン生成方法であって、
前記(A)ステップにおいて、前記シングルビア構造は、前記冗長ビア構造から区別されて抽出される
テストパタン生成方法。 - 請求項11乃至13のいずれかに記載のテストパタン生成方法であって、
前記(A)ステップは、
(a1)前記レイアウトデータを参照することによって、前記重なり領域を抽出するステップと、
(a2)前記抽出された重なり領域に含まれるビアの数をカウントするステップと、
(a3)前記カウントされたビアの数が1である前記重なり領域だけを前記シングルビア構造として抽出するステップと
を含む
テストパタン生成方法。
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JPH1152030A (ja) * | 1997-08-08 | 1999-02-26 | Fujitsu Ltd | 論理回路用テストパターン作成方法及び装置、並びに、論理回路用試験方法及び装置 |
JP2005308471A (ja) * | 2004-04-20 | 2005-11-04 | Matsushita Electric Ind Co Ltd | パスディレイテスト方法 |
JP2005347692A (ja) * | 2004-06-07 | 2005-12-15 | Toshiba Corp | 自動設計方法及び半導体集積回路 |
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