CN110222388B - 一种基于关键路径复制的电路最高工作频率测试方法 - Google Patents

一种基于关键路径复制的电路最高工作频率测试方法 Download PDF

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Abstract

本发明公开了一种基于关键路径复制的电路最高工作频率测试方法，具体步骤如下：步骤1，利用EDA工具对目标系统进行静态时序分析，确定关键路径；步骤2，将步骤1确定的关键路径进行复制，得到复制的时序路径；步骤3，将经步骤2复制得到的时序路径进行信号钳位；步骤4，将步骤3中进行信号钳位后的时序路径进行高低频率测试；本发明主要用来测试电路的最高工作频率，在电路调节为不同频率的工作模式下，通过检查复制时序电路输入信号上升沿和延迟相位检查信号下降沿的相位差与时钟周期的关系，便能得出电路的临界工作频率。

Description

一种基于关键路径复制的电路最高工作频率测试方法
技术领域
本发明属于电路物理技术领域，涉及一种基于关键路径复制的电路最高工作频率测试方法。
背景技术
随着半导体技术的不断发展，系统设计者对于芯片的性能要求越来越高，高性能，低功耗成为了电路设计者的设计目标。为了实现更高的性能，芯片设计者在进行电路设计时要使用更小的工艺尺寸来实现电路的物理设计。特征尺寸的缩小为电路设计带来了多个方面的影响，一方面，更小的工艺尺寸使得晶圆上所制造的芯片的个数增多，而且芯片的工作频率和集成度也随特征尺寸的缩小而逐步提高；另一方面，工艺尺寸的缩小对集成电路制造技术，尤其是光刻技术提出了更高的要求，不断降低的工艺尺寸使得互连线的间距越来越小，互连线间的计生效应更加明显，使得传输线上的信号产生畸变和延时，严重制约了芯片的性能。工艺厂商在生产集成电路时，不可避免地会产生工艺偏差，在较大的特征尺寸下，工艺偏差的影响并不明显，而随着特征尺寸的不断缩小，工艺偏差对设计的影响越来越大。
鉴于此，针对工艺偏差的研究已经在晶圆之间，晶圆内部的模型与机理，工艺优化等方面取得了一些成果。IBM公司研究了在32nm工艺节点以下工艺偏差对阈值电压的影响，英特尔设计了一款80核的实验芯片，通过动态配置和调度每个核，可以降低工艺偏差对系统性能和效率的影响。在时序测量发面，构建反相器震荡环是目前最常采用的方法，通过测量振荡频率可以间接地测量基本电路单元的传输延时的平均值。该方法实现简单，在工艺开发阶段有着广泛应用，但是这种方法有一些不足，该方法测量所得到的数据是基本电路单元的传输延时的平均值，无法测量单个基本单元电路的时序参数，无法测量基本单元之间的偏差，但工艺的进步使得片内随机偏差成为影响电路时序非常重要的因素。设计者在前期设计电路时，会设计一个电路的理想工作频率，而受工艺偏差影响后，电路的工作速度无法达到原设计速度，如何在芯片工作不出现逻辑错误的情况下测试出其受工艺偏差影响后的最快的工作频率，成为现如今研究工艺偏差影响的一个热点问题。
发明内容
本发明的目的是提供一种基于关键路径复制的电路最高工作频率测试方法，相较于传统机台测试，能够提高测试速度，减少测试时间。
本发明所采用的技术方案是，一种基于关键路径复制的电路最高工作频率测试方法，具体步骤如下：
步骤1，利用EDA工具对目标系统进行静态时序分析，确定关键路径；
步骤2，将步骤1确定的关键路径进行复制，得到复制的时序路径；
步骤3，将经步骤2复制得到的时序路径进行信号钳位；
步骤4，将步骤3中进行信号钳位后的时序路径进行高低频率测试。
本发明的特点还在于：
其中步骤1具体包括：利用EDA工具对目标系统进行静态时序分析，得到关键路径上标准单元的延迟和连接信息。
其中步骤2具体包括：对关键路径的标准单元的延迟和连接信息进行完整复制，然后调整单元间导线电容使其大于原路径中的导线电容，确保复制的时序路径的延迟不小于原路径延迟。
其中步骤3具体包括：将复制得到的时序路径进行信号钳位，标出关键路径的输入端口，将除关键路径的输入端口外的其他端口进行钳位。
本发明的有益效果是：
本发明所采用的一种基于关键路径复制的电路最高工作频率测试方法，与传统机台测试工作频率的方法相比，此方法只需要测试其中的关键路径，能够明显提高测试速度，减少测试时间，提高效率。
附图说明
图1是本发明的一种基于关键路径复制的电路最高工作频率测试方法中EDA工具所产生的电路的关键路径时序报告；
图2是本发明的一种基于关键路径复制的电路最高工作频率测试方法中根据关键路径时序报告绘制出该路径中标准单元的连接示意图；
图3是本发明的一种基于关键路径复制的电路最高工作频率测试方法中EDA工具中产生的标准单元的物理位置示意图；
图4是本发明的一种基于关键路径复制的电路最高工作频率测试方法中对复制的关键路径进行信号钳位后的连接示意图；
图5是本发明的一种基于关键路径复制的电路最高工作频率测试方法中原关键路径和复制时序路径连接示意图；
图6是本发明的一种基于关键路径复制的电路最高工作频率测试方法中低频时电路中各信号时序图；
图7是本发明的一种基于关键路径复制的电路最高工作频率测试方法中复制时序路径出错后电路中各信号时序图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明的一种基于关键路径复制的电路最高工作频率测试方法，步骤1，EDA工具对目标系统进行静态时序分析，在进行静态时序分析时，EDA工具对电路中所有的时序路径进行分析计算，其中最难满足时序要求的路径称为关键路径；得到设计关键路径上标准单元的延迟和连接信息，其关键路径信息如图1所示，根据图1所给的信息，设计者可以简单绘制出该关键路径的连接关系，连接关系如图2所示，该关键路径从标准单元DFQR的CK端开始，通过DFCQ由Q端接到AIO22的输入端，由AIO22的输出端接到ND4的输入端，然后依次通过NR4,CKAN,MOAI22和BUF，最终到达DFQR的D端；
根据EDA工具所产生的关键路径报告，设计者可以通过EDA工具确定该关键路径中所有标准单元在版图中的物理位置，确定物理位置和连接关系的示意图如图3所示；
步骤2，确定完该关键路径之后，就开始对该路径进行复制：在进行路径复制时，为了保证复制的时序路径尽可能的接近原关键路径，选用的标准单元类型和单元连接方式必须和原关键路径一致。关键路径单元复制时，需要保证复制的单元与原路径上的单元有相同的器件连接关系，调整器件间导线电容使其大于原路径中的导线电容，确保新路径的延迟不小于原路径延迟；
步骤3，在所复制的时序路径中，为了保证该路径的输出仅与输入有关，需要对复制的路径中的一些悬空端口进行信号钳位，如图4所示，在复制的时序路径当中，给悬空的逻辑门输入端口分别按需求输入高或低电位，使得复制时序路径的输出仅与输入有关。完成信号钳位后，原关键路径和复制时序路径的结构如图5所示，靠上的电路为原关键路径，靠下的电路为复制的时序路径，原关键路径的输入信号IN为电路内部信号，时钟输入端接时钟CK，输出信号为O_1；复制时序路径的输入信号为CK的二倍频信号CKDF，输出信号为OUT；
步骤4，使用此方法对电路的最高工作频率进行测试时，首先给电路输入一个较低频率的时钟信号，此时电路中关键路径和复制时序路径都工作正常，其工作波形图如图6所示。CK为时钟信号，CKDF为时钟二分频信号，OUT为复制时序路径的输出信号，REQ为延迟相位检查信号，D1为复制时序路径延迟时间，D1在电路设计完成之后，其数值就已经固定。由于在复制时序路径时，其导线电容大于原关键路径导线电容，故原关键路径的延迟时间会大于D1。当电路工作在较低的时钟频率时，比较CKDF信号上升沿和REQ信号下降沿的相位差，两者相位差大于时钟周期T，证明原关键路径和复制时序路径都工作正常，时钟周期T大于D1，数据可以在一个时钟周期内通过原关键路径,；
随后逐渐提高时钟频率，检查CKDF信号上升沿和REQ信号下降沿的相位差。当两者相位差等于时钟周期T时，各信号波形如图7所示。此时，复制时序路径的输入信号CKDF已经无法在一个时钟周期内完成数据的传输，延迟时间D1大于时钟周期T，证明该工作频率下，复制时序路径已经无法正常工作。由于复制关键路径时，所复制的时序路径的延迟会大于原关键路径延迟，所以原电路在该频率下可以正常工作。而此时的时钟频率又是电路关键路径正常工作的临界频率，由此便可以测出电路整体的最高工作频率。

Claims (1)

1.一种基于关键路径复制的电路最高工作频率测试方法，其特征在于，具体步骤如下：
步骤1，利用EDA工具对目标系统进行静态时序分析，得到关键路径上标准单元的延迟和连接信息；
步骤2，对关键路径的标准单元的延迟和连接信息进行完整复制，然后调整单元间导线电容使其大于原路径中的导线电容，确保复制的时序路径的延迟不小于原路径延迟；
步骤3，将复制得到的时序路径进行信号钳位，标出关键路径的输入端口，将除关键路径的输入端口外的其他端口进行钳位；
步骤4，将步骤3中进行信号钳位后的时序路径进行高低频率测试：
使用此方法对电路的最高工作频率进行测试时，首先给电路输入一个较低频率的时钟信号，此时电路中关键路径和复制时序路径都工作正常，CK为时钟信号，CKDF为时钟二分频信号，OUT为复制时序路径的输出信号，REQ为延迟相位检查信号，D1为复制时序路径延迟时间，D1在电路设计完成之后，其数值就已经固定；由于在复制时序路径时，其导线电容大于原关键路径导线电容，故原关键路径的延迟时间会大于D1；当电路工作在较低的时钟频率时，比较CKDF信号上升沿和REQ信号下降沿的相位差，两者相位差大于时钟周期T，证明原关键路径和复制时序路径都工作正常，时钟周期T大于D1，数据可以在一个时钟周期内通过原关键路径；
随后逐渐提高时钟频率，检查CKDF信号上升沿和REQ信号下降沿的相位差；当两者相位差等于时钟周期T时，复制时序路径的输入信号CKDF已经无法在一个时钟周期内完成数据的传输，延迟时间D1大于时钟周期T，证明该工作频率下，复制时序路径已经无法正常工作；由于复制关键路径时，所复制的时序路径的延迟会大于原关键路径延迟，所以原电路在该频率下可以正常工作；而此时的时钟频率又是电路关键路径正常工作的临界频率，由此便可以测出电路整体的最高工作频率。
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