CN110632501B - 集成电路的操作特性的预测方法与装置 - Google Patents

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Abstract

一种集成电路的操作特性的预测方法，包括下列步骤。提供集成电路设计上所使用的多个单元。通过测试模型，对单元分别进行电压频率扫描测试，以产生多个参数，其中所述多个参数与电压值相对应。依据所述多个参数，建立查找表。取得集成电路设计上对应的时序分析签核。依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以该关键时序路径预测集成电路的操作特性。

Description

集成电路的操作特性的预测方法与装置
技术领域
本发明关于一种预测方法与装置，特别是一种集成电路的操作特性的预测方法与装置。
背景技术
一般来说，处理器(central processing unit,CPU)的最高工作频率是处理器的最重要的指标之一。并且，处理器的最高工作频率会与处理器的工作模式(例如单核、多核)、工作电压、工作时间等相关联。
然而，对于取得处理器的最高工作频率来说，通常都是在处理器已完成产品开发阶段且已完成封装的情况下，对处理器进行相关检测以取得处理器的最高工作频率，以确定处理器是否可达到制定规格的需求。如此，将会增加电路的使用成本。若是可以在产品设计时间就可以取得处理器的最高工作频率，将可增加集成电路的布图设计上的便利性及灵活性。因此，如何快速且准确地预测出集成电路的操作特性将成为各家厂商亟欲研究的课题。
发明内容
本发明提供一种集成电路的操作特性的预测方法与装置，借以快速且准确地预测出集成电路的操作特性，以增加集成电路的布图设计上的便利性及灵活性。
本发明提供一种集成电路的操作特性的预测方法，包括下列步骤。提供集成电路设计上所使用的多个单元。通过测试模型，对单元分别进行电压频率扫描测试，以产生多个参数，其中参数与电压值相对应。依据参数，建立查找表。取得集成电路设计上对应的时序分析签核。依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测集成电路的操作特性。
本发明提供一种集成电路的操作特性的预测装置，包括提供装置、测试装置与处理装置。提供装置提供集成电路设计上所使用的多个单元。测试装置耦接提供装置，取得上述单元，并通过测试模型，对上述单元分别进行电压频率扫描测试，以产生多个参数，其中参数与电压值相对应。处理装置耦接测试装置，取得参数，依据参数，建立查找表，且取得集成电路设计上对应的时序分析签核，并依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测集成电路的操作特性。
本发明所揭示的集成电路的操作特性的预测方法与装置，通过提供集成电路设计上所使用的多个单元，且通过测试模型，对上述单元分别进行一电压频率扫描测试，以产生多个参数并建立查找表，再依据集成电路设计上对应的时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测所述集成电路的操作特性。如此一来，可以有效地快速且准确地预测出集成电路的操作特性，以增加集成电路的布图设计上的便利性及灵活性。
附图说明
图1为依据本发明之一实施例的集成电路的操作特性的预测装置的示意图。
图2为依据本发明之一实施例的测试模型的示意图。
图3为依据本发明之一实施例的集成电路的多个时序路径的示意图。
图4为依据本发明之一实施例的集成电路的操作特性的预测方法的流程图。
图5为图4的步骤S410的详细流程图。
图6为依据本发明之另一实施例的集成电路的操作特性的预测方法的流程图。
具体实施方式
在以下所列举的各实施例中，将以相同的标号代表相同或相似的元件或组件。
图1为依据本发明之一实施例的集成电路的操作特性的预测装置的示意图。请参考图1，集成电路的操作特性的预测装置100包括提供装置110、测试装置120、处理装置130。在本实施例中，集成电路的操作特性的预测装置100可为一计算装置，如：笔记本计算机或桌面计算机等。并且，本实施例的集成电路的操作特性的预测装置100适于对布图(layout)设计上的集成电路的操作特性进行预测，亦即对在产品开发阶段且尚未完成封装的集成电路的操作特性进行预测，以便作为产品规格的调整及优化策略的调适的依据。
提供装置110提供集成电路设计上所使用的多个单元(cell)。在本实施例中，集成电路例如为处理器(central processing unit,CPU)。上述多个单元可以是逻辑组件或逻辑器件，例如但不限定于与门(AND gate)、缓冲器(buffer)等。进一步来说，上述单元可以是集成电路布图设计的多个时序路径所使用的所有单元，或是集成电路设计的关键时序路径所使用的单元。
举例来说，提供装置110例如可以由处理装置130所执行并通过用户界面呈现于一显示器上，且使用者可以通过显示器上所呈现的操作用户界面进行选择，即选择集成电路设计所使用的所有单元或是集成电路的关键时序路径所使用的单元。如此，提供装置110便可对应地提供集成电路设计上所使用的单元
测试装置120耦接提供装置110，取得提供装置110所提供的单元。并且，测试装置120可以通过测试模型200(如图2所示)，对上述单元分别进行电压频率扫描测试，以产生多个参数，其中上述参数与电压值相对应。
在本实施例中，测试模型200可以包括二个时序部件210与220，如图2所示。并且，时序部件210与220可以是逻辑组件或逻辑器件，例如触发器(flip flop,FF)。另外，测试装置120可以将提供装置110所提供的每一单元耦接于时序部件210与220之间。
接着，测试装置120可通过图2所示的测试模型200，依序对提供装置110所提供的每一单元进行电压频率扫描测试，以取得每一单元的操作时间，实时序部件210的输出端产生输出信号至时序部件的输入端接收输入信号之间的时间。之后，测试装置120将每一单元的操作时间进行归一化处理，以产生对应每一单元的参数，例如归一化延迟因子(normalized del ay factor)。其中，归一化延迟因子例如与电压及频率相关联。
举例来说，测试装置120可以通过内插法或模拟工具(例如xTime)模拟，并使用一指定电压对测试模型200的每一单元进行电压频率扫描测试，以产生对应上述单元的多个参数。其中，上述参数与指定电压的电压值相对应。另外，上述参数会随着指定电压的大小而改变。举例来说，当指定电压的电压值大于1V时，上述参数的值会小于1，表示上述单元的操作速度快。当指定电压的电压值小于1时，上述参数的值会大于1，表示上述单元的操作速度慢。另外，当指定电压的电压值为1V时，上述参数的值会等于1。
在本实施例中，指定电压的电压值例如以1.3V为例。但本发明实施例不限于此，使用者可视其需求自行调整，指定电压的电压值例如为0.95V、1.05V、1.1V、1.15V、1.2V、1.25V等，都属于本发明的保护范畴。
处理装置130耦接测试装置120。处理装置130取得测试装置120所产生的参数，并依据所取得的参数，建立查找表。也就是说，处理装置130取得上述参数以及对应的指定电压，并依据上述参数与对应的指定电压的对应关系，建立上述参数与指定电压相关联的查找表，如表1所示。在表1中，单元1在指定电压1.3V下所对应的参数为0.843、单元2在指定电压1.3V下所对应的参数为0.897、单元3在指定电压1.3V下所对应的参数为0.842、…、单元N在指定电压1.3V下所对应的参数为0.842，其中N为正整数。
表1
Figure BDA0002217596740000041
接着，处理装置130取得集成电路设计上对应的时序分析签核(timing signoff)。在本实施例中，集成电路设计上的时序分析签核例如为利用1V的电压对集成电路设计的所有时序路径进行时序分析的结果，并且将此时序分析签核作为后续分析的基础。之后，处理装置130会依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测集成电路的操作特性。
举例来说，当处理装置130取得集成电路设计上对应的时序分析签核时，处理装置130可以进一步取得集成电路设计的所有时序路径进行时序分析的结果，如图3所示对应电压1V的时序路径1、时序路径2与时序路径3的时序分析结果。在图3中，对应电压1V的时序路径1的空闲时间(slack time)Ts为-30ps，对应电压1V的时序路径2的空闲时间TS为-29ps，对应电压1V的时序路径3的空闲时间TS为-27ps。其中，空闲时间可以根据下列公式(1)计算：
Ts＝Tp+DC-(DL+DD)-CU-T (1)
其中，TS为空闲时间，Tp为一个运行周期的时间，Dc为获取频率(capture clock)路径的延迟时间，DL为发射频率(1aunch clock)路径的延迟时间，DD为数据路径的延迟时间、CU为频率不确定的时间、T为预设时间。另外，当空闲时间TS越大时，表示该时序路径所对应的运作频率越慢。
接着，处理装置130可以于查找表中，搜寻对应1V的时序路径1、时序路径2与时序路径3中的各单元与指定电压1.3V所对应的参数。在处理装置130找到各单元与指定电压1.3V所对应的参数后，处理装置130可以将各单元的延迟时间乘以对应的参数，再对与指定电压1.3V所对应的时序路径1、时序路径2、时序路径3进行时序分析，以取得与指定电压1.3V所对应的时序路径1、时序路径2、时序路径3的空闲时间。
如图3所示，与指定电压1.3V所对应的时序路径1的空闲时间TS为-24ps，与指定电压1.3V所对应的时序路径2的空闲时间TS为-27ps，与指定电压1.3V所对应的时序路径3的空闲时间TS为-20ps。之后，处理装置130可以对与指定电压1.3V所对应的时序路径1、时序路径2与时序路径3的空闲时间进行排序，且选择与指定电压1.3V所对应的时序电路的空闲时间中最大的时序电路作为关键时序路径。此时，关键时序路径即为与指定电压1.3V所对应的时序路径2。
接着，处理装置130便以此关键时序路径的空闲时间，预测与指定电压1.3V所对应的集成电路的操作特性。也就是说，关键时序路径所运行的频率，即可作为集成电路设计在指定电压1.3V的条件下可以运行最高工作频率。如此一来，使用者便可尽早得知此集成电路的最高工作频率与其所对应的指定电压的对应关系，以便制定调整产品设计的规格并进一步调整优化的策略，进而增加集成电路的布图设计上的便利性。
在前述实施例中，集成电路设计的时序路径以3个(时序路径1、时序路径2、时序路径3)为例，且时序路径中所设置的单元及其连接关系的示例也仅是本发明实施例的一种实施范例。但本发明实施例不限于此。用户可视其需求自行调整时序路径的数量以及时序路径中所设置的单元的数量及其连接关系，且调整后的实施方式可参考如上实施例的说明，仍可达到相同的效果，故在此不再赘述。
另外，在前述实施例中，测试装置120是通过如图2所示的测试模型200，并使用1个指定电压(例如1.3V)对集成电路设计上所使用的单元分别进行电压频率扫描测试，以产生在指定电压1.3V下与上述单元对应的参数。但本发明实施例不限于此。测试装置120亦可利用多个不同的指定电压，例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V等。
接着，测试装置120通过如图2所示的测试模型200，并使用上述不同的电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)对集成电路设计上所使用的单元分别进行电压频率扫描测试，以产生在不同指定电压下与上述单元对应的参数。也就是说，测试装置120可以产生在指定电压0.95V下与上述单元对应的参数、在指定电压1.05V下与上述单元对应的参数、在指定电压1.1V下与上述单元对应的参数、在指定电压1.15V下与上述单元对应的参数、在指定电压1.2V下与上述单元对应的参数、在指定电压1.25V下与上述单元对应的参数、在指定电压1.3V下与上述单元对应的参数。
处理装置130取得测试装置120所产生的参数，并依据所取得的参数，建立查找表。也就是说，处理装置130取得上述参数以及对应的指定电压，并依据上述参数与对应的指定电压的对应关系，建立上述参数与指定电压相关联的查找表，如表2所示。
表2
Figure BDA0002217596740000061
接着，在处理装置130取得集成电路设计上对应的时序分析签核后，处理装置130可以于查找表中，搜寻与时序分析签核所对应的时序电路所使用的单元在上述不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)下的参数。
在处理装置130找到各单元与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的参数后，处理装置130可以将各单元的延迟时间乘以对应的参数，再对与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的时序路径进行时序分析，以取得与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的空闲时间。
之后，处理装置130可以对与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的时序路径的空闲时间进行排序，且选择与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的时序电路的空闲时间中最大的时序电路作为关键时序路径。在本实施例中，不同指定电压所对应的关键时序路径的选择方式可参考如上图3的实施例的说明，故在此不再赘述。
接着，处理装置130便以所选择的关键时序路径的空闲时间，预测与不同指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)所对应的集成电路的操作特性。也就是说，关键时序路径所运行的频率，即可作为集成电路设计在指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)的条件下可以运行最高工作频率。如此一来，使用者便可尽早得知此集成电路的最高工作频率与其所对应的指定电压(例如0.95V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V)的对应关系，以便制定调整产品设计的规格并进一步调整优化的策略，进而增加集成电路的布图设计上的便利性。
另外，本实施例不需要生成很多如处理过程-电压-时间(process-voltage-timetest,PVT)的标准单元的数据及对应时序库，可以增加预测的速度及便利性，并减少设计上的复杂度。此外，可以使用集成电路布图设计的多个时序路径所使用的所有单元，或是集成电路设计的关键时序路径所使用的单元所产生的参数来预测集成电路的操作特性，也可增加预测上的灵活度及准确度。
进一步来说，集成电路的操作特性的预测装置100还包括储存装置140。储存装置140耦接处理装置130，储存上述查找表。在本实施例中，储存装置140例如为易失性内存、非易失性内存、硬盘或固态硬盘等。
借由上述实施例的说明，本发明另提出一种集成电路的操作特性的预测方法。图4为依据本发明之一实施例的集成电路的操作特性的预测方法的流程图。在步骤S402中，提供集成电路设计上所使用的多个单元。在步骤S404中，通过测试模型，对单元分别进行电压频率扫描测试，以产生多个参数，其中参数与电压值相对应。
在步骤S406中，依据参数，建立查找表。在步骤S408中，取得集成电路设计上对应的时序分析签核。在步骤S410中，依据时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测集成电路的操作特性。在本实施例中，测试模型包括二个时序部件，且单元分别耦接于二个时序部件之间。另外，上述单元是集成电路的时序路径所使用的所有单元，或是集成电路的关键时序路径所使用的单元。
图5为图4的步骤S410的详细流程图。在步骤S502中，将与时序分析签核所对应的时序电路所使用的单元的每一延迟时间乘以对应的参数，以取得时序电路的空闲时间。在步骤S504中，依据时序电路的空闲时间，选择时序电路的空闲时间中最大的时序电路作为关键时序路径。在步骤S506中，以关键时序路径的空闲时间预测集成电路的操作特性。
图6为依据本发明的另一实施例的集成电路的操作特性的预测方法的流程图。在步骤S602中，提供集成电路设计上所使用的多个单元。在步骤S604中，通过测试模型，以多个不同电压分别对单元进行电压频率扫描测试，以产生参数，其中参数对应不同电压值。
在步骤S606中，依据参数，建立查找表。在步骤S608中，取得集成电路设计上对应的时序分析签核。在步骤S610中，将与时序分析签核所对应的时序电路所使用的单元的每一延迟时间乘以对应的参数，以取得与不同电压所对应的时序电路的空闲时间。在步骤S612中，依据与不同电压所对应的时序电路的空闲时间，选择与不同电压所对应的时序电路的空闲时间中最大的时序电路分别作为关键时序路径。
在步骤S614中，以关键时序路径的空闲时间预测与不同电压所对应的集成电路的操作特性。在本实施例中，测试模型包括二个时序部件，且单元分别耦接于二个时序部件之间。另外，上述单元是集成电路的时序路径所使用的所有单元，或是集成电路的关键时序路径所使用的单元。
综上所述，本发明所揭示的集成电路的操作特性的预测方法与装置，提供集成电路设计上所使用的多个单元(例如集成电路设计上所使用的的所有单元或部分单元)，且通过测试模型，对上述单元分别进行一电压频率扫描测试，以产生多个参数并建立查找表，再依据集成电路设计上对应的时序分析签核与查找表中的参数，对集成电路的多个时序路径进行时序分析，以取得关键时序路径，并以关键时序路径预测所述集成电路的操作特性。如此一来，可以有效地快速且准确地预测出集成电路的操作特性，以增加集成电路的布图设计上的便利性及灵活性。
本发明虽以实施例揭示如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (11)

1.一种集成电路的操作参数的预测方法，包括：
提供一集成电路设计上所使用的多个单元；
通过一测试模型，对所述多个单元分别进行一电压-频率扫描测试，以产生多个参数，其中所述多个参数中的每一个与多个电压值的其中一个相对应，所述多个参数为与电压及频率相关联的归一化延迟因子；
依据多个电压值和与其中每个电压值相对应的所述多个参数，建立一查找表；
取得所述集成电路设计上对应的一时序分析签核；以及
依据所述时序分析签核与所述查找表中的所述多个参数，对所述集成电路的多个时序路径进行时序分析，以取得一关键时序路径，并以该关键时序路径预测所述集成电路的一操作参数，
其中依据所述时序分析签核与所述查找表中的所述多个参数，对所述集成电路的所述多个时序路径进行时序分析，以取得所述关键时序路径，并以该关键时序路径预测所述集成电路的所述操作参数的步骤包括：
将与所述时序分析签核所对应的多个时序电路所使用的所述多个单元的每一延迟时间乘上对应的所述参数，以取得所述多个时序电路的空闲时间；
依据所述多个时序电路的空闲时间，选择所述多个时序电路的空闲时间中最大的一时序电路作为所述关键时序路径，当该时序电路的该空闲时间最大时，该时序电路的频率最慢；以及
以所述关键时序路径的空闲时间预测所述集成电路的操作参数，所述关键时序路径所运行的频率，为所述集成电路在对应电压运行的最高工作频率。
2.如权利要求1所述的集成电路的操作参数的预测方法，其中所述测试模型包括二个时序部件，且所述多个单元分别耦接于所述二个时序部件之间。
3.如权利要求1所述的集成电路的操作参数的预测方法，其中通过测试模型，对所述多个单元分别进行所述电压-频率扫描测试，以产生所述多个参数的步骤包括：
通过测试模型，以多个不同电压分别对所述多个单元进行所述电压-频率扫描测试，以产生所述多个参数，其中所述多个参数对应所述多个不同电压。
4.如权利要求3所述的集成电路的操作参数的预测方法，其中依据所述时序分析签核与所述查找表中的所述多个参数，对所述集成电路的所述多个时序路径进行时序分析，以取得所述关键时序路径，并以该关键时序路径预测所述集成电路的所述操作参数的步骤包括：
将与所述时序分析签核所对应的所述多个时序电路所使用的所述多个单元的每一延迟时间乘上对应的所述参数，以取得与所述多个不同电压所对应的所述多个时序电路的空闲时间；
依据与所述多个不同电压所对应的所述多个时序电路的空闲时间，选择与所述多个不同电压所对应的所述多个时序电路的空闲时间中最大的一时序电路分别作为多个关键时序路径；以及
以所述多个关键时序路径的空闲时间预测与所述多个不同电压所对应的所述集成电路的操作参数。
5.如权利要求1所述的集成电路的操作参数的预测方法，其中所述多个单元为所述集成电路的所述多个时序路径所使用的所有单元，或是所述集成电路的所述关键时序路径所使用的单元。
6.一种集成电路的操作参数的预测装置，包括：
一提供装置，提供一集成电路设计上所使用的多个单元；
一测试装置，耦接所述提供装置，取得所述多个单元，并通过一测试模型，对所述多个单元分别进行一电压-频率扫描测试，以产生多个参数，其中所述多个参数中的每一个与多个电压值的其中一个相对应，所述多个参数为与电压及频率相关联的归一化延迟因子；以及
一处理装置，耦接所述测试装置，取得所述多个参数，依据多个电压值和与其中每个电压值相对应的所述多个参数，建立一查找表，且取得所述集成电路对应的一时序分析签核，并依据所述时序分析签核与所述查找表中的所述多个参数，对所述集成电路的多个时序路径进行时序分析，以取得一关键时序路径，并以该关键时序路径预测所述集成电路的一操作参数，
其中所述处理装置将与所述时序分析签核所对应的多个时序电路所使用的所述多个单元的每一延迟时间乘上对应的所述参数，以取得所述多个时序电路的空闲时间，且依据所述多个时序电路的空闲时间，选择所述多个时序电路的空闲时间中最大的一时序电路作为所述关键时序路径，当该时序电路的该空闲时间最大时，该时序电路的频率最慢，并以所述关键时序路径的空闲时间预测所述集成电路的操作参数，所述关键时序路径所运行的频率，为所述集成电路在对应电压运行的最高工作频率。
7.如权利要求6所述的集成电路的操作参数的预测装置，还包括一储存单元，储存所述查找表。
8.如权利要求6所述的集成电路的操作参数的预测装置，其中所述测试模型包括二个时序部件，且所述多个单元分别耦接于所述二个时序部件之间。
9.如权利要求6所述的集成电路的操作参数的预测装置，其中所述测试装置通过测试模型，以多个不同电压分别对所述多个单元进行所述电压-频率扫描测试，以产生所述多个参数，其中所述多个参数对应所述多个不同电压。
10.如权利要求9所述的集成电路的操作参数的预测装置，其中所述处理装置将与所述时序分析签核所对应的所述多个时序电路所使用的所述多个单元的每一延迟时间乘上对应的所述参数，以取得与所述多个不同电压所对应的所述多个时序电路的空闲时间，且依据与所述多个不同电压所对应的所述多个时序电路的空闲时间，选择与所述多个不同电压所对应的所述多个时序电路的空闲时间中最大的一时序电路分别作为多个关键时序路径，并以所述多个关键时序路径的空闲时间预测与所述多个不同电压所对应的所述集成电路的操作参数。
11.如权利要求6所述的集成电路的操作参数的预测装置，其中所述多个单元是所述集成电路设计的所述多个时序路径所使用的所有单元，或是所述集成电路设计的所述关键时序路径所使用的单元。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884983B1 (ko) * 2007-06-26 2009-02-23 주식회사 동부하이텍 표준 셀 라이브러리의 성능 개선을 위한 측정 장치
CN102033990B (zh) * 2010-11-30 2012-09-26 深圳市国微电子股份有限公司 组合逻辑电路逻辑参数提取激励波形的产生方法
US8584065B2 (en) * 2011-05-05 2013-11-12 Advanced Micro Devices, Inc. Method and apparatus for designing an integrated circuit
US20130117582A1 (en) * 2011-11-04 2013-05-09 Anand Satyamoorthy Offline communication in a voltage scaling system
CN102436533A (zh) * 2011-12-30 2012-05-02 中国科学院微电子研究所 标准单元库模型的时序验证方法
CN103941788B (zh) * 2014-04-24 2016-08-24 华为技术有限公司 芯片自适应电压调整器及方法
US9690889B2 (en) * 2014-06-18 2017-06-27 Arm Limited Method for adjusting a timing derate for static timing analysis
CN108804719B (zh) * 2017-04-26 2021-04-09 华为技术有限公司 数字电路老化仿真方法及装置
CN108090288B (zh) * 2017-12-21 2020-05-12 北京华大九天软件有限公司 一种通过机器学习获取时序参数的方法
CN110222388B (zh) * 2019-05-24 2022-09-27 西安理工大学 一种基于关键路径复制的电路最高工作频率测试方法

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