TWI521220B - 積體電路的時序分析方法及相關的電腦程式產品 - Google Patents

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Description

積體電路的時序分析方法及相關的電腦程式產品
                本發明有關積體電路的時序分析方法，尤指一種能夠簡化分析及提升精確性的時序分析方法。
                隨者半導體製造技術的進步，電路元件的尺寸不斷地縮小，電路元件運行的速度也能夠不斷地提升。然而，對於電路設計者而言，也帶來更多的挑戰。
                許多半導體代工業者或是軟體業者會將某些較常用的電路元件製作成標準元件庫(standard cell library)，並且提供這些標準元件的特性。因此，電路設計者使用這些標準元件時，能夠準確地預估電路元件的電氣特性以及電路元件所處理的信號的時序關係，而能設計出所需的積體電路產品。
                對於類比電路或者混合信號電路而言，由於其中的至少部分電路區塊並非採用標準元件的方式實施，而是由電路設計者因應各種需求所設計。因此，當電路設計者欲分析這些類比電路或者混合信號電路的時序關係時，通常需要將整個電路進行模擬分析，並且需要廣泛地輸入不同的時脈信號(clock signal)的樣式，才有可能找到影響時序關係的關鍵樣式(killer pattern)，以對這些電路進行修改。然而，這種時序分析方式不但複雜且耗時，且若未找到時脈信號的關鍵樣式進行模擬，則將來積體電路產品很可能無法發現時序上的錯誤而造成無法正常運作。
                此外，由於對整個電路進行電腦模擬分析的方式太耗時，也有的電路設計者採用人工的方式對時脈信號的信號路徑進行時脈分析，以降低時序分析所需時間。然而，以人工的方式進行時序分析可能因為疏忽而遺漏了某些信號路徑或者造成誤判，使得人工方式所進行的時序分析常常更為不準確。
                此外，類比電路或者混合信號電路中的電路區塊常都是電路設計者因應各種需求所設計，即便對某個電路區塊進行如同標準元件般的特性分析，該電路區塊也不一定會應用於其他積體電路產品中。因此，對於類比電路或者混合信號電路而言，目前以傳統電腦模擬方式及人工方式皆無法準確且有效率地進行時序分析，而需要一種能夠有效提升時序分析的準確性並能降低所需的時間的方法。
                有鑑於此，如何解決上述相關領域中積體電路時序分析的準確性及效率的問題，實為業界有待解決的問題。
                本說明書提供一種積體電路的時序分析方法的實施例，用於分析一積體電路，該積體電路的至少部份電路區塊非使用標準元件，其包含：讀取該積體電路的一網表，該網表中包含該積體電路的一時脈信號的一量測起點以及N個量測端點，該量測起點與該N個量測端點之間分別包含有一信號路徑，而共包含有N個信號路徑，並且該量測起點與該N個量測端點之間分別包含有一傳輸線或至少一個電路區塊；分析該N個信號路徑，以產生該積體電路的一簡化網表；其中若一第一電路區塊用於接收該時脈信號的一輸入端點及用於輸出該時脈信號的一輸出端點皆耦接於該N個信號路徑的一第一信號路徑時，於該簡化網表中記錄該第一電路區塊，以計算該第一信號路徑的一時脈延遲；若該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時，於該簡化網表中以一阻抗性負載記錄該第一電路區塊，以計算該第一信號路徑的該時脈延遲；以及依據該積體電路的該簡化網表，計算該時脈信號分別通過該N個信號路徑的N個時脈延遲。
                本說明書另提供一種電腦程式產品的實施例，儲存在一積體電路時序分析裝置的一非揮發性儲存裝置中，該積體電路時序分析裝置的一控制電路執行該電腦程式產品以分析一積體電路，該積體電路的至少部份電路區塊非使用標準元件，該電腦程式產品包含：一網表讀取模塊，設置成讀取該積體電路的一網表；其中該網表中包含該積體電路的一時脈信號的一量測起點以及N個量測端點，該量測起點與該N個量測端點之間分別包含有一信號路徑，而共包含有N個信號路徑，並且該量測起點與該N個量測端點之間分別包含有一傳輸線或至少一個電路區塊；一信號路徑分析模塊，設置成分析該N個信號路徑，以產生該積體電路的一簡化網表；其中若一第一電路區塊用於接收該時脈信號的一輸入端點及用於輸出該時脈信號的一輸出端點皆耦接於該N個信號路徑的一第一信號路徑時，該信號路徑分析模塊於該簡化網表中記錄該第一電路區塊，以計算該第一信號路徑的一時脈延遲；若該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時，該信號路徑分析模塊於該簡化網表中以一阻抗性負載記錄該第一電路區塊，以計算該第一信號路徑的該時脈延遲；以及一時脈延遲計算模塊，設置成依據該積體電路的該簡化網表，計算該時脈信號分別通過該N個信號路徑的N個時脈延遲。
                上述實施例的優點之一，是類比電路或者混合信號電路的時序分析不但能夠簡化，並且能夠兼具其準確性。上述實施例的另一優點，是時序分析所需的分析時間能夠大幅地降低，而提升時序分析的效率。本發明的其他優點將藉由以下的說明和圖式進行更詳細的解說。
                以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
                圖1為本發明一實施例的積體電路時序分析裝置100簡化後的功能方塊圖。積體電路時序分析裝置100包含有控制電路120及儲存裝置140，積體電路時序分析裝置100可以採用電腦或其他合適的計算裝置等方式實施，控制電路120可以採用中央處理器、信號處理器或其他客製化設計的電路等方式實施，儲存裝置140可以採用快閃記憶體、硬碟等非揮發性的儲存裝置等方式實施。為了使圖面簡潔而易於說明，積體電路時序分析裝置100的其他元件及連接關係並未繪示於圖1，例如，隨機存取記憶體及輸入輸出電路等。
                在本實施例中，控制電路120藉由執行儲存於儲存裝置140的電腦程式產品150，以對待測積體電路進行積體電路時序分析。待測積體電路的至少部份電路區塊非使用標準元件實施，例如，待測的積體電路可以是類比電路或混合信號電路(mixed signal circuit)。
                電腦程式產品150包含有網表讀取模塊151、信號路徑分析模塊153及時脈延遲計算模塊155。網表讀取模塊151，設置成讀取待測積體電路的網表(netlist)。網表可儲存於儲存裝置140或其他儲存裝置，其用於記錄待測積體電路的真實電路結構，使電路設計者能夠進行分析與模擬。信號路徑分析模塊153，設置成依據待測積體電路的網表而分析待測積體電路的信號路徑，並產生待測積體電路的簡化網表。時脈延遲計算模塊155，設置成依據待測積體電路的簡化網表，計算各個信號路徑的時脈延遲(clock delay)或相關的參數。為了使圖面簡潔而易於說明，電腦程式產品150的其他模塊並未繪示於圖1。
                圖2為本發明一實施例的積體電路200簡化後的功能方塊圖，圖3為本發明一實施例的積體電路時序分析方法簡化後的流程圖。以下將以圖1及2，進一步說明圖3的積體電路時序分析方法。
                在圖2的實施例中，積體電路200的至少部分電路非採用標準元件(standard cell)方式實施。積體電路200包含有時脈信號(clock signal)的量測起點201，以及N個時脈信號的量測端點203(1) 、203(2)、203(3) … 203(N)，其中N為正整數。量測起點201與每個量測端點203(1)~203(N)之間分別包含有信號路徑205(1)、205(2)、205(3) … 205(N)，因而共含有N個信號路徑。此外，量測起點201與每個量測端點203(1)~203(N)之間可分別包含有一傳輸線或至少一個電路區塊。例如，量測起點201與量測端點203(1)間包含有電路區塊210、220、230及240，量測起點201與量測端點203(2)間包含有電路區塊250，量測起點201與量測端點203(3)間包含有電路區塊260及270，量測起點201與量測端點203(N)間包含有電路區塊280及290。
                在圖2的實施例中，在信號路徑上僅繪示數個電路區塊，以易於說明。在其他實施例中，每一個信號路徑可以僅包含傳輸線，或者也可以包含有一個或多個電路區塊。此外，同一個電路區塊也可能耦接至一個或多個信號路徑。電路區塊可以包含有一個或多個反相電路(inverting circuit)、緩衝電路(buffer circuit，如正反器flip-flop、閂電路latch等)、多工電路(multiplexing circuit)、反及電路(NAND circuit)、反或電路(NOR circuit)或其他合適的電路元件。
                積體電路時序分析裝置100可以藉由採用控制電路120執行儲存裝置140中的電腦程式產品150，以圖3的流程對積體電路200進行時序分析，而獲取所需的時序信息。
                在流程310中，控制電路120執行電腦程式產品150的網表讀取模塊151，以讀取積體電路200的網表。
                在流程320中，控制電路120執行電腦程式產品150的信號路徑分析模塊153，分析積體電路200的N個信號路徑，以產生積體電路200的簡化網表。信號路徑分析模塊153會逐一分析積體電路200的N個信號路徑，藉由分析量測起點201與每個量測端點之間的電路區塊，而判斷該電路區塊是否應記錄於積體電路200的簡化網表中，以計算量測起點201與量測端點間的信號路徑的時脈延遲。例如，在一實施例中，當一電路區塊用於接收時脈信號的輸入端點及用於輸出時脈信號的輸出端點皆耦接於第一信號路徑時，信號路徑分析模塊153會於積體電路200的簡化網表中記錄該電路區塊，以用於計算第一信號路徑的時脈延遲。然而，若一電路區塊用於接收時脈信號的輸入端點耦接於第一信號路徑，而用於輸出時脈信號的輸出端點並未耦接於第一信號路徑時，信號路徑分析模塊153會於積體電路200的簡化網表中以阻抗性負載(例如，以適當的電容值或其他合適的阻抗值)記錄該電路區塊，以用於計算第一信號路徑的該時脈延遲。
                在圖2的實施例中，當信號路徑分析模塊153分析量測起點201與量測端點間203(1)之間的電路區塊210、220、230及240時，由於電路區塊210和220用於接收時脈信號CLK的輸入端點及用於輸出時脈信號CLK的輸出端點皆分別耦接於信號路徑205(1)，因此，信號路徑分析模塊153會將電路區塊210及220記錄於積體電路200的簡化網表中，以計算信號路徑205(1)的時脈延遲。電路區塊230及240用於接收時脈信號CLK的輸入端點分別耦接於信號路徑205(1)，然而其用於輸出時脈信號CLK的輸出端點皆未耦接於信號路徑205(1)，因此，信號路徑分析模塊153會於積體電路200的簡化網表中以阻抗性負載記錄電路區塊230及240，以計算信號路徑205(1)的時脈延遲。
                依照相同的分析規則，信號路徑分析模塊153會將電路區塊250記錄於積體電路200的簡化網表中，以計算信號路徑205(2)的時脈延遲。信號路徑分析模塊153會將電路區塊270記錄於積體電路200的簡化網表中，並且於積體電路200的簡化網表中以阻抗性負載記錄電路區塊260，以計算信號路徑205(3)的時脈延遲。信號路徑分析模塊153會將電路區塊280及290記錄於積體電路200的簡化網表中，以計算信號路徑205(3)的時脈延遲。
                在流程330中，控制電路120執行電腦程式產品150的時脈延遲計算模塊155，依據流程320中所產生的積體電路200的簡化網表，以電路模擬等方式計算時脈信號CLK分別通過N個信號路徑205(1)、205(2)、205(3) … 205(N)的N個時脈延遲。
                在上述實施例的流程320中，信號路徑分析模塊153於積體電路200的簡化網表中所記錄的電路區塊(例如，電路區塊210、220、250、270、280及290)，電路區塊可能還包含有其他的控制端點，電路區塊的其他控制端點必須設置為耦接至適當的信號值，該電路區塊才能夠依據其輸入端點所接收的時脈信號CLK而於其輸出端點產生時脈信號CLK(或者，時脈信號CLK的反相信號)。例如，在一實施例中，電路區塊210為反及電路，其中一輸入端點用於接收時脈信號CLK，而另一輸入端點(以下將此類輸入端點稱為控制端點，以區別用於接收時脈信號CLK的輸入端點)則由信號路徑分析模塊153於積體電路200的簡化網表中設置為耦接至代表1的信號值。因此，電路區塊210的輸出端點可以輸出NAND(1，CLK)的時脈信號，亦即時脈信號CLK的反相信號。
                此外，信號路徑分析模塊153可以採用不同抽象層級(abstract level)的方式，分析積體電路200的N個信號路徑。例如，信號路徑分析模塊153可以使用電路區塊的邏輯功能的層級進行分析，並且於積體電路200的簡化網表中，將電路區塊的控制端點設置為耦接至適當的信號值，使該電路區塊得以依據其輸入端點所接收的時脈信號CLK而於其輸出端點產生時脈信號CLK(或者，時脈信號CLK的反相信號)。在另一實施例中，信號路徑分析模塊153也可以使用電晶體層級的方式進行分析，於積體電路200的簡化網表的電路區塊中，除了用以接收時脈信號CLK的輸入端點(例如，場效電晶體的閘極或雙極面結型晶體管的基極等)，信號路徑分析模塊153會將其他電晶體的控制端點(例如，場效電晶體的閘極或雙極面結型晶體管的基極等)分別設置為耦接至適當的信號值(例如，將P型場效電晶體的閘極耦接至代表1的信號值，並將N型場效電晶體的閘極耦接至代表0的信號值)，使該電路區塊得以依據其輸入端點所接收的該時脈信號CLK而於其輸出端點產生時脈信號CLK(或者，時脈信號CLK的反相信號)。
                此外，信號路徑分析模塊153會記錄積體電路200的簡化網表中的電路區塊，其輸入端點所接收的時脈信號以及其輸出端點所產生時脈信號是否反相，使時脈延遲計算模塊155能夠分別依據每一信號路徑的量測端點的時脈信號的上升段(rising edge)或下降段(falling edge)，而正確的計算每個信號路徑的時脈延遲
                在上述實施例的流程320中，信號路徑分析模塊153於積體電路200的簡化網表中以阻抗性負載記錄電路區塊230、240及260時，分別可以採用適當的阻抗值取代電路區塊230、240及260。在另一實施例中，信號路徑分析模塊153也可以將電路區塊中的一個或多個接電端點分別耦接至一個或多個預設電位，使該電路區塊於積體電路200的簡化網表中成為阻抗性負載。例如，在一實施例中，電路區塊230包含有複數個串接的互補式金屬氧化物半導體(CMOS)，信號路徑分析模塊153可於積體電路200的簡化網表中，將互補式金屬氧化物半導體的源極及汲極皆耦接於相同的預設電位，使互補式金屬氧化物半導體成為互補式金屬氧化物半導體電容(CMOS capacitor)。在另一實施例中，電路區塊240包含有複數個串接的互補式金屬氧化物半導體，信號路徑分析模塊153可於積體電路200的簡化網表中，僅記錄耦接於信號路徑的第一個互補式金屬氧化物半導體，並將該第一個互補式金屬氧化物半導體的源極及汲極皆耦接於相同的預設電位，使互補式金屬氧化物半導體成為互補式金屬氧化物半導體電容，不但能更進一步地簡化信號路徑的電路區塊，並且對於時序分析的準確度也僅有些微的影響。
                在上述的實施例中，時脈延遲計算模塊155也可以設置為依據各個信號路徑的時脈延遲，而進一步計算所需的參數。例如，在一實施例中，時脈延遲計算模塊155可以將積體電路200的簡化網表中的N個信號路徑的N個時脈延遲的最大值，減去積體電路200的簡化網表中N個信號路徑的N個時脈延遲的最小值，而計算積體電路200的時脈偏移(clock skew)。
                由前述說明可知，上述實施例能分析是否在簡化網表中將積體電路的電路區塊以阻抗性負載取代，如此不但能夠降低時序分析的複雜度，並且還能夠降低對準確度的影響。
                此外，上述實施例能夠以自動化的方式將各種類型的類比電路或者混合信號電路的信號路徑進行簡化，以有效地縮短時序分析所需的時間，並且能夠兼顧時序分析的準確性。
                在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
                在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
                以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100‧‧‧積體電路時序分析裝置
120‧‧‧控制電路
140‧‧‧儲存裝置
150‧‧‧電腦程式產品
151‧‧‧網表讀取模塊
153‧‧‧信號路徑分析模塊
155‧‧‧時脈延遲計算模塊
200‧‧‧積體電路
201‧‧‧時脈信號量測起點
203(1)~203(N)‧‧‧時脈信號量測端點
205(1)~205(N)‧‧‧信號路徑
210~290‧‧‧電路區塊
310~330‧‧‧流程
圖1為本發明一實施例的積體電路時序分析裝置簡化後的功能方塊圖。
圖2為本發明一實施例的積體電路簡化後的功能方塊圖。
圖3為本發明一實施例的積體電路時序分析方法簡化後的流程圖。
圖3為流程圖

Claims (12)

  1. 一種積體電路的時序分析方法，用於分析一積體電路，該積體電路的至少部份電路區塊非使用標準元件，其包含： 讀取該積體電路的一網表，該網表中包含該積體電路的一時脈信號的一量測起點以及N個量測端點，該量測起點與該N個量測端點之間分別包含有一信號路徑，而共包含有N個信號路徑，並且該量測起點與該N個量測端點之間分別包含有一傳輸線或至少一個電路區塊； 分析該N個信號路徑，以產生該積體電路的一簡化網表；其中若一第一電路區塊用於接收該時脈信號的一輸入端點及用於輸出該時脈信號的一輸出端點皆耦接於該N個信號路徑的一第一信號路徑時，於該簡化網表中記錄該第一電路區塊，以計算該第一信號路徑的一時脈延遲；若該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時，於該簡化網表中以一阻抗性負載記錄該第一電路區塊，以計算該第一信號路徑的該時脈延遲；以及 依據該積體電路的該簡化網表，計算該時脈信號分別通過該N個信號路徑的N個時脈延遲。
  2. 如請求項1的時序分析方法，其中當該第一電路區塊的該輸入端點及該輸出端點皆耦接於該第一信號路徑，而於該簡化網表中記錄該第一電路區塊時，另包含： 設置該第一電路區塊的一個或多個控制端點，使該第一電路區塊得以依據該輸入端點所接收的該時脈信號而於該輸出端點產生該時脈信號或該時脈信號的一反相信號。
  3. 如請求項1的時序分析方法，其中當該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時時，另包含： 將該第一電路區塊的一個或多個接電端點分別耦接至一個或多個預設電位，使該第一電路區塊於該簡化網表中成為該阻抗性負載。
  4. 如請求項3的時序分析方法，另包含： 僅於該簡化網表中記錄該第一電路區塊的該輸入端點所耦接的第一個互補式金屬氧化物半導體，並將該第一個互補式金屬氧化物半導體的一源極及一汲極皆耦接至一第一預設電位。
  5. 如請求項1的時序分析方法，其中當該第一電路區塊的該輸入端點及該輸出端點皆耦接於該第一信號路徑，而於該簡化網表中記錄該第一電路區塊時，另包含： 記錄該第一電路區塊的該輸入端點所接收的該時脈信號以及該輸出端點所產生該時脈信號是否反相，以計算該第一信號路徑的該時脈延遲。
  6. 如請求項1的時序分析方法，另包含： 將該N個信號路徑的N個時脈延遲的一最大值減去該N個時脈延遲的一最小值，以計算該積體電路的一時脈偏移。
  7. 一種電腦程式產品，儲存在一積體電路時序分析裝置的一非揮發性儲存裝置中，該積體電路時序分析裝置的一控制電路執行該電腦程式產品以分析一積體電路，該積體電路的至少部份電路區塊非使用標準元件，該電腦程式產品包含： 一網表讀取模塊，設置成讀取該積體電路的一網表；其中該網表中包含該積體電路的一時脈信號的一量測起點以及N個量測端點，該量測起點與該N個量測端點之間分別包含有一信號路徑，而共包含有N個信號路徑，並且該量測起點與該N個量測端點之間分別包含有一傳輸線或至少一個電路區塊； 一信號路徑分析模塊，設置成分析該N個信號路徑，以產生該積體電路的一簡化網表；其中若一第一電路區塊用於接收該時脈信號的一輸入端點及用於輸出該時脈信號的一輸出端點皆耦接於該N個信號路徑的一第一信號路徑時，該信號路徑分析模塊於該簡化網表中記錄該第一電路區塊，以計算該第一信號路徑的一時脈延遲；若該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時，該信號路徑分析模塊於該簡化網表中以一阻抗性負載記錄該第一電路區塊，以計算該第一信號路徑的該時脈延遲；以及 一時脈延遲計算模塊，設置成依據該積體電路的該簡化網表，計算該時脈信號分別通過該N個信號路徑的N個時脈延遲。 。
  8. 如請求項7的電腦程式產品，其中當該第一電路區塊的該輸入端點及該輸出端點皆耦接於該第一信號路徑，而於該簡化網表中記錄該第一電路區塊時，該信號路徑分析模塊會設置該第一電路區塊的一個或多個控制端點，使該第一電路區塊得以依據該輸入端點所接收的該時脈信號而於該輸出端點產生該時脈信號或該時脈信號的一反相信號。
  9. 如請求項7的電腦程式產品，其中當該第一電路區塊的該輸入端點耦接於該第一信號路徑而該輸出端點未耦接於該第一信號路徑時時，該信號路徑分析模塊會將該第一電路區塊的一個或多個接電端點分別耦接至一個或多個預設電位，使該第一電路區塊於該簡化網表中成為該阻抗性負載。
  10. 如請求項9的電腦程式產品，其中該信號路徑分析模塊僅於該簡化網表中記錄該第一電路區塊的該輸入端點所耦接的第一個互補式金屬氧化物半導體，並將該第一個互補式金屬氧化物半導體的一源極及一汲極皆耦接至一第一預設電位。
  11. 如請求項7的電腦程式產品，其中當該第一電路區塊的該輸入端點及該輸出端點皆耦接於該第一信號路徑，而於該簡化網表中記錄該第一電路區塊時，該信號路徑分析模塊會記錄該第一電路區塊的該輸入端點所接收的該時脈信號以及該輸出端點所產生該時脈信號是否反相，以計算該第一信號路徑的該時脈延遲。
  12. 如請求項7的電腦程式產品，其中該時脈延遲計算模塊會將該N個信號路徑的N個時脈延遲的一最大值減去該N個時脈延遲的一最小值，以計算該積體電路的一時脈偏移。
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