TWI689835B

TWI689835B - 用於適應性電壓縮放以消除整體設計之延遲變異的方法與裝置

Info

Publication number: TWI689835B
Application number: TW107120275A
Authority: TW
Inventors: 余美儷; 陳英傑; 羅幼嵐; 林欣樟; 高淑怡
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-06-13
Filing date: 2018-06-13
Publication date: 2020-04-01
Also published as: US20190384868A1; TW202001626A

Abstract

本發明提供一種用於適應性電壓縮放以消除整體設計之延遲變異的方法與裝置。該方法可包含：讀取一電路模擬網絡清單描述檔、一電路設計資料庫、以及一路徑清單；依據該電路設計資料庫建立該整體設計的多個最小單元中之每一最小單元在多種電壓位準下之延遲變異資料庫；利用一初始電壓位準以將該初始電壓位準施加於該整體設計，並且進行該整體設計之靜態時序分析，以判斷該路徑清單中是否存在一時序違規路徑；以及依據是否存在該時序違規路徑，選擇性地調整該驅動電壓之該電壓位準且重新進行該靜態時序分析，直到不存在任何時序違規路徑。

Description

用於適應性電壓縮放以消除整體設計之延遲變異的方法與裝置

本發明係有關於適應性電壓縮放，尤指一種用於適應性電壓縮放以消除一整體設計之延遲變異的方法與裝置。

近年來由於半導體製程技術不斷的發展，晶圓廠所提供之製程變異資訊幫助系統開發者在前端進行具高良率之系統設計。然而，在該系統設計中的不同區塊所使用之元件種類、元件尺寸與操作電壓可依據各自的設計考量而不同，其變異量也可能不同。另外，若將全域變異（global variation）以及區域變異（local variation）合併考慮，傳統的角落分析（corner analysis）方法無法準確地判斷該系統設計中的變異量（過於樂觀或過於悲觀），以致良率無法被提升，因而引入不可避免的額外成本。因此，需要一種新穎的方法，來準確地預估該系統設計之變異量，以在沒有副作用或較不可能帶來副作用之狀況下消除系統設計之變異量。

本發明之一目的在於提供一種用於適應性電壓縮放以消除一完整設計之延遲變異的方法以及對應的分析裝置，以解決上述問題。

本發明之另一目的在於提供一種用於適應性電壓縮放以消除一完整設計之延遲變異的方法以及對應的分析裝置，以在沒有副作用或較不可能帶來副作用之狀況下消除系統設計之變異量。

本發明之至少一實施例提供一種用於適應性電壓縮放以消除一整體設計之延遲變異的方法。該方法包含：讀取一電路模擬網絡清單描述檔（circuit simulation netlist file）、一電路設計資料庫、以及一路徑清單（path list），其中該電路模擬網絡清單描述檔指出該整體設計之元件資訊，以及該路徑清單指出該整體設計之路徑資訊；依據該電路設計資料庫建立該整體設計的多個最小單元中之每一最小單元在多種（various）電壓位準下之延遲變異資料庫；利用一初始電壓位準作為該整體設計之一驅動電壓之一電壓位準以將該初始電壓位準施加於該整體設計，並且依據該延遲變異資料庫進行該整體設計之靜態時序分析（static timing analysis, STA），以判斷該路徑清單中是否存在至少一時序違規路徑（timing violation path）；以及依據是否存在該至少一時序違規路徑，選擇性地（selectively）調整該驅動電壓之該電壓位準且重新進行該靜態時序分析，直到不存在任何時序違規路徑。

本發明之至少一實施例提供一種依據上述之方法來運作之分析裝置。該分析裝置可包含一處理電路，用來執行對應於該方法之一組程式碼，以控制該分析裝置依據該方法來運作。

本發明的好處之一是，本發明能針對該完整設計之延遲變異進行高準確度的分析，並且找到一適應性電壓位準消除該延遲變異，以提升良率。另外，依據本發明之相關實施例來實施並不會增加許多額外的成本。因此，相關技術的問題可被解決，且整體成本不會增加太多。相較於相關技術，本發明能在沒有副作用或較不可能帶來副作用之狀況下準確地分析該完整設計之延遲變異，以及消除系統設計之變異量以提昇良率。

本發明的實施例提供一種用於適應性電壓縮放以消除整體設計之延遲變異的方法與裝置（以下分別簡稱為該方法與該裝置）。基於該方法的多個控制方案（諸如第1圖與第2圖所示實施例中之控制方案）中之至少一者，該裝置能解決變異等問題，且能提升良率。

第1圖為依據本發明一實施例之一整體設計10以及電壓供應器100的示意圖，其中整體設計10可代表一積體電路的電路架構，但本發明不限於此。整體設計10可包含多個最小單元，其於本實施例中可藉由多個正反器FF₁ ~FF_N 諸如正反器{FF₁ , FF₂ , FF₃ , FF₄ , FF₅ , …, FF_N-3 , FF_N-2 , FF_N-1 , FF_N }（N為大於一的正整數）彼此耦接所形成之網絡（network）來實施，其中多個正反器FF₁ ~FF_N 中的每一者皆耦接至能提供一驅動電壓之一電壓供應器100。這只是為了說明之目的而已，並非對本發明之限制（例如：該多個最小單元中的每任一者可取代為各種其它類型的邏輯電路單元中的任一者，且該多個最小單元中的兩個最小單元可彼此相異）。

在本實施例中，一電路模擬網絡清單描述檔（circuit simulation netlist file）可依據該網絡來產生並指出整體設計10之元件資訊（例如：多個正反器（Flip-Flop，可簡稱為「FF」）FF₁ ~FF_N 中的每一者各自的輸入端與輸出端）。另外，一路徑清單（path list）可指出整體設計10之至少一部分（一部分或全部）的路徑資訊，例如：該路徑清單可包含整體設計10中之至少一路徑，諸如通過正反器FF₁ 及FF₂ 的一路徑PATH₁ 。在本實施例中，除了通過正反器FF₁ 及FF₂ 的路徑PATH₁ ，該路徑清單可另包含通過正反器FF₃ 及FF₄ 的一路徑PATH₂ 、…、通過正反器FF_N-3 及FF_N-2 的一路徑PATH_M-1 、以及通過正反器FF_N-3 及FF_N-1 的一路徑PATH_M 等（M可為一正整數），但本發明不限於此。

在本實施例中，整體設計10的該多個最小單元（諸如多個正反器FF₁ ~FF_N ）中之每一者在多種（various）電壓位準下之延遲變異資料庫可依據一電路設計資料庫來建立。例如：該電路設計資料庫可包含晶圓廠所提供的製程資訊、規格要求、以及整體設計10中之電阻電容資訊，其中該製程資訊可包含每一最小單元（諸如多個正反器FF₁ ~FF_N ）之電路特徵（例如：元件特性諸如製程變異）。在本實施例中，透過統計方法（例如：蒙地卡羅方法），該裝置（例如其內的一處理電路）可依據該製程資訊來建立該延遲變異資料庫，諸如一映射表格（mapping table）。尤其是，針對整體設計10的該每一最小單元，該裝置（例如該處理電路）可透過表格映射的方法，決定該每一最小單元對應於該驅動電壓的某一電壓位準的延遲變異，但本發明不限於此。

接著，該裝置（例如該處理電路）可利用一初始電壓位準作為耦接至整體設計10之電壓供應器100之一電壓位準以將該初始電壓位準施加於整體設計10，並且依據上述之延遲變異資料庫進行整體設計10之靜態時序分析（static timing analysis, STA），以判斷該路徑清單中之路徑{PATH₁ , PATH₂ , …, PATH_M-1 , PATH_M ,}是否存在至少一時序違規路徑（timing violation path），其中該至少一時序違規路徑可包含（但不限於）：延遲未在延遲規格要求之可容許範圍內之該路徑。

例如：假設延遲規格要求之可容許範圍被定為該延遲規格要求（例如：1ns）之5%誤差內，當路徑PATH₁ 之延遲為1.06ns（即正6%誤差），則判斷PATH₁ 為一時序違規路徑。又例如：假設延遲規格要求之可容許範圍被定為該延遲規格要求（例如：1ns）之5%誤差內，當路徑PATH₁ 之延遲為0.94ns（即負6%之誤差），則判斷PATH₁ 為該時序違規路徑。再舉一個例子：假設延遲規格要求之可容許範圍被定為該延遲規格要求（例如：1ns）之5%誤差內，當路徑PATH₁ 之延遲為1.04ns（即正4%誤差），則判斷PATH₁ 並非一時序違規路徑。

此外，依據是否存在該至少一時序違規路徑，該裝置（例如該處理電路）可選擇性地（selectively）調整該驅動電壓之該電壓位準且重新進行該靜態時序分析，直到不存在任何時序違規路徑。例如：進行第一次靜態時序分析後，該路徑清單中存在該時序違規路徑（例如：路徑PATH₁ 及路徑PATH₂ ），在調整該驅動電壓之該電壓位準至異於該初始電壓位準（例如：0.9V）之一第二電壓位準（例如：0.91V）並進行第二次靜態時序分析後，該裝置（例如該處理電路）可判斷該時序違規路徑已被消除，該第二電壓位準（例如：0.91V）可作為符合整體設計10之延遲規格要求的適應性電壓的電壓位準。又例如：進行第一次靜態時序分析後，該路徑清單中存在該時序違規路徑（例如：路徑PATH₁ 及路徑PATH₂ ），在調整該驅動電壓之該電壓位準至異於該初始電壓位準（例如：0.9V）之該第二電壓位準（例如：0.91V）並進行第二次靜態時序分析後，該路徑清單中依然存在該時序違規路徑（例如：路徑PATH₁ ），然而，在調整該驅動電壓之該電壓位準至異於該初始電壓位準（例如：0.9V）及該第二電壓位準（例如：0.91V）之一第三電壓位準（0.92V）並進行第二次靜態時序分析後，該裝置（例如該處理電路）可判斷該時序違規路徑已被消除，該第三電壓位準（例如：0.92V）可作為符合整體設計10之延遲規格要求的適應性電壓的電壓位準。如上述例子，當該路徑清單中存在該時序違規路徑，該裝置（例如該處理電路）可多次調整該電壓位準並進行該靜態時序分析之操作，直到不存在任何時序違規路徑。再舉一例：進行第一次靜態時序分析後，該路徑清單中不存在該時序違規路徑，該裝置（例如該處理電路）可判斷該初始電壓位準（例如：0.9V）可作為符合整體設計10之延遲規格要求的適應性電壓的電壓位準，但本發明不限於此。

另外，找到可作為符合整體設計10之延遲規格要求的該驅動電壓之該電壓位準（諸如上述之適應性電壓的電壓位準）後，該裝置（例如該處理電路）可利用一電路模擬器進行驗證，以確保該驅動電壓之該電壓位準之正確性（例如：該電路模擬器之一模擬結果與前述之靜態時序分析之一分析結果一致或相近），其中該電路模擬器具備電晶體階層模擬能力（transistor-level simulation capability）。

第2圖為依據本發明另一實施例之一整體設計20以及電壓供應器100的示意圖，其中整體設計20可代表一積體電路的電路架構，但本發明不限於此。第2圖所示之整體設計20的架構係建基於第1圖所示之整體設計10的架構，整體設計20與整體設計10之間的主要差異在於，多個正反器FF₁ ~FF_N 中之每一者皆透過一各自的電阻器（諸如分別耦接至正反器{FF₁ , FF₂ , FF₃ , FF₄ , FF₅ , …, FF_N-3 , FF_N-2 , FF_N-1 , FF_N }的電阻器{R_p,1 , R_p,2 , R_p,3 , R_p,4 , R_p,5 , …, R_p,N-3 , R_p,N-2 , R_p,N-1 , R_p,N }）耦接至電壓供應器100，導致用來驅動多個正反器FF₁ ~FF_N 中之每一者的驅動電壓各自的等效電壓位準（諸如分別對應於正反器{FF₁ , FF₂ , FF₃ , FF₄ , FF₅ , …, FF_N-3 , FF_N-2 , FF_N-1 , FF_N }的等效電壓位準{V_eff,1 , V_eff,2 , V_eff,3 , V_eff,4 , V_eff,5 , …, V_eff,N-3 , V_eff,N-2 , V_eff,N-1 , V_eff,N }）異於電壓供應器100所供應的電壓位準（例如：該等效電壓位準低於電壓供應器100所供應的該電壓位準），其中用來驅動多個正反器FF₁ ~FF_N 中之每一者的驅動電壓各自的等效電壓位準（例如：等效電壓位準V_eff,1 ）可藉由耦接至該最小單元（例如：正反器FF₁ ）的該電阻器（例如：電阻器R_p,1 ）來決定，而該電阻器的電阻可藉由該最小單元（例如：正反器FF₁ ）於整體設計20中的實體佈局（physical layout）來決定，但本發明不限於此。相仿地，等效電壓位準{V_eff,2 , V_eff,3 , V_eff,4 , V_eff,5 , …, V_eff,N-3 , V_eff,N-2 , V_eff,N-1 , V_eff,N }皆可依據類似方式決定，為簡明起見，相關細節在此不贅述。

在本實施例中，依據第2圖所示之整體設計20的實體佈局，該裝置（例如該處理電路）可產生整體設計20的電流電阻壓降（current-resistance drop, IR drop）資訊，而該電流電阻壓降資訊可包含上述實施例中分別對應於正反器{FF₁ , FF₂ , FF₃ , FF₄ , FF₅ , …, FF_N-3 , FF_N-2 , FF_N-1 , FF_N }的等效電壓位準{V_eff,1 , V_eff,2 , V_eff,3 , V_eff,4 , V_eff,5 , …, V_eff,N-3 , V_eff,N-2 , V_eff,N-1 , V_eff,N }。依據該電流電阻壓降資訊，該裝置（例如該處理電路）可判斷施加於該每一最小單元的該等效電壓位準，並且依據該等效操作電壓位準決定對應於該每一最小單元的延遲變異。例如：當電壓供應器100供應一電壓位準（例如：1V），該裝置（例如該處理電路）可依據該電流電阻壓降資訊決定驅動正反器FF₁ 的該等效電壓位準（例如：0.95V），並且可依據該延遲變異資料庫決定正反器FF₁ 操作在該等效電壓位準下之延遲變異，以供後續步驟使用（諸如前述之靜態時序分析及適應性電壓縮放）。這些實施例與前述實施例相仿的內容在此不重複贅述。

第3圖為該方法於本發明另一實施例中之一工作流程。為了說明之目的，第3圖所示之該工作流程係參考第2圖所示之整體設計20作敘述，但本發明不限於此。透過第3圖所示之該工作流程，該方法可總結如下。

步驟S1：該裝置（例如該處理電路）可讀取一電路模擬網絡清單描述檔、一電路設計資料庫、一路徑清單、以及電流電阻壓降資訊。

步驟S2：該裝置（例如該處理電路）可依據該電路設計資料庫建立整體設計20的多個最小單元中（諸如正反器FF₁ ~FF_N ）之每一最小單元在多種（various）電壓位準下之延遲變異資料庫。

步驟S3：該裝置（例如該處理電路）可利用一初始電壓位準（例如：1V）作為整體設計20之一驅動電壓之一電壓位準，並且依據該電流電阻壓降資訊分別決定施加於整體設計20的多個最小單元中之每一最小單元（例如：正反器FF₁ ）各自的等效電壓位準（例如：0.95V），以將該等效電壓位準分別施加於整體設計20中之每一最小單元，並且依據該延遲變異資料庫進行整體設計20之靜態時序分析。

步驟S4：該裝置（例如該處理電路）可依據在步驟S3中進行的靜態時序分析的一分析結果，判斷該路徑清單中是否存在至少一時序違規路徑。當該路徑清單中存在該至少一時序違規路徑（例如：路徑PATH₁ 及路徑PATH₂ ），進入步驟S5；否則，進入步驟S7。

步驟S5：該裝置（例如該處理電路）可調整該驅動電壓之該電壓位準至另一電壓位準（例如：1.01V），並且依據該電流電阻壓降資訊分別決定施加於整體設計20的多個最小單元中之每一最小單元各自的等效電壓位準（例如：0.96），以將該等效電壓位準分別施加於整體設計20中之每一最小單元，並且重新進行該靜態時序分析。

步驟S6：該裝置（例如該處理電路）可依據在步驟S5中進行的靜態時序分析的一分析結果，判斷該路徑清單中是否存在至少一時序違規路徑。當該路徑清單中存在該至少一時序違規路徑（例如：路徑PATH₁ ），進入步驟S5；否則，進入步驟S7。

步驟S7：該裝置（例如該處理電路）可利用一電路模擬器進行驗證，以確保該驅動電壓之該電壓位準之正確性，其中該電路模擬器具備電晶體階層模擬能力。

請注意，只要不妨礙本發明的實施，一或多個步驟可於該工作流程中被修改、新增或刪除。由於熟習此技藝者在閱讀以上針對第1圖及第2圖之段落後，已可了解第3圖所示之每一步驟的操作，為簡明起見，相關細節在此不再贅述。

第4圖為依據本發明一實施例之一種分析裝置400的示意圖，其中分析裝置400可作為該裝置之例子。在本實施例中，該方法（例如第3圖所示之該工作流程）可應用於分析裝置400。分析裝置400可包含一處理電路410（其可包含至少一處理器、記憶體、晶片組、匯流排…等）與至少一儲存裝置420（例如一或多個硬式磁碟機、及／或一或多個固態硬碟）。尤其是，處理電路410可用來執行對應於該方法之一組程式碼412，以控制分析裝置400依據該方法（例如第3圖所示之該工作流程）來運作，其中該組程式碼412可實施成一個應用程式，而儲存裝置420可儲存分析裝置400在步驟S1中所讀取之電路模擬網絡清單描述檔、電路設計資料庫、路徑清單、以及電流電阻壓降資訊等等，並儲存分析裝置400在步驟S2中所建立之延遲變異資料庫，以供後續分析作使用，但本發明不限於此。分析裝置400的例子可包含（但不限於）：個人電腦以及伺服器。

透過本發明所提出的適應性電壓縮放及路徑時序分析機制，相較於傳統的設計方法及角落分析（corner analysis）方法，本發明的方法與裝置能在不異動該整體設計中之電路架構的前提下，準確的地判斷該整體設計之該延遲變異（該整體設計中之訊號路徑的該延遲變異），以適應性電壓縮放的方式快速地消除該整體設計之該延遲變異，避免了透過其他方式（諸如電路架構的修改）可能造成的風險與成本。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10, 20‧‧‧整體設計 100‧‧‧電壓供應器 400‧‧‧分析裝置 410‧‧‧處理電路 412‧‧‧程式碼 420‧‧‧儲存裝置 S1,S2,S3,S4,S5,S6,S7‧‧‧步驟 PATH₁,PATH₂,…,PATH_M-1,PATH_M‧‧‧路徑 FF₁,FF_2,FF₃,FF₄,FF₅,…,FF_N-3,FF_N-2,FF_N-1,FF_N‧‧‧正反器 R_p,1,R_p,2,R_p,3,R_p,4,R_p,5,…,R_p,N-3,R_p,N-2,R_p,N-1,R_p,N‧‧‧電阻器 V_eff,1,V_eff,2,V_eff,3,V_eff,4,V_eff,5,…,V_eff,N-3,V_eff,N-2,V_eff,N-1,V_eff,N‧‧‧等效電壓位準

第1圖為依據本發明一實施例之一整體設計以及電壓供應器的示意圖。第2圖為依據本發明另一實施例之一整體設計以及電壓供應器的示意圖。第3圖為該方法於本發明另一實施例中之流程圖。第4圖為依據本發明一實施例之一種分析裝置的示意圖。

S1,S2,S3,S4,S5,S6,S7‧‧‧步驟

Claims

一種用於適應性電壓縮放以消除一整體設計之延遲變異的方法，該方法包含：讀取一電路模擬網絡清單描述檔（circuit simulation netlist file）、一電路設計資料庫、以及一路徑清單（path list），其中該電路模擬網絡清單描述檔指出該整體設計之元件資訊，以及該路徑清單指出該整體設計之路徑資訊；依據該電路設計資料庫建立該整體設計的多個最小單元中之每一最小單元在多種（various）電壓位準下之延遲變異資料庫；利用一初始電壓位準作為該整體設計之一驅動電壓之一電壓位準以將該初始電壓位準施加於該整體設計，並且依據該延遲變異資料庫進行該整體設計之靜態時序分析（static timing analysis, STA），以判斷該路徑清單中是否存在至少一時序違規路徑（timing violation path）；以及依據是否存在該至少一時序違規路徑，選擇性地（selectively）調整該驅動電壓之該電壓位準且重新進行該靜態時序分析，直到不存在任何時序違規路徑。
如申請專利範圍第1項所述之方法，其中依據是否存在該至少一時序違規路徑選擇性地調整該驅動電壓之該電壓位準且重新進行該靜態時序分析直到不存在任何時序違規路徑之步驟另包含：當該路徑清單中存在該至少一時序違規路徑，調整該驅動電壓之該電壓位準至異於該初始電壓位準之另一電壓位準，並重新進行該靜態時序分析以判斷該時序違規路徑是否被消除；否則，不調整該驅動電壓之該電壓位準且不重新進行該靜態時序分析。
如申請專利範圍第1項所述之方法，其中依據是否存在該至少一時序違規路徑選擇性地調整該驅動電壓之該電壓位準且重新進行該靜態時序分析直到不存在任何時序違規路徑之步驟另包含：當該路徑清單中存在該至少一時序違規路徑，多次調整該驅動電壓之該電壓位準且重新進行該靜態時序分析，直到不存在任何時序違規路徑。
如申請專利範圍第1項所述之方法，其另包含：利用一電路模擬器進行驗證，以確保該驅動電壓之該電壓位準之正確性，其中該電路模擬器具備電晶體階層模擬能力（transistor-level simulation capability）。
如申請專利範圍第1項所述之方法，其中該電路設計資料庫包含該每一最小單元之電路特徵、規格要求、以及該整體設計中之電阻電容資訊。
如申請專利範圍第1項所述之方法，其中該路徑清單包含該整體設計中之至少一路徑。
如申請專利範圍第1項所述之方法，其另包含：依據電流電阻壓降（current-resistance drop, IR drop）資訊判斷施加於該每一最小單元的一等效操作電壓位準，並且依據該等效操作電壓位準決定對應於該每一最小單元的延遲變異。
如申請專利範圍第1項所述之方法，其中該整體設計代表一積體電路的電路架構。
一種依據如申請專利範圍第1項所述之方法來運作之分析裝置，該分析裝置包含：一處理電路，用來執行對應於該方法之一組程式碼，以控制該分析裝置依據該方法來運作。