TW201602819A

TW201602819A - 調整用於靜態時序分析的時序降額的方法

Info

Publication number: TW201602819A
Application number: TW104114919A
Authority: TW
Inventors: 亞倫莉娜
Original assignee: Ａｒｍ股份有限公司
Priority date: 2014-06-18
Filing date: 2015-05-11
Publication date: 2016-01-16
Also published as: TWI689833B; KR20150145179A; US20150370955A1; KR102436880B1

Abstract

本案提供一種靜態時序分析方法，該方法決定積體電路設計中目標單元周圍之預期設計條件。基於目標單元之預期設計條件來決定降額調整，然後，基於降額調整來調整時序降額，該時序降額表示針對預設設計條件之傳播延遲變動。基於經調整之時序降額決定包括目標單元在內之信號路徑之預期時序。針對預期設計條件，可基於經由目標單元之傳播延遲模擬變異數決定降額調整變異數。此方法避免對於時序降額之不必要的樂觀或悲觀，從而減少在靜態時序分析中對時序違規之錯誤肯定或錯誤否定偵測之數目。

Description

調整用於靜態時序分析的時序降額的方法

本技術係關於積體電路領域。更特定而言，本技術係關於靜態時序分析。

靜態時序分析(static timing analysis；STA)是用於決定在積體電路設計中信號路徑之預期時序的方法。此方法對於在製造積體電路時檢查積體電路是否將正確操作十分有用。通常，STA使用積體電路設計表示，該積體電路設計表示辨識電路之多種邏輯單元並規定該等邏輯單元連接在一起之方式。基於每一邏輯單元之特性，可估計經由電路之時序路徑之延遲以決定設計是否會產生任何時序違規，該等時序違規可導致不正確行為。如若必要，則積體電路設計可經修正以消除已偵測到之時序違規。

實際上，經由邏輯單元之實際傳播延遲可依據不同晶片而變化，在晶片之不同區域之間變化，或隨時間推移而變化，例如歸因於製程、電壓及溫度變動。因此，經由單元之預期延遲之單個值可能不充足，因此靜態時序分析可使用時序降額來表徵經由單元之延遲變動。時序降額允許STA工具估計可能之最小延遲或最大延遲，且由此決定積體電路設計是否有可能在一系列隅角條件下滿足其時序需求。本技術設法提供實使用時序降額之改良方法。

自一個態樣可見，本技術提供一種用於決定積體電路設計中之信號路徑之預期時序的電腦實施靜態時序分析方法，該方法包括：決定信號路徑上之目標單元的時序降額，該時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；決定積體電路設計中目標單元周圍的預期設計條件；基於目標單元之預期設計條件決定降額調整；藉由使用降額調整來調整時序降額，以產生經調整之時序降額；及基於目標單元之經調整之時序降額，決定信號路徑之預期時序。

現有靜態時序分析工具通常在單個預設設計條件下決定給定邏輯單元之時序降額，該預設設計條件適用於所有單元，無論該等單元之實際設計條件如何。然而，實際上，經由單元之延遲變動取決於單元之實際設計條件而定，該實際設計條件可取決於積體電路設計中單元周圍是何電路系統而定。例如，耦接至單元的電容負載量、該單元之輸入信號轉換率(slew rate)，或應用於目標單元之諸如電阻電壓降(IR drop)之局部電壓變更都有可能影響實際延遲，且相對於諸如負載、轉換(slew)或電壓變動之設計參數的單元間變動則不慮及電流時序降額值。因此，用於現有STA工具之實際降額值在一些情況下將過於樂觀(使得潛在時序誤差可能無法被偵測到)，且在其他情況下過於悲觀(使得可能偵測到實際上不會出現在實踐中的時序誤差)。樂觀可能十分危險，因為樂觀可使得STA工具決定一電路設計滿足其時序需求，而事實上在製造該電路時該電路是有故障的，從而降低所製造之正常運轉電路的產率百分比。另一方面，針對悲觀提供邊際可確保最終設計正常運轉，但在即使電路在實踐中實際上並非不符合時序需求但STA方法仍決定電路未滿足其時序需求的情況下，此舉產生以下成本：修復時序路徑需進行額外工作。悲觀亦產生以下成本：將額外緩衝器插入電路以使電路滿足其時序需求，而實際上原本可能無需此舉即可產生正常操作之電路。該等緩衝器使得功率消耗及電路面積不當地增加。

為解決該等問題，本技術決定在積體電路設計中之目標單元周圍的預期設計條件。基於預期設計條件決定降額調整，然後基於用於該預期設計條件的降額調整來調整時序降額，該時序降額表示針對該預設設計條件之傳播延遲之變動。然後，經調整之時序降額可用以決定預期時序信號路徑。以此方式，經調整之降額將更準確地追蹤實際的延遲變動，以使得可減輕經由目標單元之延遲的樂觀及悲觀。此舉降低積體電路設計之失敗可能性，同時不必引入額外緩衝器以修復時序路徑。

在靜態時序分析中模型化之邏輯單元可為電路中之任何功能元件。例如，邏輯單元可為邏輯閘極、正反器或鎖存器或其他儲存元件、緩衝器或反相器，或其他組合電路系統。STA方法可沿資料路徑及時脈路徑調查信號傳播延遲，以檢查資料信號與時脈信號之相對時序是否適當。由此，降額調整經決定所用於之目標單元可處於時脈路徑上或資料路徑上。

可對積體電路設計中之數個邏輯單元重複進行降額調整，以估計在每一單元之預期設計條件下經由該每一單元之傳播延遲之實際預期變動。然後可基於信號路徑內每一單元之經調整之時序降額來決定該路徑之預期時序。

在一些情況下，時序降額可由經由單元之傳播延遲的預期最大值或最小值表示。在其他情況下，時序降額可由傳播延遲之變異數或標準偏差及/或傳播延遲之平均值表示。由此，本技術主要用於統計學時序分析方法。

預期設計條件及預設設計條件可取決於目標單元之至少一個設計參數。設計參數可為影響經由目標單元之延遲的任何參數，該設計參數取決於特定電路設計內之目標單元的周圍環境而定。換言之，設計參數可為由單元周圍的其他電路系統引起的系統性條件，而非與隨機發生的諸如溫度或製程變動之變動(儘管一些系統可考慮到除單元設計條件之外的操作參數的隨機變動)。例如，設計參數可包括以下各者中任何一或更多者：目標單元之電容負載、目標單元之輸入信號之轉換率，及施加至目標單元之電壓位準。給定實施方式可在降額調整中僅選擇考慮上述各者中之一些。例如，在一個實施例中，可根據負載及轉換而決定降額調整，但可不慮及電壓。一般而言，預期設計條件可為任一條件，在該條件中，該一或更多個設計參數中之至少一者不同於預設設計條件(並非所有參數都必需不同)。例如，即使一單元與用以決定針對預設設計條件之時序降額的單元經歷相同負載，在存在不同轉換率之情況下，此仍然可產生不同的傳播延遲變動，可藉由調整時序降額來反映此不同變動。

可藉由使用任何已知技術來決定針對預設設計條件之時序降額。例如，在使用「晶片上變動」(on chip variation；OCV)技術之系統中，可針對給定類型之目標單元決定單個時序降額值，而不管該單元在電路內之相對位置為何。然後，可基於單元之設計條件，藉由使用基於預期設計條件所選之降額調整來調整OCV降額。

或者，時序降額可根據目標單元在積體電路設計內之相對位置而變化。例如，可使用進階晶片上變動(advanced on chip variation；AOCV)。憑藉AOCV，可根據目標單元之邏輯深度(取決於連接在目標單元與電路中基準點之間的其他單元數目而定)及目標單元與電路中基準點之間的實體距離中之至少一者來決定時序降額。一般而言，隨著邏輯深度增加(亦即信號在到達目標單元之前必須橫穿更大數目之其他單元)，傳播延遲之變動量降低，因為沿路徑之所有邏輯單元將同時經歷最佳情況條件或最壞情況條件之可能性變得越來越小，且實際上，更大的可能性是一些邏輯單元將具有更快傳播延遲而其他邏輯單元之傳播延遲將更慢，使得來自每一單元之變動趨於在一定程度上互相抵消。另一方面，傳播延遲變動通常隨著目標單元與基準點相距之距離增加而增大。基準點可為電路中之一點，相對於該點而測量信號路徑延遲(例如一點，在該點處，時脈路徑分裂以使得可測量不同時脈路徑之間相對於分裂點的偏斜)。

由此，可維持降額表，例如根據AOCV技術之AOCV表。可自降額表中讀取預設時序降額。然而，因為AOCV降額不取決於目標單元之負載、轉換、電壓波動或其他設計參數，因此AOCV值通常取決於目標單元之實際設計條件是比預設條件更佳還是更差而較為樂觀或較為悲觀，AOCV表經測量以用於預設條件。藉由使用基於預期設計條件所選之降額調整來調整AOCV降額，可減少此樂觀或悲觀以改良對時序違規之預測。

可以不同方式決定用於目標單元之預期設計條件。在一些情況下，可模擬積體電路以決定每一目標單元經歷何種條件。通常，STA工具可能沒有執行模擬之能力，因此可使用諸如SPICE之單獨模擬。另一方面，在一些情況下，使用者可能希望探測電路在特定設計條件下是否將滿足其時序需求，因此可能在不執行模擬之情況下規定用於目標單元之預期設計條件。或者，較早進行之模擬可能已辨識預期設計條件，因此使用者可輸入該等預期設計條件。在一些情況下，用於目標單元之預期設計條件可儲存在由STA工具讀取之記錄媒體上。

資料結構可由STA工具維持，該工具儲存降額調整以用於一系列不同預期設計條件。例如，資料結構可為表。或者，資料結構可為用於STA工具之軟體碼之部分，該部分決定用於單元之預期設計條件，然後將一或更多個定義預期設計條件之設計參數映射至對應之降額調整(例如一系列if-then語句可用以設定降額調整，或可查找陣列或其他軟體結構)。當降額調整考慮到單元之兩個或兩個以上設計參數(轉換及負載)時，降額調整可由該等設計參數中之每一者進行索引。

一般而言，可基於預期設計條件下經由目標單元之傳播延遲之模擬變異數來預定針對給定預期設計條件之降額調整。由此，降額調整使用來自標準單元(例如負載及轉換)的多個參數輸入之西格馬(正規)分佈以查看標準單元之延遲如何在該等參數下運轉，以便可基於所選之參數找到額外的降額因數。

在一些情況下，可決定用於單個類型之目標單元之降額調整，且可假定所有邏輯單元可具有類似降額調整。例如，諸如反相器之單個預設單元或另一基本邏輯單元可用以決定降額調整。即使經由不同單元之實際變動略有不同，但單個降額調整仍可產生處理複雜性得以降低的優良結果。

然而，為了更進一步地改良預測準確度及進一步消除樂觀或悲觀，可為不同單元類型設定不同的降額調整，然後可基於目標單元之類型而讀出適當降額調整。

降額調整可為倍增因數，該倍增因數用於與時序降額相乘以產生經調整之降額。在一些情況下，降額調整可增大傳播延遲之變異數，而在其他情況下，變異數可降低。由此，降額調整因數可大於或等於1。此將取決於決定降額調整的設計條件是比用於原始時序降額(如自AOCV表中讀取之降額)之預設設計條件更為適宜還是更不適宜而定。

在已對積體電路設計中至少一個信號路徑之預期時序進行估計之後，可由此決定是否可能發生任何時序違規。藉由以上述方式調整時序降額，可減少錯誤肯定或錯誤否定之時序違規偵測。

自另一態樣可見，本技術提供一種在靜態時序分析期間決定降額調整以用於調整積體電路設計中之目標單元的時序降額之電腦實施方法，其中時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；該方法包括：模擬針對不同於所述預設設計條件之一設計條件的經由目標單元之傳播延遲；基於模擬步驟之結果，決定針對所述不同設計條件的經由目標單元之傳播延遲之第一變異數；基於所述第一變異數及針對所述預設設計條件的經由目標單元之傳播延遲之第二變異數，決定針對所述不同設計條件之降額調整；及儲存降額調整以便在所述靜態時序分析期間使用。

可預先決定降額調整，以便隨後由靜態時序分析工具使用。可針對給定設計條件模擬經由目標單元之傳播延遲，該給定設計條件不同於針對時序降額而假定之預設設計條件。基於模擬結果，可決定在該不同設計條件下經由目標單元之傳播延遲變異數(「第一變異數」)。然後，可基於第一變異數及表示針對預設設計條件的經由目標單元之傳播延遲的第二變異數決定降額調整。然後，可儲存所決定之降額調整以便在一組時序分析期間使用。此方法可重複用於數個不同設計條件以決定用於每一條件之降額調整。

一般而言，可藉由用基於第一變異數所決定之時序降額(亦即反映在不同設計條件下之延遲變動)除以基於第二變異數所決定之時序降額(反映在預設設計條件下之延遲變動)來決定降額調整。以此方式，降額調整乘以預設時序降額將得出經調整之降額，該降額符合降額調整經決定所用於之不同設計條件。

更特定而言，可根據以下方程式決定降額調整：

其中：A是降額調整；n是標準偏差之規定數目；σ _{延遲_不同}是該不同設計條件下之延遲的標準偏差；μ _{延遲_不同}是該不同設計條件下經由目標單元之傳播延遲平均值；σ _{延遲_預設}是預設設計條件下之延遲的標準偏差；及μ _{延遲_預設}是該預設設計條件下經由目標單元之傳播延遲平均值。換言之，標準偏差除以平均值表示用於該不同條件及該預設條件之變異數。

如上文中之論述，可決定降額調整及儲存降額調整以用於一系列不同設計條件，或用於不同類型之目標單元。

自另一態樣可見，本技術提供一種電腦設備，該電腦設備經配置以執行靜態時序分析以用於決定積體電路設計中信號路徑之預期時序；該電腦設備包括處理電路系統，該電路系統經配置以：決定用於信號路徑上之目標單元之時序降額，該時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；決定積體電路設計中目標單元周圍之預期設計條件；基於目標單元之預期設計條件決定降額調整；藉由使用降額調整來調整時序降額以產生經調整之時序降額；及基於用於目標單元之經調整之時序降額決定信號路徑之預期時序。

自又一態樣可見，本技術提供一種電腦設備，該電腦設備用於執行靜態時序分析以用於決定積體電路設計之信號路徑之預期時序；該設備包括用於以下目的之處理手段：決定用於信號路徑上之目標單元之時序降額，該時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；決定積體電路設計中目標單元周圍之預期設計條件；基於目標單元之預期設計條件決定降額調整；藉由使用降額調整來調整時序降額以產生經調整之時序降額來調整時序降額；及基於用於目標單元之經調整之時序降額決定信號路徑之預期時序。

自另一態樣可見，本技術提供一種電腦設備，該電腦設備經配置以決定降額調整，以用於在靜態時序分析期間調整用於積體電路設計中之目標單元之時序降額，其中該時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；該電腦設備包括處理電路系統，該電路系統經配置以：模擬針對不同於所述預設設計條件之一設計條件的經由目標單元之傳播延遲；基於模擬結果，決定針對所述不同設計條件的經由目標單元之傳播延遲之第一變異數；基於所述第一變異數及針對所述預設設計條件的經由目標單元之傳播延遲之第二變異數，決定針對所述不同設計條件的降額調整；及儲存該降額調整以便在所述靜態時序分析期間使用。

自另一態樣可見，本技術提供一種電腦設備，該電腦設備用於決定降額調整，以用於在靜態時序分析期間調整用於積體電路設計中目標單元之時序降額，其中該時序降額表示針對目標單元周圍之預設設計條件的經由目標單元之傳播延遲變動；該電腦設備包括用於以下目的之處理手段：模擬針對不同於所述預設設計條件之一設計條件的經由目標單元之傳播延遲；基於模擬結果，決定針對所述不同設計條件的經由目標單元之傳播延遲之第一變異數；基於所述第一變異數及針對所述預設設計條件的經由目標單元之傳播延遲之第二變異數，決定針對所述不同設計條件的降額調整；及儲存該降額調整以便在所述靜態時序分析期間使用。

本技術之其他態樣、特徵及優勢將在以下實例描述中顯而易見，該描述將結合附圖閱讀。

2‧‧‧電路表示

4‧‧‧降額表

10‧‧‧第一正反器

12‧‧‧「反及」閘

14‧‧‧第二正反器

20‧‧‧時脈節點

22‧‧‧緩衝器

22-1‧‧‧緩衝器

22-3‧‧‧緩衝器

30‧‧‧定界框

40‧‧‧資料

42‧‧‧降額調整

44‧‧‧步驟

46‧‧‧STA工具

48‧‧‧步驟

50‧‧‧步驟

60‧‧‧步驟

62‧‧‧步驟

64‧‧‧步驟

66‧‧‧步驟

68‧‧‧步驟

80‧‧‧點

82‧‧‧設計條件

84‧‧‧設計條件

86‧‧‧設計條件

100‧‧‧電腦設備

102‧‧‧中央處理單元

104‧‧‧隨機存取記憶體

106‧‧‧唯讀記憶體

108‧‧‧網路介面卡

110‧‧‧硬碟驅動器

112‧‧‧顯示器驅動器

114‧‧‧監視器

116‧‧‧使用者輸入/輸出電路

118‧‧‧鍵盤

120‧‧‧滑鼠

122‧‧‧匯流排

第1圖圖示靜態時序方法之實例；第2圖圖示積體電路設計之一部分之示例性表示，該圖圖示具有不同邏輯深度之時脈路徑；第3圖示意地圖示決定電路中目標單元與基準點之間的距離；第4圖圖示可影響經由邏輯單元之傳播延遲變動之不同設計參數；第5圖圖示決定降額調整之方法；第6圖示意地圖示如何選擇不同降額調整以用於不同設計條件；第7圖圖示用於決定針對不同設計條件之降額調整之方程式的實例；及第8圖圖示用於執行靜態時序分析或降額調整決定之方法之電腦設備。

第1圖圖示執行靜態時序分析(static timing analysis；STA)以用於決定積體電路設計是否滿足功能時序需求之一方法。輸入電路表示2以定義積體電路設計。輸入電路表示可藉由使用例如標準單元庫之自動設計工具而產生。例如電路表示可包括網路連線表，該表辨識成為電路之一部分之邏輯單元及該等邏輯單元之互連，以及庫資料，該資料定義單元之特徵，如其時序行為、實體特徵、功率消耗，等等。

對於網路連線表中的每個單元，在降額表4中查找時序降額，在此實例中，該降額表4是進階晶片上變動(advanced on chip variation；AOCV)表。時序降額用以表徵經由單元之傳播延遲之預期變動。例如，降額可辨識變異數、標準偏差或表示預期延遲之預期變動的其他值，或可指示延遲的最大值或最小值。藉由提供對可能之延遲值(例如可由製程、電壓或溫度變異所引起之延遲值)的預期擴展之指示，可由STA工具測試隅角情況，以確保電路有可能在一系列隅角條件下正確運轉。AOCV表4儲存眾多不同的時序降額值，該等值基於積體電路設計中目標單元之相對位置進行索引(更具體而言，基於邏輯深度及距離)。此反映：當相同類型之邏輯單元位於電路內不同的位置時可經歷不同的傳播延遲變動量之事實。

例如，第2圖圖示包括眾多邏輯單元之電路佈局之示意性實例。將理解，大多數真實電路比此實例更為複雜。電路包括資料路徑，該資料路徑包括第一正反器10、「反及(NAND)」閘12及第二正反器14。資料信號在第一正反器10中被捕獲，然後藉由「反及」閘12用另一值加以反及，然後「反及」結果在第二正反器14中被捕獲。第一及第二正反器10、14藉由時脈信號進行時控，該時脈信號源自時脈節點20。用於第一正反器10之時脈信號在到達正反器10之前沿第一時脈路徑橫穿一個緩衝器22，而用於第二正反器14之時脈信號在到達正反器之前沿第二時脈路徑橫穿三個緩衝器22。因此，該兩個時脈路徑具有不同的邏輯深度。即使所有緩衝器22具有相同類型，第二時脈路徑上之第三緩衝器22-3亦將經歷與第一時脈路徑上之第一緩衝器22-1或第二時脈路徑上之更早先的緩衝器相比不同的傳播延遲變動。此情況之原因是，儘管每一單個緩衝器可具有隨著給定信號路徑之邏輯深度增大而可在最小值與最大值之間變化之延遲，但所有先前之邏輯單元將同時經歷最壞情況延遲或最佳情況延遲之可能性變得越來越小。一般而言，沿更長路徑之傳播延遲變動將減少，因為每一單元之延遲變動將趨於在一定程度上互相抵消。因此，在AOCV中，表4可基於信號路徑內給定單元之邏輯深度進行索引，且提供時序降額，該時序降額指示與位於更短邏輯深度之單元相比，位於更長邏輯深度之單元具有更小變動量(例如，如若時序降額指示變異數，則該變異數可更小，而如若時序降額指示最小值/最大值，則該等值可經調整為更靠近延遲平均值)。儘管第2圖圖示時脈路徑具有不同邏輯深度之實例，但同樣地，不同的資料路徑可具有不同的邏輯深度及可由AOCV表4提供不同降額。

來自AOCV表4之時序降額亦可取決於給定邏輯單元與電路之基準點之間的實體距離而定。一般而言，基準點可為電路中之一部分，信號路徑在該部分中分裂以使得下游單元可時序傾斜，以使得在該等分支重新合併之點處需檢查不同分支之間的相對時間(例如在第2圖之實例中，到達正反器14之時脈信號及資料信號可需要滿足某些時序需求)。隨著單元位置相隔更遠，經由單元之傳播變動趨於增大。因此，如若某一單元與基準點距離更大，則AOCV表4可提供具有增大的變動之時序降額。如第3圖中所示，可例如藉由構建圍繞目標單元及基準點之定界框30，然後測量定界框30之相對角之間的對角線長度來決定該距離。

因此，AOCV表4可由單元深度及距離進行索引以選擇用於給定單元之時序降額。然而，AOCV表通常是基於在目標單元周圍之單個設計條件下對標準單元之模擬而決定的，無論特定積體電路設計中該目標單元周圍之實際條件為何。實際上，取決於周圍之電路系統，在設計中，位於不同位置之相同單元可經歷不同設計條件。例如，第4圖圖示可影響延遲變動之多個設計參數之實例。例如，參數可包括到達單元之輸入信號的輸入轉換率(亦即輸入信號上升或下降之速度)，該輸入轉換率之特徵例如可由該信號自第一基準值變更至第二基準值所需時長來表示。此外，設計參數可包括施加至單元之電壓位準變動，如供電電壓。例如，電壓變動可由電阻電壓降所引起。此外，耦接至單元之電容負載可影響單元之傳播延遲，因為較大負載可導致由單元驅動之信號變遷更慢。因此，轉換參數△T、電壓V，及負載C_負載都可影響單元之設計條件，且可能不同於決定AOCV表4時所假定之對應條件。此意謂著利用AOCV表決定之時序降額可在實際上指示一種經由單元之延遲變動，該延遲變動大於或小於單元在操作中實際經歷之延遲變動。此可能是問題，因為樂觀可導致STA工具判定在實際在實務中會發生故障之積體電路設計合格，而悲觀可導致偵測到錯誤肯定時序違規，該結果可導致將額外緩衝器22插入資料或時脈路徑以校正時序違規，從而在製造電路時增大電路面積及電路功率消耗。

因此，來自AOCV表4之時序降額可基於每一單元之預期設計條件而調整。再次參看第1圖，將資料40輸入STA工具，該資料定義用於每一單元之預期設計條件。例如，此資料可源自於積體電路設計之模擬(例如藉由使用SPICE或另一模擬工具來執行)，或測試人員可輸入其意欲測試的某些設計條件。資料40可定義一或更多個參數(例如轉換、負載、電壓)，該等參數表示用於每一單元之設計條件。在一些情況下，可由STA工具從記錄媒體讀取預期設計條件，或經由諸如網路連接之通訊連接接收預期設計條件。

基於用於給定單元之預期設計條件，決定用於該單元之降額調整42。例如，STA工具可維持資料結構，該結構儲存用於不同預期設計條件之眾多不同降額調整值，或設計條件向對應降額調整映射可經編碼至STA工具之軟體中。在已選擇用於給定目標單元之降額調整之後，在步驟44中，取自AOCV表4之時序降額乘以降額調整以產生經調整之降額，該經調整之降額表示在預期條件下經由單元之預期延遲變動。以類似方式，可在設計中決定用於每一目標單元之經調整之降額。然後，STA工具46使用經調整之降額以估計經由電路設計中信號路徑之預期時序。在步驟48中，STA工具決定是否存在任何時序違規。例如，如若相對於時脈信號，資料信號到達邏輯單元之時間過遲且因此在應前往下一階段時錯過時間，則可偵測到設置時間違規。如若偵測到設置時間違規，則電路設計可經修正以校正此問題，例如藉由在時脈路徑中施加額外緩衝器以減緩時脈信號。另一方面，如若資料路徑上之輸入信號在時脈有效變遷之後變更過快，則可偵測到佔用時間(hold time)違規。佔用時間違規可藉由向資料路徑添加額外緩衝器而經校正。在已修正電路設計以試圖消除偵測到的時序違規之後，可重複STA製程以檢查經修正之電路是否滿足時序需求。如若沒有時序違規，則在步驟50中，發出合格報告以指示該電路設計預期將可操作且滿足其時序需求。

因此，藉由基於單元之預期設計條件來調整時序降額，可使時序違規之錯誤肯定或錯誤否定偵測減少，以增大STA工具所發出的合格報告50將正確反映電路將正常運轉之可能性，且減少為了確保正常功能而對額外時序邊際之需求，此需求將導致將額外緩衝器插入信號路徑之額外電路負擔。

第5圖圖示決定將應用於第1圖之STA方法中之降額調整的一方法。在步驟60中，在選定的設計條件(例如對轉換、負載或電壓值之給定選擇)下模擬目標單元。在步驟62中，決定經由單元之傳播延遲變異數以用於該選定之設計條件。在步驟64中，基於在選定設計條件下的延遲變異數及用於計算AOCV表4之在預設設計條件下的延遲變異數來決定針對設計條件之降額調整。例如，一般而言，用於時脈路徑之降額可根據以下公式計算得出：，其中n=西格馬數目

其中，σ _延遲及μ _延遲是標準偏差及傳播延遲之平均值，且n是由STA測試人員選擇之標準偏差之規定數目。一般而言，藉由增大標準偏差數目n，可獲得對電路將滿足其時序需求之更大置信度。然而，此舉之代價可為：將額外緩衝器添加至時序路徑中以處理延遲與平均值相差的更大數目的標準偏差之情況。實踐中，測試人員可選擇確保電路將滿足其時序需求之可能性百分率充分高之值。例如，n=2時，95%之單元將在平均延遲之2個標準偏差內，而n=3時，99.7%之單元將在平均延遲之3個標準偏差內。一般而言，可基於在製造期間損失百萬分之幾的產率是可接受的，從而決定標準偏差的數目。與佔有違規相比，設置違規之標準偏差數目是不同的，因為佔有違規在總體電路設計失敗方面可更為重要。

用於選定之設計條件的降額調整可根據以下方程式計算得出：

其中σ _{索引1_索引2_延遲}及μ _{索引1_索引2_延遲}是用於設計參數索引之傳播延遲之標準偏差及平均值，該等索引表示選定之設計條件(例如索引1可表示轉換及索引2可表示負載)，σ _{aocv_索引_延遲}及μ _{aocv_索引_延遲}是用於設計參數索引之傳播延遲之標準偏差及平均值，該等索引表示為其決定AOCV表之設計條件，且n是選定用於進行測試的標準偏差規定數目。標準偏差除以平均值表示用於給定設計條件之延遲變異數。然後，在步驟66中儲存降額調整因數，例如將因數寫入記錄媒體或將其儲存至表或其他資料結構中。在步驟68中，決定是否存在另一應受測試之設計條件，且如若存在，則該方法返回至用於另一設計條件之步驟60，其中設計參數中之一或更多者與上一設計條件相比有所變化。

以此方式，可決定用於眾多不同設計條件之降額調整，且可將降額調整儲存或編碼至STA工具軟體中以用於第1圖之方法中。除探測不同設計條件之外，亦可決定不同降額調整以用於不同類型之標準單元，以便可在第1圖之步驟42中選定特定於單元之降額調整。

如第6圖中所示，在已辨識用於每一設計條件之降額調整之後，可針對給定的設計參數組選擇特定降額調整。例如，第6圖圖示以下情況：針對轉換及負載預定降額調整，然後，給定單元之轉換及負載值用以索引至表內以選擇待應用之特定降額調整。如第7圖所示，每一組索引可對應於一不同調整因數。例如，在第6圖及第7圖之實例中，假定AOCV表4經決定以用於點80，在該點處，轉換具有由索引1-4辨識之值，且負載具有由索引2-4辨識之值。第7圖圖示如何針對3個不同設計條件82、84、86計算調整因數，其中調整因數表示為了得出用於另一設計條件82、84、86之時序降額，應與用於預設AOCV位置80之時序降額相乘之量。因此，基於其負載及轉換與用於AOCV表之原始負載及轉換的關係，每一位置將最終得到一不同的降額。取決於在表內相對於AOCV轉換負載點之位置，降額調整因數可大於或小於1，以便增大或減小變動量。此反映：條件是否比AOCV預設條件更適宜或更不適應。

然後，計算得出的降額校正可納入使用標準STA工具設定之腳本(例如工具命令語言(tool command language；tcl)腳本)，以找到每一轉換/負載範圍內之單元並應用額外降額，以基於該等單元在表中之位置而使該等單元更快或更慢。此舉移除了藉由使用僅針對一個點而產生之AOCV表4而引入的對時序路徑之任何悲觀或樂觀。例如，用於實現此目的之示例tcl腳本如下所示：if{$extocv_mode eq「max」}{

# extocv_mode=max

#遲上升邊緣

set_timing_derate-cell_delay-aocvm_guardband-late 1.19054[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0632894 && effective_capacitance_max>0.0267575)}]]

#遲下降邊緣

set_timing_derate-cell_delay-aocvm_guardband-late 1.08526[get_cells-of[get_pins-hier *-filter{(actual_fall_transition_max>0.0632894 && effective_capacitance_max>0.0267575)}]]

#早上升邊緣

Set_timing_derate-cell_delay-aocvm_guardband-early 0.52692[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0632894 && effective_capacitance_max>0.0267575)}]]

#早下降邊緣

Set_timing_derate-cell_delay-aocvm_guardband-early 0.078915[get_cells-of[get_pins-hier *-filter {(actual_fall_transition_max>0.0632894 && effective_capacitance_max>0.0267575)}]] } elseif{{$extocv-_mode eq「all」}{

# extocv_mode=all

#遲上升邊緣-此部分取決於轉換及負載值設定降額調整

set_timing_derate-cell_delay-aocvm_guardband-late 1.27445[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max<=0.00225333 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.31487[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.00225333 && actual_rise_transition_max<=0.0111313 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.37017[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0111313 && actual_rise_transition_max<=0.0288873 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.38929[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0288873 && actual_rise_transition_max<=0.0632894 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.40761 [get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0632894 && actual_rise_transition_max<=0.133203 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.42543[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.133203 && actual_rise_transition_max<=0.273032 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.41743[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.273032 && actual_rise_transition_max<=0.552688 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.42141[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.552688 && actual_rise_transition_max<=1.112 && && effective_capacitance_max>0.10919 && effective_capacitance_max<=0.000152169)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.07982[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max<=0.00225333 && effective_capacitance_max>0.000152169 && effective_capacitance_max<=0.00102477)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.17128[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.00225333 && actual_rise_transition_max<=0.0111313 && effective_capacitance_max>0.000152169 && effective_capacitance_max<=0.00102447)}]]

set_timing_derate-cell_delay-aocvm_guardband-late 1.26147[get_cells-of[get_pins-hier *-filter{(actual_rise_transition_max>0.0111313 && actual_rise_transition_max<=0.0288873 && effective_capacitance_max>0.000152169 && effective_capacitance_max<=0.00102447)}]]

第8圖圖示電腦設備100之實例，該電腦設備100可用於實施上述方法。電腦設備可為通用電腦，包括中央處理單元102、隨機存取記憶體104、唯讀記憶體106、網路介面卡108、硬碟驅動器110、顯示器驅動器112及監視器114，且具有鍵盤118及滑鼠120之使用者輸入/輸出電路116，上述各者全部經由共用匯流排122連接。在操作中，中央處理單元102將執行電腦程式指令，該等指令可儲存在隨機存取記憶體104、唯讀記憶體106及硬碟驅動器110中之一或更多者中，或經由網路介面卡108動態地下載。所執行處理之結果可經由顯示器驅動器112及監視器114向使用者展示。用於控制通用電腦100之操作之使用者輸入可自鍵盤118或滑鼠120經由使用者輸入輸出電路116而接收。將理解，電腦程式可以多種不同的電腦語言寫入。電腦程式可儲存及分佈在記錄媒體上或動態地下載至通用電腦100。在適當電腦程式控制下操作時，通用電腦100可執行上述技術且可被視作形成用於執行上述技術之設備。通用電腦100之架構可能顯著不同，且第8圖僅為一個實例。或者，上述技術可以更分佈式之方式實施，其中第8圖中圖示之通用電腦100可經擴展及/或由基礎設施替代，該基礎設施包括在單獨的實體設備上實施之組件，該等單獨的實體設備共享執行該等技術所需之處理。該等單獨的實體設備可在實體上最接近於彼此，或甚至可位於完全不同的實體位置。在一些配置中，該種基礎設施係稱作「雲端計算」佈置。由電腦100執行之軟體工具可用以分析時序及設計。例如，可使用商售STA工具或自身STA工具。

儘管本發明之說明性實施例已在本文中藉由參考附圖進行詳細描述，但將理解，本發明並非限定於彼等精確實施例，且熟習該項技術者在不背離如所附申請專利範圍所定義之本發明範疇及精神之情況下，可在彼等實施例中實現多種變更及修改。