KR102109101B1 - Ntv 영역에서의 정적 타이밍 분석 방법 및 그 장치 - Google Patents

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Abstract

정적 타이밍 분석 방법 및 그 장치를 개시한다. 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법는 집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 단계와, 상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 단계와, 상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 및 상기 스케일링 팩터에 기초하여 보정된 딜레이 분포 정보를 계산하는 단계를 포함한다.

Description

NTV 영역에서의 정적 타이밍 분석 방법 및 그 장치{STATIC TIMING ANALYSIS METHOD AND APPARTUS ON NEAR THRESHOLD VOLTAGE REGION}
본 발명은 니어 쓰레스홀드 볼티지(Near Threshold Voltage, NTV) 영역에서의 정적 타이밍 분석에 관한 것으로, 보다 상세하게는 가우시안 분포 및 로그노말 분포를 이용하여 게이트의 딜레이 분포를 추정하고, 슬루 변수 전파 효과를 반영하기 위한 스케일링 팩터를 곱하여 보정하며, 컨볼루션을 통해 합성 딜레이 분포를 계산해 NTV 영역에서 정확한 타이밍 분석을 수행할 수 있는 정적 타이밍 분석 방법 및 그 장치에 관한 것이다.
컴퓨터를 이용한 반도체 설계 자동화 기법과 관련된 EDA(Electronic Design Automation) 툴(tool)을 이용할 경우, 리버티(Liberty) 라이브러리에서 딜레이와 변화 모델을 포함하고 있는 표준 라이브러리를 제공할 수 있다.
리버티 라이브러리는 딜레이 모델로 NLDM(Non Linear Delay Model)을 사용할 경우, 전기 용량(capacitance)/슬루(slew)에 대한 2D(Dimensional) 테이블이 구성되고, 변화 모델의 경우 최신 리버티 표준에 LVF(Liberty Variation Format) 표준이 정의되었다. 여기서, NLDM은 2D 테이블 기반의 딜레이 모델로 출력 슬루와 출력 딜레이의 두 종류의 테이블을 포함할 수 있다.
LVF는 전기 용량/슬루 별 딜레이 외에 시그마 값을 정의할 수 있으며 이 정보를 이용해 STA(Static Timing Analysis)에서 분포 추출이 가능하다. 다만, 전기 용량/슬루 단위로 분포를 정의할 수 없는 단점이 존재한다.
여기서, STA는 EDA 툴을 이용한 반도체 설계 과정에서 설계된 회로의 임계 경로 딜레이(Critical path delay)를 시뮬레이션하여 검증하는 과정을 포함하고, 특정 부분의 딜레이가 요구되는 동작 주파수의 주기보다 작아야 온전한 회로 동작을 기대할 수 있다.
종래 기술에 따른 라이브러리 생성 방법에 따르면, 종래의 딜레이 분포는 가우시안(Gaussian) 분포를 가정하나, 반도체 공정에서 미세 공정이 발전하면서 논-가우시안(non-Gaussian) 분포 특성이 두드러질 수 있다.
특히, 로직 게이트(logic gate)의 동작 속도가 현저하게 감소되는 니어 쓰레스홀드 볼티지(near-threshold voltage, NTV) 영역 및 서브-쓰레스홀드 볼티지(sub-threshold voltage) 영역에서는 분포가 가우시안 분포를 따르지 않고, 로그노말(lognormal)분포에 가깝다는 연구가 존재하고, EDA 툴을 이용한 실험 결과에 따르면 로그노말 분포에 가까운 분포와 가우시안 분포에 가까운 분포가 혼재하였다.
다만, 종래 기술에 따른 라이브러리 포맷 중 대표적인 LVF는 셀의 아크/슬루/전기 용량 별 시그마 값을 따로 정의하게 해주나 변화 모델은 가우시안 모델로 고정되는 문제점이 존재한다.
또한, STA에서 on chip variation을 고려하기 위한 기술 중 하나인 POCV(Parametric On-Chip Variation) 기법의 경우 가우시안 분포라는 가정하에 3시그마를 계산므로 NTV 영역의 로그노말 분포를 고려하지 못하는 문제점이 존재한다. 로그노말 분포의 평균 값과 시그마를 적용하더라도 기존의 가우시안 분포의 누적으로 사용되는 수식을 사용할 수 없다.
한국공개특허 제10-2016-0090638호, "집적 회로의 정적 타이밍 분석 방법" 한국공개특허 제10-2013-0110961호, "반도체 집적 회로 및 그 설계 방법" 한국공개특허 제10-2008-0004774호, "타이밍 라이브러리 및 이를 포함하는 셀 라이브러리 구축 방법"
본 발명은 하이브리드로 모델링하는 라이브러리를 생성하여 보다 정확한 딜레이 분포를 예측할 수 있는 정적 타이밍 분석 방법 및 그 장치를 제공하고자 한다.
또한, 본 발명은 딜레이 분포에 스케일링 팩터를 곱하여 슬루 전파 효과를 반영하는 정적 타이밍 분석 방법 및 그 장치를 제공하고자 한다.
또한, 본 발명은 보정된 딜레이 분포들을 컨볼루션하여 합산 딜레이 분포를 계산하는 정적 타이밍 분석 방법 및 그 장치를 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 정적 타이밍 분석장치는, 집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 제1 라이브러리 저장부와, 상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 제2 라이브러리 저장부와, 상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 정보 및 상기 스케일링 팩터 정보에 기초하여 보정된 딜레이 분포 정보를 계산하는 분포 결정부를 포함한다.
또한, 상기 동작영역은 니어 쓰레스홀드 볼티지(Near Threshold Voltage) 영역일 수 있다.
또한, 상기 타이밍 패스는 크리티컬 패스일 수 있다.
또한, 상기 제1 라이브러리 저장부는, 전기 용량 및 슬루에 기초하여 상기 동작영역에서의 게이트에 대한 딜레이 정보를 계산하고, 상기 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산하며, 상기 가우시안 분포 및 상기 로그노말 분포에 대한 에러 정보에 기초하여 상기 딜레이 분포 정보를 계산하고 상기 제1 라이브러리에 저장할 수 있다.
또한, 상기 제2 라이브러리 저장부는, 스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인하고, 상기 제1 라이브러리에 기초하여 상기 패스의 제2 딜레이 분포 정보를 확인하며, 상기 제1 및 제2 딜레이 분포 정보에 기초하여 스케일링 팩터 정보를 생성하고 상기 제2 라이브러리에 저장할 수 있다.
또한, 상기 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 상기 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인하는 확인부를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 정적 타이밍 분석 방법은 집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 단계와, 상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 단계와, 상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 및 상기 스케일링 팩터에 기초하여 보정된 딜레이 분포 정보를 계산하는 단계를 포함한다
본 발명의 일 실시예에 따른 정적 타이밍 분석 방법 및 그 장치는 하이브리드로 모델링하는 라이브러리를 생성하여 보다 정확한 딜레이 분포를 예측할 수 있다.
또한, 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법 및 그 장치는 딜레이 분포에 스케일링 팩터를 곱하여 슬루 전파 효과를 반영할 수 있다.
또한, 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법 및 그 장치는 보정된 딜레이 분포들을 컨볼루션하여 합산 딜레이 분포를 계산할 수 있다.
도 1은 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치를 구성하는 분포 결정부의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 제1 라이브러리에 저장하는 단계의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 제2 라이브러리에 저장하는 단계의 흐름도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 “실시예”, “예”, “측면”, “예시” 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 본 명세서 및 청구항들에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치의 블록도이다.
도 1을 참조하면, 정적 타이밍 분석 장치(100)는 제1 라이브러리 저장부(110)와, 제2 라이브러리 저장부(120)와, 분포 결정부(130)를 포함한다.
제1 라이브러리 저장부(110)는 집적회로의 동작영역에서의 딜레이 분포 정보를 계산하고, 이를 제1 라이브러리에 저장한다.
동작영역은 일반적인 슈퍼 쓰레스홀드 볼티지(Super Threshold Voltage)인 1.2V가 아닌 니어 쓰레스홀드 볼티지(Near Threshold Voltage, NTV) 영역을 포함할 수 있다.
또한, 동작영역은 서브 쓰레스홀드 볼티지(sub-threshold voltage)에 상응하는 0.3V 부터 0.6V 수준의 동작 전압 영역을 포함할 수 있다.
또한, 동작영역은 로직 게이트(logic gate)의 동작 속도가 현저하게 감소하는 특정 동작전압 영역을 포함할 수 있다.
딜레이는 집적회로 내의 임의의 시작점과 도착점 사이의 전기적 신호 전달에 소요되는 시간을 포함할 수 있다.
또한, 딜레이는 하나의 게이트의 입력과 출력 사이의 딜레이를 나타내는 게이트 딜레이 및 연속적인 게이트들의 집합에서 최초 입력과 최종 출력 사이의 딜레이를 나타내는 경로 딜레이(path delay)를 포함할 수 있다.
제1 라이브러리 저장부(110)는 전기 용량(capacitance) 및 슬루(slew)에 기초하여 동작영역에서의 게이트에 대한 딜레이 정보를 계산할 수 있다.
게이트는 AND게이트, OR게이트, NAND게이트 또는 버퍼 등일 수 있다.
슬루는 집적 회로 내의 임의의 지점에서 전기적 신호가 현재 상태에서 다른 상태로 전이(transit)하는데 소요되는 시간을 포함할 수 있다.
슬루는 컴퓨터를 이용한 반도체 설계 자동화 기법에 따라 반도체의 회로로부터 측정될 수 있다.
딜레이 정보는 전기 용량 및 슬루에 따른 게이트들 각각의 딜레이를 포함할 수 있다.
제1 라이브러리 저장부(110)는 딜레이 정보를 전기 용량의 변화와 슬루 변화에 기초하여 계산할 수 있다.
또한, 제1 라이브러리 저장부(110)는 딜레이 정보를 전기 용량 대비 슬루로 계산할 수 있다.
딜레이 정보는 입력부터 출력까지의 연속적인 게이트들의 딜레이를 포함할 수 있다.
이때, 제1 라이브러리 저장부(110)는 연속적인 게이트들의 딜레이를 포함하는 딜레이 정보를 연속적인 게이트들 각각의 딜레이와 슬루 에러에 해당하는 값과 표준 편차에 해당하는 값을 이용하여 계산할 수 있다.
제1 라이브러리 저장부(110)는 딜레이 정보에 기초하여 가우시안 분포(Gaussian distribution) 및 로그노말 분포(Lognormal distribution)에 대한 에러 정보를 계산할 수 있다.
에러 정보는 딜레이 정보에 포함된 딜레이들을 가우시안 분포로 변환하여 계산된 제1 에러 값들과, 딜레이 정보에 포함된 딜레이 값들을 로그노말 분포로 변환하여 계산된 제2 에러 값들을 포함할 수 있다.
제1 라이브러리 저장부(110)는 가우시안 분포 및 로그노말 분포에 대한 에러 정보에 기초하여 딜레이 분포 정보를 결정할 수 있다.
딜레이 분포 정보는 딜레이들에 대응되는 딜레이 분포들을 포함하는 테이블일 수 있다.
테이블은 세로 변수로서 전기 용량이 설정되고, 가로 변수로서 슬루가 설정될 수 있다.
제1 라이브러리 저장부(110)는 딜레이 값들 각각에 대해여 계산된 제1 에러 값과 제2 에러 값을 비교하여 상대적으로 낮은 에러 값을 가지는 분포를 해당 딜레이의 분포로 결정할 수 있다.
제1 라이브러리 저장부(110)는 가우시안 분포와 로그노말 분포의 중간 값에 해당하는 제1 분포 및 제2 분포를 결정할 수 있다.
여기서, 제1 분포는 가우시안에 가까운 분포이고, 제2 분포는 로그노말에 가까운 분포일 수 있다.
예를 들어, 제1 라이브러리 저장부(110)는 제1 에러 값과 제2 에러 값의 비교 결과에서 가우시안 분포와 로그노말 분포 중 어느 하나로 결정하기 어려운 경우 제1 분포와 제2 분포 중 어느 하나로 결정할 수 있다.
제1 라이브러리 저장부(110)는 딜레이 분포 정보를 제1 라이브러리에 저장할 수 있다.
제2 라이브러리 저장부(120)는 동작영역에서의 슬루 편차 전파 효과(slew variation propagation)를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장할 수 있다.
슬루 편차 전파 효과는 슬루(slew)의 산포가 연결된 게이트를 거치며 점점 증가하는 현상을 의미하며, 컨볼루션(convolution) 만으로는 딜레이 분포의 언더에스터메이트(underesimate)가 발생할 수 있다.
제2 라이브러리 저장부(120)는 스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인할 수 있다.
스케일링 팩터는 슬루 편차 전파를 보정하는 값일 수 있다.
스케일링 팩터는 패스를 형성하는 게이트 별로 독립적인 값일 수 있다.
스케일링 팩터는 게이트의 특성에 따라 결정될 수 있다.
게이트의 특성은 게이트를 구성하는 모스펫(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들의 물리적인 스펙(width, length 등)과 이러한 모스펫들의 회로적인 조합에 의해 나타나는 특성일 수 있다.
측정 게이트를 포함하는 패스는 2개의 게이트로 형성될 수 있다.
측정 게이트는 패스를 형성하는 게이트 중 앞 단(첫 번째 단)의 게이트를 의미할 수 있다.
즉, 제2 라이브러리 저장부(120)는 임의의 패스의 합성 딜레이 분포를 이용하여 패스의 앞 단을 구성하는 게이트의 스케일링 팩터를 계산 및 저장하고 필요 시 이를 이용하여 딜레이 위반 여부를 확인할 수 있다.
계산된 스케일링 팩터는 앞 단의 게이트가 동일하여도 뒷 단의 임의의 게이트의 특성에 따라 달라질 수 있다.
따라서, 제2 라이브러리 저장부(120)는 다른 특성(스펙)을 가지는 게이트로 뒷 단이 구성된 패스들 각각의 스케일링 팩터를 계산하고 이들의 평균 값을 측정 게이트(앞단의 게이트)의 스케일링 팩터로 저장할 수 있다.
시뮬레이션을 수행하기 위한 툴은 HSPICE, HSIM, Nanosim, StarSIM, 또는 XA 등일 수 있다.
또한, 제2 라이브러리부(120)는 측정 게이트를 포함하는 패스를 3개 이상의 게이트로 구성하여 측정 게이트(앞 단의 게이트)의 스케일링 팩터를 계산할 수 있다.
또한, 제2 라이브러리부(120)는 집적회로의 크리티컬 패스를 형성하는 평균 적인 게이트 수를 고려하여 측정 게이트를 포함하는 패스를 구성하는 게이트들의 수를 결정하고, 측정 게이트(앞 단의 게이트)의 스케일링 팩터를 계산할 수 있다.
제1 딜레이 분포 정보는 패스를 구성하는 게이트들 각각의 딜레이 분포를 합성한 합성 딜레이 분포를 포함할 수 있다.
즉, 제1 딜레이 분포 정보는 임의의 측정 게이트를 포함하는 패스의 합성 딜레이 분포를 포함할 수 있다.
제2 라이브러리 저장부(120)는 제1 라이브러리에 기초하여 측정 게이트를 포함하는 패스의 제2 딜레이 분포 정보를 확인할 수 있다.
제2 라이브러리 저장부(120)는 패스를 구성하는 게이트들의 전기 용량 및 슬루에 기초하여 기 저장된 제1 라이브러리에 의해 패스를 구성하는 게이트들 각각에 대한 딜레이 분포를 결정할 수 있다.
제2 라이브러리 저장부(120)는 결정된 게이트들 각각에 대한 딜레이 분포를 순차적으로 컨볼루션하여 패스에 대한 합성 딜레이 분포를 계산할 수 있다.
딜레이 분포와 합성 딜레이 분포는 뮤(평균 값)와 시그마(표준 편차 값)로 나타낼 수 있다.
제2 라이브러리 저장부(120)는 측정 게이트를 포함하는 패스에 대한 합성 딜레이 분포를 포함하는 제2 딜레이 분포 정보를 확인할 수 있다.
즉, 제2 딜레이 분포 정보는 임의의 측정 게이트를 포함하는 패스들의 합성 딜레이 분포들을 포함할 수 있다.
제2 라이브러리 저장부(120)는 제1 및 제2 딜레이 분포 정보에 기초하여 측정 게이트의 스케일링 팩터를 포함하는 스케일링 팩터 정보를 생성하고, 제2 라이브러리에 저장할 수 있다.
제2 라이브러리 저장부(120)는 제1 딜레이 분포 정보와, 제2 딜레이 분포 정보에 기초하여 임의의 패스를 구성하는 게이트들 중 측정 게이트(앞 단의 게이트)의 스케일링 팩터를 포함하는 스케일링 팩터 정보를 생성할 수 있다.
예를 들어, 제2 라이브러리 저장부(120)는 '컨볼루션을 통해 계산된 합성 딜레이 분포의 시그마 값(sigma 1)'에 대한 '시뮬레이션을 통해 확인된 합성 딜레이 분포의 시그마 값(sigma 2)'의 비(sigma 2 / sigma 1)에 의해 패스에 포함되는 측정 게이트의 스케일링 팩터를 계산할 수 있다.
이와 같이, 정적 타이밍 분석 장치(100)는 임의의 측정 게이트들에 대한 스케일링 팩터들을 포함하는 스케일링 팩터 정보를 생성하고, 제2 라이브러리에 저장할 수 있다.
즉, 정적 타이밍 분석 장치(100)는 게이트들에 대한 스케일링 팩터들을 계산 및 저장하고 필요 시 이를 사용하여 정확한 타이밍 분석을 수행할 수 있다.
분포 결정부(130)는 제1 및 제2 라이브러리에 기초하여 타이밍 패스를 형성하는 게이트들에 대한 딜레이 분포 정보 및 스케일링 팩터 정보를 결정하고, 딜레이 분포 정보 및 스케일링 팩터 정보에 기초하여 보정된 딜레이 분포 정보를 계산할 수 있다.
타이밍 패스는 집적회로에 포함된다.
타이밍 패스는 집적회로에 포함되는 패스들 중 크리티컬 패스(critical path)일 수 있다.
타이밍 패스는 집적회로에 포함된 패스들 중 가장 딜레이가 큰 패스일 수 있다.
분포 결정부(130)는 타이밍 패스를 형성하는 게이트들 각각의 전기 용량과 슬루를 확인할 수 있다.
분포 결정부(130)는 확인된 전기 용량과 슬루에 기초하여 제1 라이브러리에 의해 타이밍 패스를 형성하는 게이트들 각각의 딜레이 분포를 결정할 수 있다.
분포 결정부(130)는 타이밍 패스를 형성하는 게이트들의 수 및 게이트들 각각의 특성을 확인할 수 있다.
분포 결정부(130)는 확인된 게이트들의 수 및 게이트들 각각의 특성에 기초하여 제2 라이브러리에 의해 타이밍 패스를 형성하는 게이트들 각각의 스케일링 팩터를 결정할 수 있다.
분포 결정부(130)는 타이밍 패스를 형성하는 게이트들 중 뒷 단 게이트들 각각의 딜레이 분포에 결정된 스케일링 팩터들을 곱하여 보정된 딜레이 분포를 계산할 수 있다.
여기서, 뒷 단 게이트들은 첫 번째 단(앞 단) 이후의 게이트들을 의미할 수 있다.
예를 들면, 타이밍 패스가 제1 게이트, 제2 게이트 및 제3 게이트의 순서로 패스를 형성하는 경우, 제1 게이트의 딜레이 분포는 보정 없이 그대로 사용할 수 있다.
즉, 보정된 딜레이 분포는 두 번째 단부터 결정될 수 있다.
분포 결정부(130)는 제2 게이트의 딜레이 분포에 제1 게이트의 스케일링 팩터와 제2 게이트의 스케일링 팩터를 곱하여 제2 게이트의 보정된 딜레이 분포를 결정할 수 있다.
분포 결정부(130)는 제3 게이트의 딜레이 분포에 제1 게이트의 스케일링 팩터와 제2 게이트의 스케일링 팩터와, 제3 게이트의 스케일링 팩터를 곱하여, 제3 게이트의 보정된 딜레이 분포를 결정할 수 있다.
즉, 분포 결정부(130)는 타이밍 패스를 구성하는 딜레이 분포 중 첫 번째 단 이후의 게이트들 각각에 스케일링 팩터들을 누적으로 곱하여 보정된 딜레이 분포들을 결정할 수 있다.
따라서, 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치는 NTV영역에서 게이트들의 딜레이 분포 추정에 가우시안 분포 및 로그노말 분포를 이용하여 보다 정확한 분포를 추정할 수 있다.
또한, 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치는 슬루 편차 전파 효과를 반영한 스케일링 팩터로 딜레이 분포를 보정하여 보다 정확한 분포를 결정할 수 있다.
본 발명의 일 실시예에 따른 정적 타이밍 분석 장치는 확인부(미도시)를 더 포함할 수 있다.
확인부는 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인할 수 있다.
이때, 앞 단 게이트는 타이밍 패스의 첫 번째 단의 게이트를 의미할 수 있다.
뒷 단 게이트들은 첫 번째 단 이후의 게이트들을 의미할 수 있다.
확인부는 계산된 합성 딜레이 분포에 기초하여 집적회로의 타이밍 위반여부를 확인할 수 있다.
예를 들어, 집적회로가 요구하는 데이터 요구 시간(data required time)과 합성 딜레이 분포를 비교하여, 데이터 요구 시간이 합성 딜레이 분포의 평균 딜레이 보다 짧은 경우 타이밍 위반일 수 있다.
또한, 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치(100)는 컨볼루션을 이용해 합성 딜레이 분포를 계산하여 로그노말 분포에도 대응할 수 있다.
도 2는 본 발명의 일 실시예에 따른 정적 타이밍 분석 장치를 구성하는 분포 결정부의 동작을 설명하기 위한 도면이다.
도 2의 동작은 도 1의 정적 타이밍 분석 장치에 의해 수행될 수 있다.
도 2를 참조하면, 분포 결정부(130)는 집적회로의 크리티컬 패스(210)를 결정할 수 있다. 크리티컬 패스(210)는 제1 게이트(211), 제2 게이트(212), 제3 게이트(213) 및 제4 게이트(214)로 형성된 패스일 수 있다.
분포 결정부(130)는 크리티컬 패스(210)를 형성하는 게이트들(211, 212, 213, 214) 각각의 전기 용량 및 슬루에 기초하여 제1 라이브러리 저장부(110)의 제1 라이브러리에 의해 게이트들 각각의 딜레이 분포를 결정할 수 있다.
분포 결정부(130)는 게이트들(211, 212, 213, 214) 각각의 전기 용량 및 슬루에 따라 제1 및 제2 게이트(211, 212)의 분포를 가우시안 분포(221, 222)로 제3 및 제4 게이트(223, 224)의 분포를 로그로말 분포(223, 224)로 결정할 수 있다.
분포 결정부(130)는 크리티컬 패스(210)를 형성하는 게이트들의 수 및 게이트들 각각의 특성에 기초하여 제2 라이브러리 저장부(120)의 제2 라이브러리에 의해 게이트들 각각의 스케일링 팩터를 결정할 수 있다.
즉, 제1 게이트(211)의 스케일링 팩터를 s1으로 결정할 수 있고, 제2 게이트(212)의 스케일링 팩터를 s2로 결정할 수 있으며, 제3 게이트(213)의 스케일링 팩터를 s3로 결정할 수 있고, 제4 게이트(214)의 스케일링 팩터를 s4로 결정할 수 있다.
분포 결정부(130)는 크리티컬 패스(210)를 형성하는 앞 단 게이트(211)의 딜레이 분포(221 또는 231)를 보정 없이 그대로 사용할 수 있다.
분포 결정부(130)는 크리티컬 패스(210)를 형성하는 뒷 단 게이트들(212, 213, 214)의 결정된 스케일링 팩터들을 곱하여 보정된 딜레이 분포들(232, 233, 234)을 계산할 수 있다.
여기서, 뒷 단 게이트들은 패스를 구성하는 게이트들 중 맨 앞 단 이후의 게이트들을 의미할 수 있다.
즉, 분포 결정부(130)는 제1 게이트(211)의 분포(221)(=딜레이 분포(231))를 그대로 사용하고, 제2 게이트(212)의 분포(222)에 k2(=s1*s2)를 곱하여 보정된 딜레이 분포(232)를 계산할 수 있으며, 제3 게이트(213)의 분포(223)에 k3(=s1*s2*s3)를 곱하여 보정된 딜레이 분포(233)를 계산할 수 있고, 제 4 게이트(214)의 분포(224)에 k4(=s1*s2*s3*s4)를 곱하여 보정된 딜레이 분포(234)를 계산할 수 있다.
분포 결정부(130)는 앞 단 게이트의 딜레이 분포(231)과 뒷 단 게이트들의 보정된 딜레이 분포들(232, 233, 234)을 순차적으로 컨볼루션(convolution)하여 합성 딜레이 분포(241)를 계산할 수 있다.
즉, 분포 결정부(130)는 순차적으로 제1 게이트의 딜레이 분포(231)와, 제2 게이트의 보정된 딜레이 분포(232)을 컨볼루션하고, 그 결과를 다시 제3 게이트의 보정된 딜레이 분포(233)과 컨볼루션하며, 그 결과를 다시 제4 게이트의 보정된 딜레이 분포(234)과 컨볼루션하여 합성 딜레이 분포(241)를 계산할 수 있다.
확인부는 계산된 합성 딜레이 분포(241)에 기초하여 집적회로의 타이밍 위반 여부를 확인할 수 있다.
도 3은 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 흐름도이다.
도 3에 도시된 정적 타이밍 분석 방법은 도 1에 도시된 정적 타이밍 분석 장치(100)에 의해 수행될 수 있다.
도 3을 참조하면, 정적 타이밍 분석 장치(100)는 S310 단계에서, 집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장한다.
정적 타이밍 분석 장치(100)는 S320 단계에서, 동작영역에서의 패스들의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장한다.
정적 타이밍 분석 장치(100)는 S330 단계에서, 제1 및 제2 라이브러리에 기초하여 집적회로에 포함된 타이밍 패스들 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 딜레이 분포 및 스케일링 팩터에 기초하여 보정된 딜레이 분포 정보를 계산한다.
도 4는 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 제1 라이브러리에 저장하는 단계의 흐름도이다.
도 4에 도시된 정적 타이밍 분석 방법은 도 1에 도시된 정적 타이밍 분석 장치(100)에 의해 수행될 수 있다.
도 4를 참조하면, 제1 라이브러리 저장부(110)는 S410 단계에서, 전기 용량 및 슬루에 기초하여 동작영역에서의 게이트에 대한 딜레이 정보를 계산한다.
제1 라이브러리 저장부(110)는 S420 단계에서, 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산한다.
제1 라이브러리 저장부(110)는 S430 단계에서, 가우시안 분포 및 로그노말 분포에 대한 에러 정보에 기초하여 딜레이 분포 정보를 결정하고 제1 라이브러리에 저장한다.
도 5는 본 발명의 일 실시예에 따른 정적 타이밍 분석 방법의 제2 라이브러리에 저장하는 단계의 흐름도이다.
도 5에 도시된 정적 타이밍 분석 방법은 도 1에 도시된 정적 타이밍 분석 장치(100)에 의해 수행될 수 있다.
도 5를 참조하면, 제2 라이브러리 저장부(120)는 S510 단계에서, 스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인한다.
제2 라이브러리 저장부(120)는 S520 단계에서, 제1 라이브러리에 기초하여 패스의 제2 딜레이 분포 정보를 확인한다.
제2 라이브러리 저장부(120)는 S530 단계에서, 제1 및 제2 딜레이 분포 정보에 기초하여 상기 측정 게이트의 스케일링 팩터를 포함하는 스케일링 팩터 정보를 생성하고 제2 라이브러리에 저장한다.
도 3 내지 도 5에 도시된 정적 타이밍 분석 방법은 도 1 및 도 2를 참조하여 설명한 정적 타이밍 분석 장치의 동작 방법과 동일하므로 이외 상세한 설명은 생략한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 컴퓨터로 구현되는 정적 타이밍 분석 장치에 의해 수행되는 정적 타이밍 분석 방법에 있어서,
    집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 단계;
    상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 단계; 및
    상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 및 상기 스케일링 팩터에 기초하여 보정된 딜레이 분포 정보를 계산하는 단계를 포함하고,
    상기 보정된 딜레이 분포 정보를 계산하는 단계는,
    상기 게이트들 중 제n 게이트(여기서, n은 2 이상의 자연수)의 딜레이 분포에 상기 게이트들 중 제1 게이트 내지 제n 게이트에 대한 스케일링 팩터들을 누적으로 곱하여 상기 제n 게이트의 보정된 딜레이 분포를 결정하고, 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 순차적으로 컨볼루션하여 합성 딜레이 분포를 계산하며,
    상기 게이트들 각각에 대한 스케일링 팩터는,
    상기 게이트들 각각의 게이트 특성에 따라 독립적인 값으로 결정되고,
    상기 게이트 특성은,
    게이트를 구성하는 모스펫(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들의 폭(width) 및 길이(length)와 같은 물리적인 스펙을 포함하는 것을 특징으로 하는
    정적 타이밍 분석 방법.
  2. 제1항에 있어서,
    상기 동작영역은 니어 쓰레스홀드 볼티지(Near Threshold Voltage) 영역인 정적 타이밍 분석 방법.
  3. 제1항에 있어서,
    상기 타이밍 패스는 크리티컬 패스인 정적 타이밍 분석 방법.
  4. 제1항에 있어서,
    상기 제1 라이브러리에 저장하는 단계는,
    전기 용량 및 슬루에 기초하여 상기 동작영역에서의 게이트에 대한 딜레이 정보를 계산하는 단계;
    상기 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산하는 단계; 및
    상기 가우시안 분포 및 상기 로그노말 분포에 대한 에러 정보에 기초하여 상기 딜레이 분포 정보를 결정하고 상기 제1 라이브러리에 저장하는 단계를 포함하는
    정적 타이밍 분석 방법.
  5. 제1항에 있어서,
    상기 제2 라이브러리에 저장하는 단계는,
    스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인하는 단계;
    상기 제1 라이브러리에 기초하여 상기 패스의 제2 딜레이 분포 정보를 확인하는 단계; 및
    상기 제1 및 제2 딜레이 분포 정보에 기초하여 상기 측정 게이트의 스케일링 팩터를 포함하는 스케일링 팩터 정보를 생성하고 상기 제2 라이브러리에 저장하는 단계를 포함하는
    정적 타이밍 분석 방법.
  6. 제1항에 있어서,
    상기 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 상기 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인하는 단계를 더 포함하는
    정적 타이밍 분석 방법.
  7. 집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 제1 라이브러리 저장부;
    상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 제2 라이브러리 저장부; 및
    상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 정보 및 상기 스케일링 팩터 정보에 기초하여 보정된 딜레이 분포 정보를 계산하는 분포 결정부를 포함하고,
    상기 분포 결정부는,
    상기 게이트들 중 제n 게이트(여기서, n은 2 이상의 자연수)의 딜레이 분포에 상기 게이트들 중 제1 게이트 내지 제n 게이트에 대한 스케일링 팩터들을 누적으로 곱하여 상기 제n 게이트의 보정된 딜레이 분포를 결정하고 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 순차적으로 컨볼루션하여 합성 딜레이 분포를 계산하며,
    상기 게이트들 각각에 대한 스케일링 팩터는,
    상기 게이트들 각각의 게이트 특성에 따라 독립적인 값으로 결정되고,
    상기 게이트 특성은,
    게이트를 구성하는 모스펫(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들의 폭(width) 및 길이(length)와 같은 물리적인 스펙을 포함하는 것을 특징으로 하는
    정적 타이밍 분석 장치.
  8. 제7항에 있어서,
    상기 동작영역은 니어 쓰레스홀드 볼티지(Near Threshold Voltage) 영역인 정적 타이밍 분석 장치.
  9. 제7항에 있어서,
    상기 타이밍 패스는 크리티컬 패스인 정적 타이밍 분석 장치.
  10. 제7항에 있어서,
    상기 제1 라이브러리 저장부는,
    전기 용량 및 슬루에 기초하여 상기 동작영역에서의 게이트에 대한 딜레이 정보를 계산하고, 상기 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산하며, 상기 가우시안 분포 및 상기 로그노말 분포에 대한 에러 정보에 기초하여 상기 딜레이 분포 정보를 계산하고 상기 제1 라이브러리에 저장하는
    정적 타이밍 분석 장치.
  11. 제7항에 있어서,
    상기 제2 라이브러리 저장부는,
    스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스들에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인하고, 상기 제1 라이브러리에 기초하여 상기 패스의 제2 딜레이 분포 정보를 확인하며, 상기 제1 및 제2 딜레이 분포 정보에 기초하여 스케일링 팩터 정보를 생성하고 상기 제2 라이브러리에 저장하는
    정적 타이밍 분석 장치.
  12. 제7항에 있어서,
    상기 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 상기 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인하는 확인부를 더 포함하는
    정적 타이밍 분석 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113505554B (zh) * 2021-07-05 2024-08-16 台山市利华电子厂有限公司 时效预校准方法及系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101841385B1 (ko) * 2017-01-02 2018-03-22 연세대학교 산학협력단 다중 분포들을 활용하여 라이브러리를 재구성하는 장치 및 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7650246B2 (en) * 2005-08-31 2010-01-19 International Business Machines Corporation Process and apparatus for estimating circuit delay
JP4664231B2 (ja) * 2006-05-12 2011-04-06 富士通セミコンダクター株式会社 タイミング解析方法及びタイミング解析装置
KR20080004774A (ko) 2006-07-06 2008-01-10 삼성전자주식회사 타이밍 라이브러리 및 이를 포함하는 셀 라이브러리 구축방법
KR101904417B1 (ko) 2012-03-30 2018-10-08 삼성전자주식회사 반도체 집적 회로 및 그 설계 방법
US20150370955A1 (en) * 2014-06-18 2015-12-24 Arm Limited Method for adjusting a timing derate for static timing analysis
KR102324782B1 (ko) 2015-01-22 2021-11-11 삼성전자주식회사 집적 회로의 정적 타이밍 분석 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101841385B1 (ko) * 2017-01-02 2018-03-22 연세대학교 산학협력단 다중 분포들을 활용하여 라이브러리를 재구성하는 장치 및 방법

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