KR101904417B1 - 반도체 집적 회로 및 그 설계 방법 - Google Patents

반도체 집적 회로 및 그 설계 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 반도체 집적 회로의 설계 방법은 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성하는 단계; 및 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성하는 단계를 포함한다.

Description

반도체 집적 회로 및 그 설계 방법{Semiconductor integrated circuit and method of designing the same}
본 발명의 기술적 사상은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는, 반도체 집적 회로 및 그 설계 방법에 관한 것이다.
반도체 집적 회로의 설계는, 반도체 시스템으로부터 얻고자 하는 동작을 기술하는 칩에 대한 행위(behavior) 모델을, 필요한 구성 요소들 간의 연결을 기술하는 구체적인 구조 모델로 변환하는 작업이다. 이러한 반도체 집적 회로의 설계 과정에서 반도체 집적 회로에 포함되는 셀들에 대한 라이브러리(library)를 생성하고, 생성된 라이브러리를 이용하여 반도체 집적 회로를 구현하는 경우 반도체 집적 회로의 설계 및 구현에 소요되는 시간과 비용을 줄일 수 있는 장점이 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 소자의 특성이 변경되는 경우 레이아웃의 변경 없이 신규 라이브러리를 신속하게 생성할 수 있는 반도체 집적 회로의 설계 방법을 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 핀 트랜지스터의 특성이 변경되는 경우 레이아웃의 변경 없이 신규 라이브러리를 신속하게 생성할 수 있는 핀 트랜지스터의 설계 방법을 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 반도체 소자의 특성이 변경되는 경우 레이아웃의 변경 없이 신속하게 신규 라이브러리를 생성하여 설계되는 반도체 집적 회로를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 핀 트랜지스터의 특성이 변경되는 경우 레이아웃의 변경 없이 신속하게 신규 라이브러리를 생성하여 설계되는 반도체 집적 회로를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 반도체 소자의 특성이 변경되는 경우 레이아웃의 변경 없이 신규 라이브러리를 신속하게 생성할 수 있는 반도체 집적 회로의 설계 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 반도체 소자의 특성이 변경되는 경우 레이아웃의 변경 없이 신속하게 생성된 신규 라이브러리를 기록한 저장 매체를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 반도체 소자의 특성이 변경되는 경우 레이아웃의 변경 없이 신규 라이브러리를 신속하게 생성할 수 있는 반도체 집적 회로의 설계 장치를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 반도체 집적 회로의 설계 방법은 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어(marking layer)를 생성하는 단계; 및 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성하는 단계를 포함한다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자의 특성 변화는, 전기적 특성 및 열 특성 중 적어도 하나의 변화를 포함할 수 있다.
실시예들에 있어서, 생성된 상기 신규 라이브러리에 따르면, 상기 적어도 하나의 반도체 소자의 너비가 변경되어도 상기 복수의 반도체 소자들의 피치(pitch)는 일정할 수 있다.
실시예들에 있어서, 상기 표시 레이어를 생성하는 단계는, 상기 적어도 하나의 반도체 소자에 대하여 제1 표시 레이어를 생성하는 단계; 및 상기 적어도 하나의 반도체 소자를 포함하는 셀(cell)에 대하여 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함할 수 있다. 실시예들에 있어서, 상기 제2 표시 레이어를 생성하는 단계는, 상기 셀의 바운더리(boundary)에 대하여 상기 제2 표시 레이어를 생성할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자는 복수의 활성 핀들을 포함하는 핀 트랜지스터(finFET)를 포함할 수 있다. 상기 표시 레이어를 생성하는 단계는, 상기 복수의 활성 핀들 중 적어도 하나의 활성 핀의 너비를 변경하도록, 상기 적어도 하나의 활성 핀을 표시하는 상기 표시 레이어를 생성할 수 있다. 상기 표시 레이어를 생성하는 단계는, 상기 적어도 하나의 활성 핀에 대하여 제1 표시 레이어를 생성하는 단계; 및 상기 적어도 하나의 활성 핀을 포함하는 셀에 대하여 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함할 수 있다. 생성된 상기 신규 라이브러리에 따르면, 상기 적어도 하나의 활성 핀의 너비가 변경되어도 상기 복수의 활성 핀들의 핀 피치(fin pitch)는 일정할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자는 단일 활성 핀을 포함하는 핀 트랜지스터를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 반도체 소자들은 복수의 핀 트랜지스터들을 포함할 수 있다. 상기 복수의 핀 트랜지스터들의 임계 전압들은 서로 다를 수 있다. 상기 표시 레이어를 생성하는 단계는, 상기 서로 다른 임계 전압들을 기초로 하여 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터의 너비를 변경하도록, 상기 적어도 하나의 핀 트랜지스터를 표시하는 상기 표시 레이어를 생성할 수 있다. 상기 표시 레이어를 생성하는 단계는, 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터에 대하여 제1 표시 레이어를 생성하는 단계; 및 상기 적어도 하나의 핀 트랜지스터를 포함하는 셀에 대하여 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터는 복수의 활성 핀들을 포함하고, 상기 표시 레이어를 생성하는 단계는, 상기 서로 다른 임계 전압들을 기초로 하여 상기 적어도 하나의 핀 트랜지스터에 포함된 상기 복수의 활성 핀들 중 적어도 하나의 활성 핀의 너비를 변경하도록, 상기 적어도 하나의 활성 핀을 표시하는 상기 표시 레이어를 생성할 수 있다. 상기 표시 레이어를 생성하는 단계는, 상기 적어도 하나의 활성 핀에 대하여 제1 표시 레이어를 생성하는 단계; 및 상기 적어도 하나의 활성 핀을 포함하는 셀에 대하여 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함할 수 있다. 생성된 상기 신규 라이브러리에 따르면, 상기 적어도 하나의 활성 핀의 너비가 변경되어도 상기 복수의 활성 핀들의 핀 피치는 일정할 수 있다.
실시예들에 있어서, 반도체 집적 회로의 설계 방법은 상기 표시 레이어를 생성하는 단계 전에, 디자인 룰(design rule) 및 디자인 제약 조건들(constraints) 중 적어도 하나를 기초로 상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화량을 결정하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 반도체 집적 회로의 설계 방법은 상기 표시 레이어를 생성하는 단계 전에, 상기 복수의 반도체 소자들을 제조하기 위한 상기 레이아웃을 제공하는 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 핀 트랜지스터의 설계 방법은 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터의 특성 변화를 기초로 상기 적어도 하나의 핀 트랜지스터의 너비, 높이, 그리고 상기 적어도 하나의 핀 트랜지스터와 인접한 핀 트랜지스터 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 핀 트랜지스터를 표시하는 표시 레이어를 생성하는 단계; 및 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 핀 트랜지스터의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성하는 단계를 포함한다.
또한, 본 발명의 다른 기술적 사상에 따른 반도체 집적 회로는 복수의 반도체 소자들을 포함하는 반도체 집적 회로로서, 상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 상기 적어도 하나의 반도체 소자의 특성 변화를 기초로 생성되는 표시 레이어를 이용하여 제공된 신규 라이브러리에 따라 가변적인 너비, 높이 및 스페이스 중 적어도 하나를 가진다.
실시예들에 있어서, 상기 표시 레이어는, 상기 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비 및 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 반도체 소자를 표시할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자의 특성 변화는, 전기적 특성 및 열 특성 중 적어도 하나의 변화를 포함할 수 있다.
실시예들에 있어서, 상기 신규 라이브러리는, 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비가 변경되도록 생성될 수 있다.
실시예들에 있어서, 상기 신규 라이브러리에 따르면, 상기 적어도 하나의 반도체 소자의 너비가 변경되어도 상기 복수의 반도체 소자들의 피치는 일정할 수 있다.
실시예들에 있어서, 상기 표시 레이어는, 상기 적어도 하나의 반도체 소자에 대한 제1 표시 레이어; 및 상기 적어도 하나의 반도체 소자를 포함하는 셀에 대한 제2 표시 레이어 중 적어도 하나를 포함할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자는 복수의 활성 핀들을 포함하는 핀 트랜지스터를 포함할 수 있다. 상기 표시 레이어는, 상기 복수의 활성 핀들 중 적어도 하나의 활성 핀의 너비를 변경하도록, 상기 적어도 하나의 활성 핀을 표시할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 반도체 소자는 단일 활성 핀을 포함하는 핀 트랜지스터를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 반도체 소자들은 복수의 핀 트랜지스터들을 포함할 수 있다. 상기 복수의 핀 트랜지스터들의 임계 전압들은 서로 다를 수 있다. 상기 표시 레이어는, 상기 서로 다른 임계 전압들을 기초로 하여 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터의 너비를 변경하도록, 상기 적어도 하나의 핀 트랜지스터를 표시할 수 있다.
실시예들에 있어서, 상기 반도체 집적 회로는 SoC(System on Chip)로 구현될 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 반도체 집적 회로는 복수의 핀 트랜지스터들을 포함하는 반도체 집적 회로로서, 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터는, 상기 적어도 하나의 핀 트랜지스터의 특성 변화를 기초로 생성되는 표시 레이어를 이용하여 제공된 신규 라이브러리에 따라 가변적인 너비, 높이 및 스페이스 중 적어도 하나를 가진다.
또한, 본 발명의 다른 기술적 사상에 따른 컴퓨터로 읽을 수 있는 기록 매체는 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나를변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성하는 단계; 및 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성하는 단계를 포함하는 반도체 집적 회로의 설계 방법을 실행하기 위한 프로그램을 기록한다.
또한, 본 발명의 다른 기술적 사상에 따른 저장 매체는 컴퓨터에 의해 읽기 가능하고 반도체 집적 회로를 설계하기 위해 컴퓨터에 의해 사용될 수 있는 하나 이상의 셀 라이브러리를 기록한 저장 매체로서, 상기 셀 라이브러리는, 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이 및 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 상기 표시 레이어를 적용하여 생성된다.
또한, 본 발명의 다른 기술적 사상에 따른 반도체 집적 회로의 설계 장치는 반도체 집적 회로의 레이아웃을 설계하는 레이아웃 설계부; 및 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나 변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성하고, 상기 레이아웃에 상기 표시 레이어를 적용하여 신규 라이브러리를 생성하는 라이브러리 설계부를 포함한다.
실시예들에 있어서, 상기 라이브러리 설계부는, 상기 표시 레이어를 생성하는 표시 레이어 생성부; 상기 레이아웃에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비, 높이 및 스페이스 중 적어도 하나가 변경된 상기 신규 라이브러리를 생성하는 라이브러리 생성부; 및 생성된 상기 신규 라이브러리가 설정된 조건에 적합한지 검증하는 라이브러리 검증부를 포함할 수 있다. 상기 라이브러리 생성부는, 상기 레이아웃 설계부에서 설계된 상기 레이아웃들을 저장하는 레이아웃 데이터베이스; 및 상기 라이브러리 검증부에서 검증된 상기 라이브러리들을 저장하는 라이브러리 데이터베이스를 더 포함할 수 있다.
실시예들에 있어서, 상기 반도체 집적 회로의 설계 장치는 상기 반도체 집적 회로를 포함하는 시스템을 설계하는 시스템 설계부; 상기 시스템을 기초로 상기 반도체 집적 회로에서 필요한 기능들을 설계하는 기능 설계부; 및 상기 필요한 기능들을 기초로 하여 상기 반도체 집적 회로에 포함되는 논리 회로들을 설계하는 논리 회로 설계부를 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 집적 회로의 설계 방법은 반도체 소자의 특성 변화를 기초로 반도체 소자의 너비, 높이 및 스페이스 중 적어도 하나를 변경하도록, 반도체 소자를 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 표시 레이어를 적용하여 반도체 소자의 너비, 높이 및 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성함으로써, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않아도 되므로 반도체 집적 회로의 설계에 소요되는 시간과 비용을 줄일 수 있다.
또한, 반도체 소자의 특성 변경을 반영하여 다양한 라이브러리를 신속하게 개발하여 제공할 수 있으므로 사용자의 편의를 도모할 수 있다. 이와 같이, 다양한 라이브러리를 제공함으로써 라이브러리에 저장된 셀의 종류가 풍부해질 수 있으므로, 반도체 집적 회로의 설계에 융통성이 생기고, 이에 따라, 칩의 최적 설계의 가능성도 커진다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 설계 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로의 설계 방법을 개략적으로 나타내는 흐름도이다.
도 3은 도 1에 포함된 라이브러리 설계부의 일 예를 구체적으로 나타내는 블록도이다.
도 4는 도 2의 반도체 집적 회로의 설계 방법에 포함된 라이브러리의 설계 단계의 일 예를 구체적으로 나타내는 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 6은 도 5의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 7은 도 5 및 도 6의 I-I' 선에 따른 단면도이다.
도 8은 도 5의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 9는 도 5 및 도 8의 I-I' 선에 따른 단면도를 나타낸다.
도 10은 도 5에 표시된 A 영역을 나타내는 레이아웃이다.
도 11은 도 10의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 12는 도 11의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 14는 도 13의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 15는 도 13 및 도 14의 II-II' 선에 따른 단면도이다.
도 16은 도 13의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 17은 도 13 및 도 16의 II-II' 선에 따른 단면도이다.
도 18은 도 13에 표시된 B 영역을 나타내는 레이아웃이다.
도 19는 도 18의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 20은 도 19의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로에 포함되는 반도체 소자의 너비에 따른 전류를 나타내는 그래프이다.
도 22은 본 발명의 일 실시예에 따른 반도체 집적 회로에 포함되는 반도체 소자의 너비에 따른 임계 전압을 나타내는 그래프이다.
도 23은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 24는 도 23의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 25는 도 23의 레이아웃에 적용된 표시 레이어의 다른 예를 나타낸다.
도 26은 도 23의 레이아웃에 적용된 표시 레이어의 또 다른 예를 나타낸다.
도 27은 도 24 내지 도 26 중 하나의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 28은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 29는 도 28의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 30은 도 28 및 도 29의 III-III' 선에 따른 단면도이다.
도 31은 도 28 및 도 29의 IV-IV' 선에 따른 단면도이다.
도 32는 도 28에 표시된 C 영역을 나타내는 레이아웃이다.
도 33은 도 32의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 34는 도 33의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 35는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 36은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 설계 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 집적 회로 설계 장치(1)는 시스템 설계부(10), 기능 설계부(20), 논리(logic) 회로 설계부(30), 레이아웃(layout) 설계부(40) 및 라이브러리 설계부(50)를 포함할 수 있다. 반도체 집적 회로 설계 장치(1)에서 제공되는 설계 결과는 반도체 공정 모듈(2)에 전달되어, 반도체 집적 회로로 구현될 수 있다.
시스템 설계부(10)는 반도체 집적 회로를 포함하는 시스템을 설계할 수 있다. 다시 말해, 시스템 설계부(10)는 반도체 집적 회로를 포함하는 시스템을 선택할 수 있다. 예를 들어, 시스템은 메모리 시스템, 컴퓨팅 시스템 또는 통신 시스템 등일 수 있다. 이하에서는, 편의상 시스템이 메모리 시스템인 경우를 예로 하여 본 실시예에 따른 반도체 집적 회로의 설계 장치를 설명하기로 한다.
기능 설계부(20)는 시스템을 기초로 반도체 집적 회로에서 필요한 기능들을 설계할 수 있다. 구체적으로, 시스템이 메모리 시스템인 경우 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러가 필요하므로, 이때 메모리 컨트롤러에서 필요한 기능들을 설계할 수 있다.
논리 회로 설계부(30)는 필요한 기능들을 기초로 하여 반도체 집적 회로에 포함되는 논리 회로들을 설계할 수 있다. 구체적으로, 메모리 컨트롤러에서 필요한 기능들을 기초로 하여 논리 회로들, 예를 들어, 논리합 게이트(gate), 논리곱 게이트, 플립플롭(flip flop) 등과 같은 논리 회로들을 설계할 수 있다.
레이아웃 설계부(40)는 논리 회로들을 기초로 하여 반도체 집적 회로의 레이아웃을 설계할 수 있다. 구체적으로, 논리 회로들, 예를 들어, 논리합 게이트, 논리곱 게이트 및 플립플롭에 따른 레이아웃을 설계할 수 있다. 이때, 레이아웃은 반도체 집적 회로에서 각 소자들의 배치와 배선 상태를 나타낸다.
이러한 레이아웃의 설계는, 최근 반도체 장치의 고집적화가 빠르게 진행됨에 따라 더욱 많은 시간과 비용이 필요한 공정이 되어 가고 있다. 따라서, 이를 절약하기 위한 기술의 일종으로, 표준 셀(standard cell) 기반의 레이아웃 설계 기법이 이용될 수 있다. 표준 셀 기반의 레이아웃 설계 기법은 반복적으로 쓰이는 논리합 게이트 또는 논리곱 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 필요한 곳에 배치, 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
라이브러리 설계부(50)는 레이아웃을 기초로 하여 반도체 집적 회로에 대한 라이브러리를 설계할 수 있다. 구체적으로, 반도체 집적 회로에 포함되는 셀들에 대한 셀 라이브러리를 설계할 수 있다. 본 실시예에서, 라이브러리 설계부(50)는 반도체 소자의 전기적 특성 또는 열 특성과 같은 특성 변경을 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어(marking layer)를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 신규 라이브러리를 생성할 수 있다. 이러한 신규 라이브러리를 생성하는 과정은, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고 기 제작된 레이아웃을 이용하므로, 반도체 집적 회로의 설계에 소요되는 시간과 비용을 크게 줄일 수 있다. 라이브러리 설계부(50)에 대한 상세한 설명은 도 3을 참조하여 후술하기로 한다.
여기서, 라이브러리는 관련된 파일의 집합을 의미하는데, 특히 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)에는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
본 실시예에서, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 셀을 조합시킨 논리 설계, 배치, 배선이 행해 진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
이와 같이 표준 셀을 이용한 집적 회로는 반주문형 집적 회로의 한 가지로서, 미리 설계되어 라이브러리에 저장된 표준 셀을 사용하고 이들 간의 배선을 최소화하도록 셀들을 배치하여 구현된다. 따라서, 완전 주문형 집적 회로에 비해 개발 비용이 적고 개발 기간을 단축시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로의 설계 방법을 개략적으로 나타내는 흐름도이다.
도 2를 참조하면, 반도체 집적 회로의 설계 방법은 도 1에 도시된 반도체 집적 회로의 설계 장치에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하 생략된 내용이라 하더라도 도 1에 도시된 반도체 집적 회로의 설계 장치에 관하여 이상에서 기술된 내용은 본 실시예에 따른 반도체 집적 회로의 설계 방법에도 적용된다.
S10 단계에서, 반도체 집적 회로를 포함하는 시스템을 설계한다.
S20 단계에서, 시스템을 기초로 반도체 집적 회로에서 필요한 기능들을 설계한다.
S30 단계에서, 기능들을 기초로 하여 반도체 집적 회로에 포함되는 논리 회로들을 설계한다.
S40 단계에서, 논리 회로들을 기초로 하여 반도체 집적 회로의 레이아웃을 설계한다.
S50 단계에서, 레이아웃을 기초로 하여 반도체 집적 회로에 대한 라이브러리를 설계한다. 본 실시예에서, 라이브러리를 설계하는 단계는, 반도체 소자의 특성 변경을 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 신규 라이브러리를 생성할 수 있다.
상술된 반도체 집적 회로의 설계 방법에 따라 설계된 라이브러리를 기초로 하여 광 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 설계된 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 반도체 집적 회로를 구현할 수 있다.
본 실시예에 따르면, 반도체 소자의 특성 변경을 기초로 반도체 소자의 너비가 변경된 신규 라이브러리를 기초로 하여 광 근접 보정 등을 수행함으로써, 반도체 소자의 너비가 변경된 반도체 집적 회로를 구현할 수 있다. 이때, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고 기 제작된 레이아웃을 이용하므로, 반도체 집적 회로의 설계에 소요되는 시간과 비용을 크게 줄일 수 있다.
상술한 반도체 집적 회로의 설계 방법은 컴퓨터로 수행 가능한 반도체 집적 회로 설계 프로그램에 의한 절차(procedure)로 표현될 수 있다. 이와 같이, 컴퓨터로 상기 반도체 집적 회로의 설계 프로그램을 수행함으로써, 반도체 집적 회로의 설계 방법이 구현될 수 있다. 따라서, 본 실시예에 따른 반도체 집적 회로의 설계 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
도 3은 도 1에 포함된 라이브러리 설계부의 일 예를 구체적으로 나타내는 블록도이다.
도 3을 참조하면, 라이브러리 설계부(50)는 표시 레이어 생성부(51), 라이브러리 생성부(52), 라이브러리 검증부(53), 레이아웃 데이터베이스(54) 및 라이브러리 데이터베이스(55)를 포함할 수 있다. 라이브러리 설계부(50)에서 설계된 라이브러리는 반도체 공정 모듈(2)에 전달되어, 반도체 집적 회로로 구현될 수 있다.
표시 레이어 생성부(51)는 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 적어도 하나의 반도체 소자의 너비를 변경하도록, 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성할 수 있다. 본 실시예에 따르면, 반도체 소자의 특성 변화가 발생하면, 반도체 소자의 너비가 변경된 신규 라이브러리를 생성하는데, 이를 위해 너비를 변경할 반도체 소자를 표시하는 표시 레이어를 생성할 수 있다. 본 실시예에서, 표시 레이어는 어노테이션 레이어(annotation layer)라고 지칭될 수 있다. 구체적으로, 일 실시예에서, 표시 레이어 생성부(51)는 적어도 하나의 반도체 소자를 표시하는 제1 표시 레이어(미도시)를 생성할 수 있다. 다른 실시예에서, 표시 레이어 생성부(51)는 적어도 하나의 반도체 소자를 포함하는 셀을 표시하는 제2 표시 레이어(미도시)를 생성할 수 있다. 이때, 제2 표시 레이어는 셀의 바운더리(cell boundary)를 표시할 수 있다. 또 다른 실시예에서, 표시 레이어 생성부(51)는 적어도 하나의 반도체 소자를 표시하는 제1 표시 레이어 및 적어도 하나의 반도체 소자를 포함하는 셀을 표시하는 제2 표시 레이어를 생성할 수 있다. 이에 대해서는 도 24 내지 26을 참조하여 후술하기로 한다.
반도체 소자의 특성 변화는, 전기적 특성 또는 열 특성 변화를 포함할 수 있고, 이러한 특성 변화에 따라, 반도체 소자의 높이 및 너비, 그리고 반도체 소자와 인접한 반도체 소자 사이의 스페이스(space) 중 적어도 하나가 변경될 수 있다. 반도체 소자가 예를 들어, 20 nm 급 이하로 스케일링 다운(scaling down)됨에 따라, 임플란트 등의 공정만으로 반도체 소자의 특성 변화를 충분히 반영하여 반도체 소자를 제조하기가 어렵다. 따라서, 반도체 소자의 특성 변화에 따라 반도체 소자의 높이, 너비 및 스페이스 중 적어도 하나를 변경하고, 이를 위해 표시 레이어를 생성하는 방법이 요구된다. 이하에서는, 반도체 소자의 높이, 너비 및 스페이스의 변경에 따른 반도체 소자의 너비가 변경되는 경우에 대해 상술하기로 한다.
먼저, 반도체 소자의 높이가 변경되는 경우, 예를 들어, 반도체 공정이 개선되어 반도체 소자의 높이가 증가하는 경우, 이에 적응적으로 너비를 변경할 반도체 소자를 표시하는 표시 레이어를 생성할 수 있다. 반도체 소자의 높이는 3차원 정보이므로 레이아웃에 표시되지 않으므로, 반도체 소자의 높이 변경에 적응적으로 반도체 소자의 너비 변경 정보를 신규 라이브러리에 반영할 필요가 있다. 그러나, 본 발명은 이에 한정되지 않고, 반도체 소자의 높이가 감소하는 경우에도 적용될 수 있다.
예를 들어, 반도체 소자가 핀 트랜지스터이고, 그 높이는 40 nm이고, 너비는 20 nm 일 수 있다. 이때, 핀 트랜지스터의 높이가 50 nm로 증가하는 경우, 핀 트랜지스터의 너비는 이에 적응적으로 감소할 수 있는데, 예를 들어, 핀 트랜지스터의 너비는 18 nm, 16 nm 또는 14 nm로 변경될 수 있다. 이와 같이, 반도체 소자의 높이가 변경되는 경우 이에 적응적으로 반도체 소자의 너비가 변경되는 신규 라이브러리를 생성할 필요가 있는바, 이를 위해, 너비가 변경될 반도체 소자를 표시할 표시 레이어를 생성할 수 있다.
다음으로, 반도체 소자의 너비 또는 스페이스가 변경되는 경우, 예를 들어, 반도체 소자의 너비 또는 스페이스가 증가하는 경우, 이에 적응적으로 스페이스 또는 너비를 변경할 반도체 소자를 표시하는 표시 레이어를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 반도체 소자의 너비 또는 스페이스가 감소하는 경우에도 적용될 수 있다.
일 실시예에서, 복수의 반도체 소자들이 일정한 피치(pitch)를 가지고 배치되는 경우, 반도체 소자의 너비가 변경되더라도 이에 적응적으로 스페이스가 변경되면 피치는 변하지 않을 수 있으므로, 디자인 룰(design rule)에 위배되지 않고 반도체 소자의 설계를 변경하는 신규 라이브러리를 생성할 수 있다. 또한, 복수의 반도체 소자들이 일정한 피치를 가지고 배치되는 경우, 인접한 반도체 소자들 사이의 스페이스가 변경되더라도 이에 적응적으로 너비가 변경되면 피치는 변하지 않을 수 있으므로, 디자인 룰에 위배되지 않고 반도체 소자의 설계를 변경하는 신규 라이브러리를 생성할 수 있다.
예를 들어, 반도체 소자의 너비가 20 nm이고, 스페이스가 40 nm인 경우 피치는 60 nm일 수 있다. 이때, 반도체 소자의 너비가 18 nm, 16 nm, 또는 14 nm로 변경될 경우 스페이스가 42 nm, 44 nm, 도는 46 nm로 변경되면 피치는 변하지 않을 수 있다. 이와 같이, 반도체 소자의 너비 또는 스페이스가 변경되는 경우 이에 적응적으로 반도체 소자의 너비가 변경되는 신규 라이브러리를 생성할 필요가 있는바, 이를 위해, 너비가 변경될 반도체 소자를 표시할 표시 레이어를 생성할 수 있다.
다른 실시예에서, 복수의 반도체 소자들이 일정한 피치를 가지고 배치되지 않는 경우라도, 반도체 소자들 사이의 간격이 상대적으로 넓어서 반도체 소자의 너비에 대한 제약이 크지 않은 경우, 반도체 소자의 너비 또는 스페이스가 변경되더라도 디자인 룰에 위배되지 않고 반도체 소자의 설계를 변경하는 신규 라이브러리를 생성할 수 있다.
라이브러리 생성부(52)는 표시 레이어 생성부(51)에서 생성된 표시 레이어를 기 제작된 레이아웃에 적용하여 반도체 소자의 너비가 변경된 신규 라이브러리를 생성할 수 있다. 이때, 기 제작된 레이아웃은 레이아웃 데이터베이스(54)에 저장된 복수의 레이아웃들 중 하나일 수 있다. 이와 같이, 본 실시예에 따르면, 반도체 소자의 특성 변화에 따라 신규 레이아웃을 설계하여 반도체 집적 회로를 구현하는 대신에, 기 제작된 레이아웃에 표시 레이어를 적용하여 신규 라이브러리를 생성할 수 있다. 따라서, 레이아웃 설계에 소요되는 시간을 줄일 수 있으므로, 반도체 집적 회로의 설계에 소요되는 시간과 비용을 크게 줄일 수 있다.
라이브러리 검증부(53)는 라이브러리 생성부(52)에서 생성된 신규 라이브러리가 설정된 조건에 적합한지 검증할 수 있다. 구체적으로, 라이브러리 검증부(53)는 생성된 신규 라이브러리에 대해 특성화(characterization)를 수행할 수 있다. 이때, 신규 라이브러리에서 변경된 너비를 넷리스트 추출(netlist extraction)에 반영하여 특성화를 수행할 수 있다. 특성화는 단자 간의 신호 전달 지연, 또는 셋업(set up)/홀드(hold) 타임 및 펄스 너비 등과 같은 타이밍(timing) 정보, 전력 소모, 트랜지스터의 수, 셀의 높이/너비 또는 단자 커패시턴스 등과 같은 파라미터, 및 핀(pin) 커패시턴스와 같은 기술 종속적인 정보의 값들을 추출한다.
레이아웃 데이터베이스(54)는 도 1의 레이아웃 설계부(4)에서 설계된 레이아웃을 저장할 수 있고, 라이브러리 데이터베이스(55)는 라이브러리 검증부(53)에서 제공되는 라이브러리를 저장할 수 있다. 라이브러리 데이터베이스(55)는 다양한 셀 라이브러리들을 저장할 수 있고, 사용자의 요구에 따라 다양한 셀 라이브러리들 중 적어도 하나를 제공할 수 있다.
사용자의 요구에 따라 선택된 셀 라이브러리는 반도체 공정 모듈(2)에 제공되어, 광 근접 보정 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 선택된 셀 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 반도체 집적 회로를 구현할 수 있다.
본 실시예에 따르면, 반도체 소자의 특성 변경에도 불구하고 레이아웃은 새로 설계하지 않고, 기 제작된 레이아웃을 이용하여 신규 라이브러리를 생성할 수 있다. 이때, 신규 라이브러리는 반도체 공정 모듈(2)에 제공되어, 기 제작된 레이아웃과 비교하여 반도체 소자의 너비가 변경된 반도체 집적 회로를 구현할 수 있다.
도 4는 도 2의 반도체 집적 회로의 설계 방법에 포함된 라이브러리의 설계 단계의 일 예를 구체적으로 나타내는 흐름도이다.
도 4를 참조하면, 라이브러리의 설계 단계는 도 3에 도시된 라이브러리 설계부(50)에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하 생략된 내용이라 하더라도 도 3에 도시된 라이브러리 설계부(50)에 관하여 이상에서 기술된 내용은 본 실시예에 따른 라이브러리의 설계 단계에도 적용된다.
S510 단계에서, 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 너비 및 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나의 변화량을 결정한다. 구체적으로, 디자인 룰 및 디자인 제약 조건들(constraints) 중 적어도 하나를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이 또는 스페이스의 변화량을 결정할 수 있다. 다른 실시예에서, S510 단계는, 라이브러리 설계 단계 이전에 미리 수행될 수도 있다.
S520 단계에서, 결정된 변화량을 기초로 하여 상기 적어도 하나의 반도체 소자의 너비를 변경하도록 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어를 생성한다.
S530 단계에서, 기 제작된 레이아웃에 생성된 표시 레이어를 적용하여 신규 라이브러리를 생성한다.
S540 단계에서, 신규 라이브러리가 원하는 조건에 적합하게 생성되었는지 검증한다.
S550 단계에서, 검증된 신규 라이브러리를 원하는 고객에게 제공한다.
상술한 라이브러리의 설계 방법은 컴퓨터로 수행 가능한 라이브러리 설계 프로그램에 의한 절차로 표현될 수 있다. 이와 같이, 컴퓨터로 상기 라이브러리 설계 프로그램을 수행함으로써, 라이브러리의 설계 방법이 구현될 수 있다. 따라서, 본 실시예에 따른 라이브러리의 설계 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다. 구체적으로, 도 5는 반도체 집적 회로에 포함된 표준 셀의 일 예를 나타낸다.
도 5를 참조하면, 반도체 집적 회로(100)는 복수의 활성 핀들(active fins)(110), 복수의 더미(dummy) 핀들(120), 복수의 게이트 전극들(130), 복수의 더미 게이트 전극들(135), 복수의 소스/드레인 컨택들(140), 두 입력 단자들(150), 두 입력 콘택들(155) 및 출력 단자(160)를 포함할 수 있다. 복수의 활성 핀들(110)은 제1 내지 제6 활성 핀들(111 내지 116)을 포함할 수 있고, 복수의 더미 핀들(120)은 제1 내지 제4 더미 핀들(121 내지 124)을 포함할 수 있다. 본 실시예에서, 반도체 집적 회로(100)는 낸드(NAND) 게이트 셀일 수 있다.
먼저, 복수의 활성 핀들(110) 및 복수의 더미 핀들(120)은 포함하는 복수의 핀들은 단일 공정을 통해 반도체 기판(미도시) 상에 미리 형성될 수 있다. 이어서, 복수의 게이트 전극들(130) 및 복수의 더미 게이트 전극들(135)을 포함하는 게이트 전극들, 그리고 복수의 소스/드레인 컨택들(140)이 형성될 수 있다. 이어서, 두 입력 단자들(150) 및 출력 단자(160)가 형성될 수 있다.
서로 인접하게 배치되는 복수의 활성 핀들(110)은 하나의 핀 트랜지스터(fin Field Effect Transistor, finFET)를 구성할 수 있다. 이로써, 하나의 핀 트랜지스터를 구성하는 활성 핀들의 개수에 비례하여 핀 트랜지스터에서 채널 너비가 증가할 수 있으므로, 핀 트랜지스터에 흐르는 전류량이 증가할 수 있다. 핀 트랜지스터에서 채널 너비에 대해서는 이하에서 상술하기로 한다.
본 실시예에서, 제1 내지 제3 활성 핀들(111, 112, 113)은 PMOS 트랜지스터를 구성하고, 제4 내지 제6 활성 핀들(114, 115, 116)은 NMOS 트랜지스터를 구성할 수 있다. 구체적으로, 제1 내지 제3 활성 핀들(111, 112, 113)의 상부에 두 개의 게이트 전극들(130) 및 세 개의 소스/드레인 컨택들(140)이 배치되므로, 제1 내지 제3 활성 핀들(111, 112, 113)은 병렬 연결된 두 개의 PMOS 트랜지스터들을 구성할 수 있다. 또한, 제4 내지 제6 활성 핀들(114, 115, 116)의 상부에는 두 개의 게이트 전극들(130) 및 두 개의 소스/드레인 컨택들(140)이 배치되므로, 제4 내지 제6 활성 핀들(114, 115, 116)은 직렬 연결된 두 개의 NMOS 트랜지스터들을 구성할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
핀 트랜지스터는 돌출된 핀의 전면을 모두 채널로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서, 단 채널 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 모스 트랜지스터에서 단 채널 효과에 따른 누설 전류의 발생 및 면적 문제를 개선할 수 있다.
본 실시예에 따른 반도체 집적 회로(100)는 상술된 반도체 집적 회로의 설계 방법을 이용하여 설계될 수 있다. 구체적으로, 반도체 집적 회로(100)는 상술된 라이브러리의 설계 방법을 이용하여, 반도체 소자의 너비가 변경된 신규 라이브러리에 따라 설계될 수 있다. 이때, 신규 라이브러리는, 반도체 소자의 특성 변화를 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 생성될 수 있다. 이하에서는, 도 6 내지 도 12를 참조하여 신규 라이브러리에 따라 반도체 집적 회로(100)를 설계하는 실시예들에 대하여 상술하기로 한다.
도 6은 도 5의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 7은 도 5 및 도 6의 I-I' 선에 따른 단면도이다.
도 6 및 도 7을 참조하면, 반도체 장치(100a)는 벌크형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(100a)는 기판(102), 제1 절연층(104), 제2 절연층(106), 복수의 활성 핀들(111, 112, 113), 복수의 더미 핀들(121, 122) 및 게이트 전극(130)을 포함할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122)은 기판(102)과 연결되게 배치될 수 있다. 일 실시예에서, 복수의 활성 핀들(111, 112, 113)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 복수의 더미 핀들(121, 122)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑되지 않은 영역일 수 있다. 다른 실시예에서, 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
복수의 활성 핀들(111, 112, 113)의 각각은 제1 너비(Wfin1) 및 제1 높이(Hfin1)를 가질 수 있으며, 이로써, 복수의 활성 핀들(111, 112, 113)의 각각의 채널 너비는 (Hfin1*2 + Wfin1)일 수 있다. 이때, 제1 높이(Hfin1)는 제2 절연층(106)의 상면에서 복수의 활성 핀들(111, 112, 113) 각각의 상면까지의 높이를 나타낸다. N개의 활성 핀들이 하나의 핀 트랜지스터를 구성하는 경우, 핀 트랜지스터의 채널 너비는 (Hfin1*2 + Wfin1) * N일 수 있다. 본 실시예에서, 제1 내지 제3 활성 핀들(111, 112, 113)은 하나의 핀 트랜지스터를 구성하므로, 핀 트랜지스터의 채널 너비는 (Hfin1*2 + Wfin1) * 3이다.
제1 및 제2 절연층들(104, 106)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122) 상에 배치될 수 있다. 제1 절연층(104)은 복수의 활성 핀들(111, 112, 113)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(130)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 복수의 활성 핀들(111, 112, 113) 및 복수의 더미 핀들(121, 122)은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(130)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 8은 도 5의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 9는 도 5 및 도 8의 I-I' 선에 따른 단면도를 나타낸다.
도 8 및 도 9를 참조하면, 반도체 장치(100b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(100b)는 기판(102), 제1 절연층(104'), 제2 절연층(106'), 복수의 활성 핀들(111', 112', 113'), 복수의 더미 핀들(121', 122') 및 게이트 전극(130)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(100b)는 도 6 및 도 7에 도시된 반도체 장치(100a)의 변형 실시예이므로, 이하에서는, 반도체 장치(100a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제1 절연층(104')은 기판(102) 상에 배치될 수 있다. 제2 절연층(106')은 복수의 활성 핀들(111', 112', 113')과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다.
복수의 활성 핀들(111', 112', 113') 및 복수의 더미 핀들(121', 122')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다. 복수의 활성 핀들(111', 112', 113')의 각각은 제1 너비(Wfin1) 및 제1 높이(Hfin1)을 가질 수 있으며, 이로써, 복수의 활성 핀들(111', 112', 113')의 각각의 채널 너비는 (Hfin1*2 + Wfin1)일 수 있다. 이때, 제1 높이(Hfin1)는 제1 절연층(104')의 상면에서 복수의 활성 핀들(111', 112', 113') 각각의 상면까지의 높이를 나타낸다. N개의 활성 핀들이 하나의 핀 트랜지스터를 구성하는 경우, 핀 트랜지스터의 채널 너비는 (Hfin1*2 + Wfin1) * N일 수 있다. 본 실시예에서, 제1 내지 제3 활성 핀들(111', 112', 113')은 하나의 핀 트랜지스터를 구성하므로, 핀 트랜지스터의 채널 너비는 (Hfin1*2 + Wfin1) * 3이다.
게이트 전극(130)은 제2 절연층(106')의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 복수의 활성 핀들(111', 112', 113') 및 복수의 더미 핀들(121', 122'), 그리고, 제2 절연층(106')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 복수의 활성 핀들(111', 112', 113') 및 복수의 더미 핀들(121', 122')은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다.
도 10은 도 5에 표시된 A 영역을 나타내는 레이아웃이다.
도 10을 참조하면, A 영역은 제1 내지 제3 활성 핀들(111, 112, 113) 및 게이트 전극(130)을 포함한다. 편의상 도 5의 A 영역에 포함된 소스/드레인 컨택(140), 두 입력 단자(150) 및 출력 단자(160)는 도 10에서 생략되었다. 도 10은 레이아웃을 나타내는 이차원 도면이므로, 제1 내지 제3 활성 핀들(111, 112, 113)의 높이 정보는 도시되지 않는다.
본 실시예에 따른 반도체 집적 회로의 설계 방법에 따라, 제1 내지 제3 활성 핀들(111, 112, 113) 각각의 너비가 10%만큼 증가되도록 결정하고, 제1 내지 제3 활성 핀들(111, 112, 113)을 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 표시 레이어를 적용하여 반도체 소자의 채널 너비가 변경된 신규 라이브러리를 생성할 수 있다.
도 11은 도 10의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 11을 참조하면, 제1 내지 제3 활성 핀들(111, 112, 113)의 너비가 10%만큼 증가되도록 결정된 경우, 제1 내지 제3 활성 핀들(111, 112, 113)을 표시하는 표시 레이어(ML)를 생성할 수 있다. 이때, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(111, 112, 113)의 각각에 대하여 생성될 수 있다. 본 실시예에서, 표시 레이어(ML)는 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제1 너비(Wfin1)은 10 nm이고, 제1 높이(Hfin1)는 20 nm일 수 있다. 이때, 제1 내지 제3 활성 핀들(111, 112, 113) 각각의 채널 너비는 50 nm(즉, 20*2 + 10)이고, 핀 트랜지스터의 채널 너비는 150 nm(즉, 50*3)일 수 있다. 제1 내지 제3 활성 핀들(111, 112, 113) 각각의 채널 너비가 10%만큼 증가하는 경우, 제1 내지 제3 활성 핀들(111, 112, 113) 각각의 채널 너비는 5 nm씩 증가해야 한다.
이때, 레이아웃을 새로 설계하지 않고, 채널 너비가 변경될 제1 내지 제3 활성 핀들(111, 112, 113)을 표시하는 표시 레이어(ML)를 도 11에 도시된 바와 같이 생성할 수 있다. 본 실시예에서, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(111, 112, 113) 각각에 대해 생성되었다. 도시되지는 않았지만, 다른 실시예에서, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(111, 112, 113)을 포함하는 셀에 대해 생성될 수도 있다.
도 12는 도 11의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 12를 참조하면, 기 제작된 레이아웃에 표시 레이어(ML)를 적용하여 각 채널 너비가 10%만큼 증가된 제1 내지 제3 신규 활성 핀들(111a, 112a, 113a)을 가지는 신규 라이브러리가 생성될 수 있다. 이로써, 제1 내지 제3 신규 활성 핀들(111a, 112a, 113a) 각각의 너비는 제1 신규 너비(Wfin1')로 변경될 수 있다. 예를 들어, 제1 신규 너비(Wfin1')는 15 nm이고, 제1 내지 제3 신규 활성 핀들(111a, 112a, 113a)로 이루어진 신규 핀 트랜지스터의 채널 너비는 165 nm일 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고, 기 제작된 레이아웃에 표시 레이어를 적용하여 신규 라이브러리를 생성하여 사용자에게 제공할 수 있다. 사용자는 신규 라이브러리를 기초로 하여 광 근접 보정 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 신규 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 도 12에 도시된 바와 같이 반도체 집적 회로를 구현할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다. 구체적으로, 도 13은 반도체 집적 회로에 포함된 표준 셀의 일 예를 나타낸다.
도 13을 참조하면, 반도체 집적 회로(200)는 복수의 활성 핀들(210), 복수의 더미 핀들(220), 복수의 게이트 전극들(230), 복수의 더미 게이트 전극들(235), 복수의 소스/드레인 컨택들(240), 두 입력 단자들(250), 두 입력 콘택들(255) 및 출력 단자(260)을 포함할 수 있다. 복수의 활성 핀들(210)은 제1 내지 제6 활성 핀들(211 내지 216)을 포함할 수 있고, 복수의 더미 핀들(220)은 제1 내지 제4 더미 핀들(221 내지 224)을 포함할 수 있다.
먼저, 복수의 활성 핀들(210) 및 복수의 더미 핀들(220)은 포함하는 복수의 핀들은 단일 공정을 통해 반도체 기판(미도시) 상에 미리 형성될 수 있다. 이어서, 복수의 게이트 전극들(230) 및 복수의 더미 게이트 전극들(235)을 포함하는 게이트 전극들, 그리고 복수의 소스/드레인 컨택들(240)이 형성될 수 있다. 이어서, 두 입력 단자들(250) 및 출력 단자(260)가 형성될 수 있다.
본 실시예에서, 하나의 활성 핀(210)이 단일 핀 트랜지스터를 구성할 수도 있고, 복수의 활성 핀들(210)이 하나의 핀 트랜지스터를 구성할 수도 있다. 따라서, 서로 인접하게 배치되는 복수의 활성 핀들(210)은 각각 서로 다른 핀 트랜지스터들을 구성할 수도 있다. 본 실시예에서, 제1 내지 제3 활성 핀들(211, 212, 213)은 PMOS 트랜지스터들을 구성하고, 제4 내지 제6 활성 핀들(214, 215, 216)은 NMOS 트랜지스터들을 구성할 수 있다. 이때, 제3 및 제4 활성 핀들(213, 214)은 각각 단일 핀 트랜지스터를 구성할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
본 실시예에 따른 반도체 집적 회로(200)는 상술된 반도체 집적 회로의 설계 방법을 이용하여 설계될 수 있다. 구체적으로, 반도체 집적 회로(200)는 상술된 라이브러리의 설계 방법을 이용하여, 반도체 소자의 너비가 변경된 신규 라이브러리에 따라 설계될 수 있다. 이때, 신규 라이브러리는, 반도체 소자의 특성 변화를 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 생성될 수 있다. 이하에서는, 도 14 내지 도 20을 참조하여 신규 라이브러리에 따라 반도체 집적 회로(200)를 설계하는 실시예들에 대하여 상술하기로 한다.
도 14는 도 13의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 15는 도 13 및 도 14의 II-II' 선에 따른 단면도이다.
도 14 및 도 15를 참조하면, 반도체 장치(200a)는 벌크형 핀 트랜지스터일 수 있다. 반도체 장치(200a)는 기판(202), 제1 절연층(204), 제2 절연층(206), 제3 활성 핀(213), 복수의 더미 핀들(221, 222) 및 게이트 전극(230)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(200a)는 하나의 제3 활성 핀(213)이 하나의 핀 트랜지스터를 구성할 수 있다.
기판(202)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다.
제3 활성 핀(213) 및 복수의 더미 핀들(221, 222)은 기판(202)과 연결되게 배치될 수 있다. 일 실시예에서, 제3 활성 핀(213)은 기판(202)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 복수의 더미 핀들(221, 222)은 기판(202)에서 수직 부분으로 돌출된 부분을 도핑되지 않은 영역일 수 있다. 다른 실시예에서, 제3 활성 핀(213) 및 복수의 더미 핀들(221, 222) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
제3 활성 핀(213)은 제2 너비(Wfin2) 및 제2 높이(Hfin2)를 가질 수 있으며, 이로써, 제3 활성 핀(213)의 채널 너비는 (Hfin2*2 + Wfin2)일 수 있다. 이때, 제2 높이(Wfin2)는 제2 절연층(206)의 상면에서 제3 활성 핀(213)의 상면까지의 높이를 나타낸다. 본 실시예에서, 제3 활성 핀(213)은 단일 핀 트랜지스터들을 구성하므로, 핀 트랜지스터의 채널 너비는 (Hfin2*2 + Wfin2)일 수 있다.
제1 및 제2 절연층들(204, 206)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(204)은 제3 활성 핀(213) 및 복수의 더미 핀들(221, 222) 상에 배치될 수 있다. 제1 절연층(204)은 제3 활성 핀(213)과 게이트 전극(230) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(206)은 제3 활성 핀(213) 및 복수의 더미 핀들(221, 222) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(206)은 제3 활성 핀(213) 및 복수의 더미 핀들(221, 222) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(230)은 제3 활성 핀(213) 및 대응되는 제1 절연층(204)의 상부에 배치될 수 있다. 이로써, 게이트 전극(230)은 제3 활성 핀(213) 및 제1 절연층(204)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제3 활성 핀(213)은 게이트 전극(230)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(230)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 16은 도 13의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 17은 도 13 및 도 16의 II-II' 선에 따른 단면도이다.
도 16 및 도 17을 참조하면, 반도체 장치(200b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(200b)는 기판(202), 제1 절연층(204'), 제2 절연층(206'), 제3 활성 핀(213'), 복수의 더미 핀들(211', 212') 및 게이트 전극(230)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(200b)는 도 14 및 도 15에 도시된 반도체 장치(200a)의 변형 실시예이므로, 이하에서는, 반도체 장치(200a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제2 절연층(206')은 제3 활성 핀(213')과 게이트 전극(230) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다.
제3 활성 핀(213') 및 복수의 더미 핀들(221', 222')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다. 제3 활성 핀(213')은 제2 너비(Wfin2) 및 제2 높이(Hfin2)를 가질 수 있으며, 이로써, 제3 활성 핀(213')의 채널 너비는 (Hfin2*2 + Wfin2)일 수 있다. 이때, 제2 높이(Hfin2)는 제1 절연층(204')의 상면에서 제3 활성 핀(213')의 상면까지의 높이를 나타낸다.
게이트 전극(230)은 제3 활성 핀(213') 및 대응되는 제2 절연층(206')의 상부에 배치될 수 있다. 이로써, 게이트 전극(230)은 제3 활성 핀(213') 및 제2 절연층(206')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제3 활성 핀(213')은 게이트 전극(230)의 내부에 배치되는 구조를 가질 수 있다.
도 18은 도 13에 표시된 B 영역을 나타내는 레이아웃이다.
도 18을 참조하면, B 영역은 제1 내지 제3 활성 핀들(211, 212, 213) 및 복수의 게이트 전극들(230)을 포함한다. 편의상 도 13의 B 영역에 포함된 소스/드레인 컨택(240), 두 입력 단자들(250) 및 출력 단자(260)는 도 18에서 생략되었다. 도 18은 레이아웃을 나타내는 이차원 도면이므로, 제1 내지 제3 활성 핀들(211, 212, 213)의 높이 정보는 도시되지 않는다.
본 실시예에 따른 반도체 집적 회로의 설계 방법에 따라, 제1 내지 제3 활성 핀들(211, 212, 213) 각각의 채널 너비가 10%만큼 증가되도록 결정하고, 제1 내지 제3 활성 핀들(211, 212, 213)을 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 표시 레이어를 적용하여 반도체 소자의 채널 너비가 변경된 신규 라이브러리를 생성할 수 있다.
도 19는 도 18의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 19를 참조하면, 제1 내지 제3 활성 핀들(211, 212, 213)의 너비가 10%만큼 증가되도록 결정된 경우, 제1 내지 제3 활성 핀들(211, 212, 213)을 표시하는 표시 레이어(ML)를 생성할 수 있다. 이때, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(211, 212, 213)의 각각에 대하여 생성될 수 있다. 본 실시예에서, 표시 레이어(ML)는 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제2 너비(Wfin2)는 10 nm이고, 제2 높이(Hfin2)는 20 nm일 수 있다. 이때, 제1 내지 제3 활성 핀들(211, 212, 213) 각각의 채널 너비는 50 nm(즉, 20*2 + 10)이고, 핀 트랜지스터들 각각의 채널 너비도 50 nm일 수 있다. 제1 내지 제3 활성 핀들(211, 212, 213) 각각의 채널 너비가 10%만큼 증가하는 경우, 제1 내지 제3 활성 핀들(211, 212, 213) 각각의 채널 너비는 5 nm씩 증가해야 한다.
이때, 레이아웃을 새로 설계하지 않고, 너비가 변경될 제1 내지 제3 활성 핀들(211, 212, 213)을 표시하는 표시 레이어(ML)를 도 19에 도시된 바와 같이 생성할 수 있다. 본 실시예에서, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(211, 212, 213) 각각에 대해 생성되었다. 도시되지는 않았지만, 다른 실시예에서, 표시 레이어(ML)는 제1 내지 제3 활성 핀들(211, 212, 213)을 포함하는 셀에 대해 생성될 수도 있다.
도 20은 도 19의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 20을 참조하면, 기 제작된 레이아웃에 표시 레이어(ML)를 적용하여 각 채널 너비가 10%만큼 증가된 제1 내지 제3 신규 활성 핀들(211a, 212a, 213a)을 가지는 신규 라이브러리가 생성될 수 있다. 이로써, 제1 내지 제3 신규 활성 핀들(211a, 212a, 213a) 각각의 채널 너비는 제2 신규 너비(Wfin2')로 변경될 수 있다. 예를 들어, 제2 신규 너비(Wfin2')는 15 nm이고, 제1 내지 제3 신규 활성 핀들(211a, 212a, 213a)로 이루어진 신규 핀 트랜지스터들 각각의 채널 너비는 55 nm일 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고, 기 제작된 레이아웃에 표시 레이어를 적용하여 신규 라이브러리를 생성하여 사용자에게 제공할 수 있다. 사용자는 신규 라이브러리를 기초로 하여 광 근접 보정 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 신규 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 도 20에 도시된 바와 같이 반도체 집적 회로를 구현할 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로에 포함되는 반도체 소자의 너비에 따른 전류를 나타내는 그래프이다.
도 21을 참조하면, X축은 채널 너비(W)를 나타내고, Y축은 전류량(IDS)을 나타낸다. L은 채널 길이를 나타내고, 예를 들어, L1은 채널 길이가 1인 경우를, L0.4는 채널 길이가 0.4인 경우를 나타낸다. 여기서, 채널 너비(W), 전류량(IDS) 및 채널 길이(L)는 상대적으로 표현되었다. 반도체 소자가 MOS 트랜지스터인 경우, 도 21에 나타난 바와 같이, MOS 트랜지스터에 흐르는 전류량은 채널 너비(W)에 비례하여 선형적으로 증가하고, 채널 길이(L)에 반비례하여 증가한다. MOS 트랜지스터에 흐르는 전류량은 아래의 수학식 1 및 수학식 2와 같이 나타낼 수 있다.
[수학식 1]
i = 1/2(μn·Cox)(W/L)(vGS-Vt)2
[수학식 2]
i = 1/2(μn·Cox)(W/L)[(vGS-Vt)vDS-1/2vDS 2]
i는 MOS 트랜지스터에 흐르는 전류량을 나타낸다. 구체적으로, [수학식 1]은 포화 영역(saturation region)에서 MOS 트랜지스터에 흐르는 전류량을 나타내며, [수학식 2]는 선형 영역(triode region)에서 MOS 트랜지스터에 흐르는 전류량을 나타낸다. 여기서, vGS는 게이스-소스 전압을 나타내며, vDS는 드레인-소스 전압을 나타내고, Vt는 임계 전압을 나타낸다. 또한, Cox은 단위 게이트 면적당 커패시턴스를 나타내며, μn·Cox은 공정 트랜스컨덕턴스 파라미터로서, 그 값은 제조 기술에 의하여 결정된다.
본 실시예에 따른 반도체 집적 회로의 설계 방법에 따르면, 반도체 소자의 특성 변화, 예를 들어, 전기적 특성 또는 열 특성 변화에 따라, 반도체 소자의 너비, 높이 및 스페이스 중 적어도 하나가 변경된 신규 라이브러리를 생성할 수 있다. 도 21에 도시된 바와 같은, 트랜지스터의 채널 너비 및 채널 길이에 따른 전류량의 변화를 기초로 하여 사용자의 필요에 따라 트랜지스터의 채널 너비 및 채널 길이를 변경하고, 너비가 변경될 트랜지스터에 대해 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 종래에 비해 빠르게 신규 라이브러리를 생성할 수 있다.
도 22은 본 발명의 일 실시예에 따른 반도체 집적 회로에 포함되는 반도체 소자의 너비에 따른 임계 전압을 나타내는 그래프이다.
도 22를 참조하면, X축은 반도체 소자, 예를 들어, 핀 트랜지스터의 채널 너비(Wfin)를 나타내고, Y축은 반도체 소자, 예를 들어, 핀 트랜지스터의 임계 전압(Vth)를 나타낸다. 이때, X축과 Y축은 각각 채널 너비(Wfin)와 임계 전압(Vth)의 정규화된(normalized) 값을 나타낸다. 이하에서는, 반도체 소자가 핀 트랜지스터인 경우를 예로 하여 설명하기로 한다.
일반적으로 서로 다른 임계 전압을 가지는 복수의 트랜지스터들을 제조하기 위해서는 활성 영역에 주입되는 불순물의 농도를 다르게 설정하는 방법이 이용된다. 그러나, 핀 트랜지스터의 경우에는 불순물의 농도를 다르게 설정하는 것만으로는 서로 다른 임계 전압을 가지는 복수의 핀 트랜지스터들을 제조하기가 상당히 곤란하다. 따라서, 핀 트랜지스터의 경우에는 서로 다른 임계 전압을 설정하기 위해서는 복수의 핀 트랜지스터들의 채널 너비를 서로 다르게 설정하는 것이 필요하다.
도 22에 도시된 바와 같이, 핀 트랜지스터의 핀 너비(Wfin)가 증가할수록 임계 전압(Vth)이 증가한다. 이와 같이, 임계 전압(Vth)이 증가하면, 핀 트랜지스터의 성능(performance)은 안 좋아지지만 누설 전류가 감소할 수 있다. 한편, 임계 전압(Vth)이 감소하면, 핀 트랜지스터의 누설 전류는 증가하지만 성능이 향상될 수 있다. 따라서, 사용자의 필요에 따라 핀 트랜지스터의 임계 전압(Vth)을 적절히 조절할 수 있고, 이를 위해 핀 트랜지스터의 채널 너비를 적절히 변경할 필요가 있다.
기 제작된 레이아웃에서 핀 트랜지스터의 활성 핀의 너비가 예를 들어, 12로 결정된 경우, 핀 트랜지스터의 임계 전압(Vth)을 감소시키고자 하는 경우에는 활성 핀의 너비를 예를 들어, -4만큼 변경하도록 결정할 수 있다. 이때, 너비가 변경될 활성 핀을 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 너비가 -4만큼 변경된 신규 라이브러리를 생성할 수 있다.
한편, 기 제작된 레이아웃에서 핀 트랜지스터의 활성 핀의 너비가 예를 들어, 12로 결정된 경우, 핀 트랜지스터의 임계 전압(Vth)을 증가시키고자 하는 경우에는 활성 핀의 너비를 예를 들어, +4만큼 변경하도록 결정할 수 있다. 이때, 너비가 변경될 활성 핀을 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 너비가 +4만큼 변경된 신규 라이브러리를 생성할 수 있다.
이하에서는 도 23 내지 도 27을 참조하여 멀티 임계 전압을 가지는 핀 트랜지스터의 설계 방법 및 이러한 설계 방법을 이용하여 설계된 핀 트랜지스터에 대하여 설명하기로 한다.
도 23은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 간략하게 나타내는 레이아웃이다.
도 23을 참조하면, 반도체 집적 회로(300)는 인접하게 배치된 제1 내지 제3 셀들(CELL1, CELL2, CELL3)을 포함할 수 있다. 제1 내지 제3 셀들(CELL1, CELL2, CELL3)은 서로 인접한 복수의 활성 핀들(310)을 포함할 수 있고, 각 활성 핀(310)은 제3 너비(Wfin3)를 가질 수 있다. 이때, 제1 내지 제3 셀들(CELL1, CELL2, CELL3)의 임계 전압은 서로 동일할 수 있다. 도 23에서는 편의상 게이트 전극, 소스/드레인 컨택 등의 도시를 생략하였다. 도 23은 레이아웃을 나타내는 이차원 도면이므로, 제1 내지 제3 셀들에 포함된 복수의 활성 핀들(310)의 높이 정보는 도시되지 않는다.
본 실시예에 따른 반도체 집적 회로의 설계 방법에 따라, 제1 내지 제3 셀들(CELL1, CELL2, CELL3) 중 제2 셀(CELL2)의 임계 전압을 소정의 레벨로 변경하도록 결정하고, 도 22에 도시된 그래프를 기초로 하여 제2 셀(CELL2)에 포함된 활성 핀들(310)의 너비를 변경할 수 있다. 구체적으로, 제2 셀(CELL2)에 포함된 활성 핀들(310)을 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 표시 레이어를 적용하여 제2 셀(CELL2)에 포함된 활성 핀들(310)의 너비가 변경된 신규 라이브러리를 생성할 수 있다.
본 실시예에 따른 반도체 집적 회로(300)는 상술된 반도체 집적 회로의 설계 방법을 이용하여 설계될 수 있다. 구체적으로, 반도체 집적 회로(300)는 상술된 라이브러리의 설계 방법을 이용하여, 반도체 소자의 너비가 변경된 신규 라이브러리에 따라 설계될 수 있다. 이때, 신규 라이브러리는, 반도체 소자의 특성 변화를 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 생성될 수 있다. 이하에서는, 도 23 내지 도 27을 참조하여 신규 라이브러리에 따라 반도체 집적 회로(300)를 설계하는 실시예들에 대하여 상술하기로 한다.
도 24는 도 23의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 24를 참조하면, 서로 다른 임계 전압을 기초로 하여 제2 셀(CELL2)에 포함된 활성 핀들(310)의 너비를 변경하도록 결정된 경우, 복수의 활성 핀들(310)을 표시하는 제1 표시 레이어(ML1)를 생성할 수 있다. 이때, 제1 표시 레이어(ML1)는 복수의 활성 핀들(310)의 각각에 대하여 생성될 수 있다. 본 실시예에서, 제1 표시 레이어(ML1)는 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제3 너비(Wfin3)는 12 nm일 수 있다. 이때, 제2 셀(CELL2)의 임계 전압을 증가시키고자 하는 경우 제2 셀(CELL2)에 포함된 활성 핀들(310) 각각의 너비가 +4만큼 증가하도록 결정될 수 있다. 이때, 레이아웃을 새로 설계하지 않고, 너비가 변경될 복수의 활성 핀들(310)을 표시하는 제1 표시 레이어(ML1)를 도 24에 도시된 바와 같이 생성할 수 있다.
도 25는 도 23의 레이아웃에 적용된 표시 레이어의 다른 예를 나타낸다.
도 25를 참조하면, 서로 다른 임계 전압들을 기초로 하여 제2 셀(CELL2)에 포함된 활성 핀들(310)의 너비를 변경하도록 결정된 경우, 복수의 활성 핀들(310)을 표시하는 제2 표시 레이어(ML2)를 생성할 수 있다. 이때, 제2 표시 레이어(ML2)는 복수의 활성 핀들(310)을 포함하는 제2 셀(CELL2)에 대하여 생성될 수 있다. 구체적으로, 제2 표시 레이어(ML2)는 제2 셀(CELL2)의 셀 바운더리(boundary)에 표시될 수 있다. 본 실시예에서, 제2 표시 레이어(ML2)는 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제3 너비(Wfin3)는 12 nm일 수 있다. 이때, 제2 셀(CELL2)의 임계 전압을 증가시키고자 하는 경우 제2 셀(CELL2)에 포함된 활성 핀들(310) 각각의 너비가 +4만큼 증가하도록 결정될 수 있다. 이때, 레이아웃을 새로 설계하지 않고, 너비가 변경될 복수의 활성 핀들(310)을 표시하는 제2 표시 레이어(ML2)를 도 25에 도시된 바와 같이 생성할 수 있다.
도 26은 도 23의 레이아웃에 적용된 표시 레이어의 또 다른 예를 나타낸다.
도 26을 참조하면, 서로 다른 임계 전압을 기초로 하여 제2 셀(CELL2)에 포함된 활성 핀들(310)의 너비를 변경하도록 결정된 경우, 복수의 활성 핀들(310)을 표시하는 제1 및 제2 표시 레이어들(ML1, ML2)이 생성될 수 있다. 이때, 제1 표시 레이어(ML1)는 복수의 활성 핀들(310)의 각각에 대하여 생성될 수 있고, 제2 표시 레이어(ML2)는 복수의 활성 핀들(310)을 포함하는 제2 셀(CELL2)에 대하여 생성될 수 있다. 구체적으로, 제2 표시 레이어(ML2)는 제2 셀(CELL2)의 셀 바운더리에 표시될 수 있다. 본 실시예에서, 제1 및 제2 표시 레이어들(ML1, ML2)은 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제3 너비(Wfin3)는 12 nm일 수 있다. 이때, 제2 셀(CELL2)의 임계 전압을 증가시키고자 하는 경우 제2 셀(CELL2)에 포함된 활성 핀들(310) 각각의 너비가 +4만큼 증가하도록 결정될 수 있다. 이때, 레이아웃을 새로 설계하지 않고, 너비가 변경될 복수의 활성 핀들(310)을 표시하는 제1 및 제2 표시 레이어들(ML1, ML2)을 도 26에 도시된 바와 같이 생성할 수 있다.
도 27은 도 24 내지 도 26 중 하나의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 27을 참조하면, 기 제작된 레이아웃에 도 24 내지 도 26에 따른 표시 레이어 중 하나를 적용하여, 제2 셀(CELL2)에는 너비가 +4만큼 증가된 신규 활성 핀들(310a)을 가지는 신규 라이브러리가 생성될 수 있다. 이로써, 신규 활성 핀들(310a) 각각의 너비는 제3 신규 너비(Wfin3')로 변경될 수 있다.
본 실시예에 따르면, 제2 셀(CELL2)에 포함된 모든 활성 핀들(310)을 신규 활성 핀들(310a)로 변경하는 신규 라이브러리를 생성할 수 있다. 그러나, 다른 실시예에 따르면, 제2 셀(CELL2)에 포함된 활성 핀들(310) 중 적어도 하나를 신규 활성 핀(310a)으로 변경하는 신규 라이브러리를 생성할 수 있다. 또 다른 실시예에 따르면, 제1 내지 제3 셀들(CELL1, CELL2, CELL3) 중 적어도 하나의 셀에 포함된 활성 핀들(310) 중 적어도 하나를 신규 활성 핀(310a)으로 변경하는 신규 라이브러리를 생성할 수도 있다.
이와 같이, 본 발명의 실시예에 따르면, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고, 기 제작된 레이아웃에 표시 레이어를 적용하여 신규 라이브러리를 생성하여 사용자에게 제공할 수 있다. 사용자는 신규 라이브러리를 기초로 하여 광 근접 보정 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 신규 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 도 27에 도시된 바와 같이 반도체 집적 회로를 구현할 수 있다.
도 28은 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다. 구체적으로, 도 28은 반도체 집적 회로에 포함된 표준 셀의 일 예를 나타낸다.
도 28을 참조하면, 반도체 집적 회로(400)는 제1 및 제2 활성 영역들(410, 420), 복수의 게이트 전극들(430), 복수의 더미 게이트 전극들(435), 복수의 소스/드레인 컨택들(440), 두 입력 단자들(450), 두 입력 콘택들(455) 및 출력 단자(460)을 포함할 수 있다. 본 실시예에 따른 반도체 집적 회로(400)는 평면형(planar) 트랜지스터들을 포함할 수 있다.
먼저, 제1 및 제2 활성 영역들(410, 420)은 단일 공정을 통해 반도체 기판(미도시) 상에 미리 형성될 수 있다. 이어서, 복수의 게이트 전극들(430) 및 복수의 더미 게이트 전극들(435)을 포함하는 게이트 전극들, 그리고 복수의 소스/드레인 컨택들(440)이 형성될 수 있다. 이어서, 두 입력 단자들(450) 및 출력 단자(460)가 형성될 수 있다.
제1 및 제2 활성 영역들(410, 420)은 설계에 따라 연속적으로 변경 가능한 제4 너비(Wpla)를 가질 수 있다. 제1 활성 영역(410)의 상부에는 복수의 게이트 전극들(430) 및 복수의 소스/드레인 컨택들(440)이 배치됨으로써, 예를 들어, 병렬로 연결된 두 개의 PMOS 트랜지스터들이 형성될 수 있다. 한편, 제2 활성 영역(420)의 상부에는 복수의 게이트 전극들(430) 및 복수의 소스/드레인 컨택들(440)이 배치됨으로써, 예를 들어, 직렬로 연결된 두 개의 NMOS 트랜지스터들이 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
본 실시예에 따른 반도체 집적 회로(400)는 상술된 반도체 집적 회로의 설계 방법을 이용하여 설계될 수 있다. 구체적으로, 반도체 집적 회로(400)는 상술된 라이브러리의 설계 방법을 이용하여, 반도체 소자의 너비가 변경된 신규 라이브러리에 따라 설계될 수 있다. 이때, 신규 라이브러리는, 반도체 소자의 특성 변화를 기초로 하여 반도체 소자의 너비가 변경되도록 반도체 소자를 표시하는 표시 레이어를 생성하고, 생성된 표시 레이어를 기 제작된 레이아웃에 적용함으로써 생성될 수 있다. 이하에서는, 도 29 내지 도 34를 참조하여 신규 라이브러리에 따라 반도체 집적 회로(400)를 설계하는 실시예들에 대하여 상술하기로 한다.
도 29는 도 28의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 30은 도 28 및 도 29의 III-III' 선에 따른 단면도이다.
도 31은 도 28 및 도 29의 IV-IV' 선에 따른 단면도이다.
도 29 내지 도 31을 참조하면, 반도체 장치(400a)는 기판(402), 절연층(404) 및 복수의 게이트 전극들(430)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(400a)는 평면형 트랜지스터일 수 있다.
기판(402)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다.
제1 활성 영역(410)은 기판(402)과 연결되게 배치될 수 있다. 일 실시예에서, 제1 활성 영역(410)은 기판(402)의 상부를 n+ 또는 p+로 도핑한 활성 영역일 수 있다. 제1 활성 영역(410)은 연속적으로 변경 가능한 제4 너비(Wpla)를 가질 수 있다. 예를 들어, 제1 활성 영역(410)은 60 nm 내지 169 nm로 1 nm 단위로 변경 가능한 제4 너비(Wpla)를 가질 수 있다.
절연층(404)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 절연층(404)은 제1 활성 영역(410) 상에 배치될 수 있다. 절연층(404)은 제1 활성 영역(410)과 게이트 전극(430) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다.
복수의 게이트 전극들(430)은 절연층(404)의 상부에, 그리고, 소스/드레인 영역(S, D)의 사이에 배치될 수 있다. 이로써, 평면형 트랜지스터가 구현될 수 있다. 복수의 게이트 전극들(430)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 32는 도 28에 표시된 C 영역을 나타내는 레이아웃이다.
도 32를 참조하면, C 영역은 제1 활성 영역(410) 및 게이트 전극들(430)을 포함한다. 편의상 도 28의 C 영역에 포함된 소스/드레인 컨택(440), 두 입력 단자들(450) 및 출력 단자(460)는 도 32에서 생략되었다.
본 실시예에 따른 반도체 집적 회로의 설계 방법에 따라, 제1 활성 영역(410)의 너비가 10%만큼 증가되도록 결정하고, 제1 활성 영역(410)을 표시하는 표시 레이어를 생성하고, 기 제작된 레이아웃에 표시 레이어를 적용하여 반도체 소자의 채널 너비가 변경된 신규 라이브러리를 생성하도록 할 수 있다.
도 33은 도 32의 레이아웃에 적용된 표시 레이어의 일 예를 나타낸다.
도 33을 참조하면, 제1 활성 영역(410)의 너비가 10%만큼 증가되도록 결정된 경우, 제1 활성 영역(410)을 표시하는 표시 레이어(ML)를 생성할 수 있다. 이때, 표시 레이어(ML)는 제1 활성 영역(410)에 대하여 생성될 수 있다. 본 실시예에서, 표시 레이어(ML)는 어노테이션 레이어라고 지칭될 수 있다.
예를 들어, 제1 활성 영역(410)의 제4 너비(Wpla)는 60 nm일 수 있다. 이때, 평면형 트랜지스터의 채널 너비는 60 nm일 수 있다. 제1 활성 영역(410)의 너비가 10%만큼 증가하는 경우, 제1 활성 영역(410)의 너비는 6 nm씩 증가해야 한다.
이때, 레이아웃을 새로 설계하지 않고, 너비가 변경될 제1 활성 영역(410)을 표시하는 표시 레이어(ML)를 도 33에 도시된 바와 같이 생성할 수 있다. 본 실시예에서, 표시 레이어(ML)는 제1 활성 영역(410)에 대해 생성되었다. 도시되지는 않았지만, 다른 실시예에서, 표시 레이어(ML)는 제1 활성 영역(410)을 포함하는 셀에 대해 생성될 수도 있다.
도 34는 도 33의 표시 레이어를 기초로 한 신규 라이브러리에 따라 반도체 소자의 너비가 변경된 예를 나타낸다.
도 34를 참조하면, 기 제작된 레이아웃에 표시 레이어(ML)를 적용하여 너비가 10%만큼 증가된 제1 신규 활성 영역(410a)을 가지는 신규 라이브러리가 생성될 수 있다. 이로써, 제1 신규 활성 영역(410a)의 너비는 제4 신규 너비(Wpla')로 변경될 수 있다. 예를 들어, 제4 신규 너비(Wpla')는 66 nm이고, 제4 신규 활성 영역(410a)에 형성되는 평면형 트랜지스터들 각각의 채널 너비는 66 nm 일 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 반도체 소자의 특성 변경에도 불구하고 레이아웃을 새로 설계하지 않고, 기 제작된 레이아웃에 표시 레이어를 적용하여 신규 라이브러리를 생성하여 사용자에게 제공할 수 있다. 사용자는 신규 라이브러리를 기초로 하여 광 근접 보정 등을 수행하여 포토 마스크를 형성할 수 있고, 형성된 포토 마스크를 이용한 노광 공정을 웨이퍼 상에 수행하여, 신규 라이브러리에 따르는 웨이퍼 패턴을 형성함으로써 도 34에 도시된 바와 같이 반도체 집적 회로를 구현할 수 있다.
도 35는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 35를 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 적어도 하나의 반도체 소자의 특성 변화를 기초로 생성되는 표시 레이어를 이용하여 제공된 신규 라이브러리에 따라 그 너비가 변경될 수 있다. 특히, 제어기(1100) 및 메모리(1200)는 앞에서 설명한 본 발명의 실시예들에 따른 반도체 소자들, 예를 들어, 트랜지스터들을 포함할 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 36은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도 36을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 36에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는, 적어도 하나의 반도체 소자의 특성 변화를 기초로 생성되는 표시 레이어를 이용하여 제공된 신규 라이브러리에 따라 그 너비가 변경될 수 있다. 특히, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 앞에서 설명한 본 발명의 실시예들에 따른 반도체 소자들, 예를 들어, 트랜지스터들을 포함할 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 반도체 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 반도체 집적 회로의 설계 장치
2: 반도체 공정 모듈
10: 시스템 설계부
20: 기능 설계부
30: 논리 회로 설계부
40: 레이아웃 설계부
50: 라이브러리 설계부
51: 표시 레이어 생성부
52: 라이브러리 생성부
53: 라이브러리 검증부
54: 레이아웃 데이터베이스
55: 라이브러리 데이터베이스
100, 200, 300, 400: 반도체 집적 회로

Claims (40)

  1. 각각 복수의 반도체 소자들을 포함하는 복수의 표준 셀들이 배치된 레이아웃을 제공하는 단계;
    상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화를 기초로 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 상기 적어도 하나의 반도체 소자와 인접한 반도체 소자 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 반도체 소자를 표시하는 표시 레이어(marking layer)를 생성하는 단계; 및
    상기 레이아웃에 배치된 상기 복수의 표준 셀들 중 선택된 표준 셀에 상기 표시 레이어를 적용하여 상기 적어도 하나의 반도체 소자의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 표준 셀 라이브러리를 생성하는 단계를 포함하는 반도체 집적 회로의 설계 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자의 특성 변화는, 상기 적어도 하나의 반도체 소자의 전기적 특성 및 열 특성 중 적어도 하나의 변화를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  3. 제1항에 있어서,
    생성된 상기 신규 표준 셀 라이브러리에 따르면, 상기 적어도 하나의 반도체 소자의 너비가 변경되어도 상기 복수의 반도체 소자들의 피치(pitch)는 일정한 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  4. 제1항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 적어도 하나의 반도체 소자를 표시하는 제1 표시 레이어를 생성하는 단계; 및
    상기 적어도 하나의 반도체 소자를 포함하는 표준 셀(cell)을 표시하는 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  5. 제4항에 있어서,
    상기 제2 표시 레이어를 생성하는 단계는,
    상기 표준 셀의 바운더리(boundary)에 대하여 상기 제2 표시 레이어를 생성하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  6. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자는 복수의 활성 핀들을 포함하는 핀 트랜지스터(finFET)를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  7. 제6항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 복수의 활성 핀들 중 적어도 하나의 활성 핀의 너비를 변경하도록, 상기 적어도 하나의 활성 핀을 표시하는 상기 표시 레이어를 생성하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  8. 제7항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 적어도 하나의 활성 핀에 대하여 제1 표시 레이어를 생성하는 단계; 및
    상기 적어도 하나의 활성 핀을 포함하는 표준 셀에 대하여 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  9. 제7항에 있어서,
    생성된 상기 신규 표준 셀 라이브러리에 따르면, 상기 적어도 하나의 활성 핀의 너비가 변경되어도 상기 복수의 활성 핀들의 핀 피치(fin pitch)는 일정한 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  10. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자는 단일 활성 핀을 포함하는 핀 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  11. 제1항에 있어서,
    상기 복수의 반도체 소자들은 복수의 핀 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  12. 제11항에 있어서,
    상기 복수의 핀 트랜지스터들의 임계 전압들은 서로 다른 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  13. 제12항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 서로 다른 임계 전압들을 기초로 하여 상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터의 너비를 변경하도록, 상기 적어도 하나의 핀 트랜지스터를 표시하는 상기 표시 레이어를 생성하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  14. 제12항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터를 표시하는 제1 표시 레이어를 생성하는 단계; 및
    상기 적어도 하나의 핀 트랜지스터를 포함하는 표준 셀을 표시하는 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  15. 제12항에 있어서,
    상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터는 복수의 활성 핀들을 포함하고,
    상기 표시 레이어를 생성하는 단계는,
    상기 서로 다른 임계 전압들을 기초로 하여 상기 적어도 하나의 핀 트랜지스터에 포함된 상기 복수의 활성 핀들 중 적어도 하나의 활성 핀의 너비를 변경하도록, 상기 적어도 하나의 활성 핀을 표시하는 상기 표시 레이어를 생성하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  16. 제15항에 있어서,
    상기 표시 레이어를 생성하는 단계는,
    상기 적어도 하나의 활성 핀을 표시하는 제1 표시 레이어를 생성하는 단계; 및
    상기 적어도 하나의 활성 핀을 포함하는 표준 셀을 표시하는 제2 표시 레이어를 생성하는 단계 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  17. 제15항에 있어서,
    생성된 상기 신규 표준 셀 라이브러리에 따르면, 상기 적어도 하나의 활성 핀의 너비가 변경되어도 상기 복수의 활성 핀들의 핀 피치는 일정한 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
  18. 제1항에 있어서,
    상기 표시 레이어를 생성하는 단계 전에, 디자인 룰(design rule) 및 디자인 제약 조건들(constraints) 중 적어도 하나를 기초로 상기 복수의 반도체 소자들 중 적어도 하나의 반도체 소자의 특성 변화량을 결정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로의 설계 방법.
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  20. 각각 복수의 핀 트랜지스터들을 포함하는 복수의 표준 셀들이 배치된 레이아웃을 제공하는 단계;
    상기 복수의 핀 트랜지스터들 중 적어도 하나의 핀 트랜지스터의 특성 변화를 기초로 상기 적어도 하나의 핀 트랜지스터의 너비, 높이, 그리고 상기 적어도 하나의 핀 트랜지스터와 인접한 핀 트랜지스터 사이의 스페이스 중 적어도 하나를 변경하도록, 상기 적어도 하나의 핀 트랜지스터를 표시하는 표시 레이어를 생성하는 단계; 및
    상기 레이아웃에 배치된 상기 복수의 표준 셀들 중 선택된 표준 셀에 상기 표시 레이어를 적용하여 상기 적어도 하나의 핀 트랜지스터의 너비, 높이, 그리고 스페이스 중 적어도 하나가 변경된 신규 표준 셀 라이브러리를 생성하는 단계를 포함하는 핀 트랜지스터의 설계 방법.
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