CN109980005A - 半导体结构及形成方法、静态随机存取存储器及形成方法 - Google Patents
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Abstract
一种半导体结构及形成方法、以及静态随机存取存储器及形成方法，其中半导体结构的形成方法包括：提供基底，所述基底包括第一区、第二区以及位于第一区和第二区之间的第三区，所述基底上具有第一鳍部，且所述第一鳍部横跨第一区、第二区和第三区；在所述第一区基底上形成伪鳍部，所述伪鳍部与第一鳍部沿第一鳍部的宽度方向上平行排列；形成横跨第三区第一鳍部的第一栅极结构；形成所述第一栅极结构之后，在所述第一区第一鳍部和伪鳍部内形成源区；形成所述第一栅极结构之后，在所述第二区第一鳍部内形成漏区。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种半导体结构及其形成方法、 以及静态随机存取存储器的结构及其形成方法。
背景技术
静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于 数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用 于数据的存储。
典型的SRAM单元包括六个MOS管(即具有6T结构)，其中上拉晶体管 (PU)和储存基本单元到用于读写的位线(Bit Line)的控制开关(PG)通常为NM OS，下拉晶体管(PD)为PMOS，一对PU和PD构成CMOS反相器。为了降 低SRAM单元占用的芯片面积，通常PU、PD和PG的数量关系为PU:PD: PG＝1:1:1。但是，通过读写稳定性分析可知，PU:PD:PG＝1:1:1的SRAM单 元具有较低的静态噪声容限和写容限，为了解决这一问题，设计SRAM单元 版图时，需要将β值(PD/PG)设定为不小于1.2，将γ值(PG/PU)设定为不小 于1.5。现有技术通过两种方式来提高β值和γ值：一是改变PU、PD和PG 的数量关系，其弊端是增大SRAM单元占用的芯片面积以及降低SRAM单 元的读写稳定性(α值(PU/PD)小于1)；二是不改变PU、PD和PG的数量关 系，使分别构成PU、PD和PG的FinFET的鳍片沟道的高度不同，其弊端是 增大制作工艺的复杂度以及成本的提升。
因此，需要提出一种方法，以解决上述问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半 导体结构的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法包 括：提供基底，所述基底包括第一区、第二区以及位于第一区和第二区之间 的第三区，所述基底上具有第一鳍部，且所述第一鳍部横跨第一区、第二区 和第三区；在所述第一区基底表面形成伪鳍部，所述伪鳍部与第一鳍部沿第 一鳍部宽度方向上平行排列；形成横跨第三区第一鳍部的栅极结构；形成所 述第一栅极结构之后，在所述第一区第一鳍部和伪鳍部内形成源区；形成所 述第一栅极结构之后，在所述第二区第一鳍部内形成漏区。
可选的，源区的体积大于漏区的体积。
可选的，所述伪鳍部侧壁到第一鳍部侧壁的最小距离为：36纳米～40纳 米。
可选的，所述第一鳍部的宽度为：9纳米～11纳米；所述伪鳍部的宽度为： 9纳米～11纳米。
可选的，沿第一鳍部宽度方向上，所述漏区的尺寸为：54纳米～62纳米， 所述源区的尺寸为：9纳米～11纳米。
可选的，所述基底、第一鳍部和伪鳍部的形成方法包括：提供初始基底， 所述初始基底上具有若干相互分立的牺牲层；在所述牺牲层的侧壁形成侧墙； 以所述侧墙为掩膜，刻蚀所述初始基底，形成基底和位于基底上的初始鳍部 结构；在所述基底上和部分初始鳍部结构表面形成第一掩膜层；以所述第一 掩膜层为掩膜，去除部分初始鳍部结构，形成第一鳍部和伪鳍部。
可选的，所述牺牲层包括相对的第一侧和第二侧；所述侧墙包括位于牺 牲层第一侧侧壁的第一侧墙部以及位于牺牲层第二侧侧壁的第二侧墙膜；以 所述第一侧墙部为掩膜，刻蚀所述初始基底，形成第一鳍部；以所述第二侧 墙部为掩膜，刻蚀所述初始基底，形成初始伪鳍部；去除部分初始伪鳍部， 形成伪鳍部。
可选的，所述漏区和源区的形成步骤包括：在所述第一区第一鳍部和伪 鳍部内形成源开口，在第二区第一鳍部内形成漏开口；在所述源开口内形成 源外延层；在所述漏开口内形成漏外延层。
可选的，所述源外延层的材料包括碳化硅，所述漏外延层的材料包括碳 化硅。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括第 一区、第二区以及位于第一区和第二区之间的第三区，所述基底上具有第一 鳍部，且所述第一鳍部横跨第一区、第二区和第三区；位于所述第一区基底 上的伪鳍部，所述伪鳍部与第一鳍部沿第一鳍部宽度方向上平行排列；横跨 第三区第一鳍部的第一栅极结构；位于所述第一区第一鳍部和伪鳍部内的源 区；位于所述第二区第一鳍部内的漏区，且漏区和源区分别位于第一栅极结 构的两侧。
可选的，源区的体积大于漏区的体积。
可选的，所述伪鳍部侧壁到第一鳍部侧壁的最小距离为：36纳米～40纳 米。
可选的，所述第一鳍部的宽度为：9纳米～11纳米；所述伪鳍部的宽度为： 9纳米～11纳米。
可选的，沿第一鳍部宽度方向上，所述源区的尺寸为：54纳米～62纳米， 所述漏区的尺寸为：9纳米～11纳米。
本发明还提供一种静态随机存取存储器，包括：提供上述半导体结构作 为静态随机存取存储器的传输晶体管。
可选的，所述静态随机存取存储器还包括上拉晶体管和下拉晶体管。
可选的，所述静态随机存取存储器为6T结构；传输晶体管的个数为2个， 上拉晶体管的个数为2个，下拉晶体管的个数为2个；所述基底沿第一鳍部 宽度方向上包括2个第四区和位于第四区之间的第五区；每个第四区内包括1 个传输晶体管和1个下拉晶体管，第五区内包括2个上拉晶体管。
相应的，本发明还提供一种静态随机存取存储器的形成方法，包括：形 成传输晶体管，所述传输晶体管的形成步骤包括上述半导体结构的形成方法。
可选的，所述形成方法还包括：形成上拉晶体管和下拉晶体管。
可选的，所述静态随机存取存储器为6T结构；传输晶体管的个数为2个， 上拉晶体管的个数为2个，下拉晶体管的个数为2个；所述基底沿第一鳍部 宽度方向上包括2个第四区和位于第四区之间的第五区；每个第四区内包括1 个传输晶体管和1个下拉晶体管，第五区内包括2个上拉晶体管。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在形成漏区和源区之 前，在所述第一鳍部的第一区基底上形成伪鳍部，所述伪鳍部和第一区第一 鳍部用于形成源区，所述第二区第一鳍部用于形成漏区。在形成漏区和源区 的过程中，能够实现源区的体积大于漏区的体积，工艺步骤简单，有利于降 低工艺的复杂度和难度。
进一步，所述方法形成的晶体管作为静态随机存取存储器的传输晶体管。 由于源区位于不仅位于第一区第一鳍部内，还位于伪鳍部内，而所述漏区仅 位于第二区第一鳍部内，因此，所源区的体积大于漏区的体积。所述传输晶 体管在工作状态下，通常在漏区顶部加高压，因此，所述传输晶体管的饱和 驱动电流取决于源区的电阻。当静态随机存取存储器中电流从漏区流向源区 时，饱和驱动电流较小，有利于进行读取操作。相反的，当静态随机存取存 储器中电流源区流向漏区时，饱和驱动电流较大，有利于进行写入操作。综 上，所述静态随机存取存储器的性能较好。
附图说明
图1至图2是一种静态随机存取存储器中传输晶体管的形成过程各步骤 的结构示意图；
图3至图10是本发明一实施例中半导体结构的形成过程各步骤的结构示 意图。
具体实施方式
正如背景技术所述，现有技术形成的静态随机存取存储器的性能较差。
图1至图2是一种静态随机存取存储器中传输晶体管的形成过程各步骤 的结构示意图。
请参考图1，提供基底100，所述基底100上具有栅极结构101，所述栅 极结构101包括相对的第一侧1和第二侧2；在所述栅极结构101的侧壁和顶 部表面、以及栅极结构101第二侧2基底100表面形成第一光刻胶102；以所 述第一光刻胶102为掩膜，刻蚀栅极结构101第一侧1基底100，形成源开口 (图中未标出)；在所述源开口内形成源区103。
请参考图2，形成所述源区103之后，去除所述第一光刻胶102(如图1 所示)；去除所述第一光刻胶102之后，在所述栅极结构101第一侧1的基底 100表面、源外延层103的侧壁和顶部表面、以及栅极结构101的侧壁和顶部 表面形成第二光刻胶104；以所述第二光刻胶104为掩膜，刻蚀所述栅极结构 101第二侧2基底100，形成漏开口(图中未标出)，所述漏开口的深度大于 源开口的深度；在所述漏开口内形成漏区105。
上述方法中，所述源开口的深度大于漏开口的深度，使得源区103的体 积大于漏区105的体积。所述传输晶体管在工作状态下，所述传输晶体管的 饱和驱动电流是由源区103的电阻所决定。当静态随机存取存储器的电流从 所述漏区105流向源区103时，使得所述饱和驱动电流较小，有利于所述静 态随机存取存储器进行读取操作；当电流的流向从源区103流向漏区105时 饱和驱动电流较大，有利于所述静态随机存取存储器进行写入操作。
然而，由于源开口的深度大于漏开口的深度，使得形成源开口和漏开口 需借助两次图形化工艺，使得形成源区103和漏区105的工艺步骤繁多，工 艺复杂。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法包括： 所述基底包括第一区、第二区以及位于第一区和第二区之间的第三区，所述 基底上具有第一鳍部，且所述第一鳍部横跨第一区、第二区和第三区；在所 述第一区基底上形成伪鳍部，所述伪鳍部与第一鳍部沿第一鳍部宽度方向上 平行排列；形成横跨第三区第一鳍部的栅极结构；在所述第一区第一鳍部和 伪鳍部内形成源区；在所述第二区第一鳍部内形成漏区。所述方法不用借助 图形化工艺，工艺步骤简单，且所形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合 附图对本发明的具体实施例做详细的说明。
图3至图10是本发明一实施例中半导体结构的形成过程各步骤的结构示 意图。
请参考图3，提供初始基底200；在所述初始基底200表面形成若干相互 分立的牺牲层201，所述牺牲层201包括相对的第一侧12和第二侧11。
在本实施例中，所述初始基底200用于后续形成静态随机存取存储器中传 输晶体管的基底和位于基底上的第一鳍部和伪鳍部。
在其他实施例中，所述初始基底用于后续形成晶体管的基底和位于基底 上的第一鳍部和伪鳍部。
在本实施例中，所述静态随机存取存储器为6T结构，即：所述静态随机 存取存储器包括6个晶体管，分别为：两个上拉晶体管(PU)、两个下拉晶体管 (PD)以及两个传输晶体管(PG)。其中，上拉晶体管和储存基本单元用于读写的 位线(Bit Line)的控制开关通常为NMOS，下拉晶体管为PMOS，一对PU和PD 构成CMOS反相器。
在其他实施例中，所述静态随机存取存储器为4T结构，即：所述静态随 机存取存储器包括4个晶体管，分别为：一个上拉晶体管、一个下拉晶体管以 及两个传输晶体管。
在本实施例中，所述初始基底200的材料为硅。在其他实施例中，所述 初始基底的材料包括锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。
在其他实施例中，所述初始基底中具有半导体器件，如MOS晶体管。
在本实施例中，形成所述牺牲层201之前，所述形成方法还包括：在所 述初始基底200表面形成停止层202。在其他实施例中，直接在所述初始基底 表面形成所述牺牲层，不形成停止层。
所述停止层202用于作为后续形成牺牲层201的停止层，从而起到对初 始基底200顶部表面进行保护的作用。
在本实施例中，所述停止层202的材料为氧化硅。在其他实施例中，所 述停止层的材料包括：氮化硅、SiCN或者SiCO。
所述牺牲层201的形成步骤包括：在所述停止层202顶部表面形成牺牲 膜，所述牺牲膜顶部表面具有第二掩膜层，所述第二掩膜层暴露出部分牺牲 膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述牺牲膜，直至暴露出停 止层202的顶部表面，形成若干所述牺牲层201。
在本实施例中，所述牺牲膜的材料为不含氮的碳(NFC)。在其他实施例 中，所述牺牲膜的材料包括：无定形碳(Amorphous Carbon Layer，ACL)或 者无定形硅(AmorphousAilicon，α-Si)。
所述牺牲膜的形成工艺包括：流体化学气相沉积工艺。
所述牺牲膜用于后续形成牺牲层201。
所述第二掩膜层的材料包括氮化硅。所述第二掩膜层用于后续作为牺牲 层201的掩膜。
以所述第二掩膜层为掩膜，刻蚀所述牺牲膜的工艺包括：干法刻蚀工艺 和湿法刻蚀工艺中的一种或者两种组合。
所述牺牲层201第一侧12的侧壁用于形成第一侧墙部，所述牺牲层201 第二侧11的侧壁用于后续形成第二侧墙部。
请参考图4，在所述牺牲层201第一侧12的侧壁形成第一侧墙部203b； 在所述牺牲层201第二侧11的侧壁形成第二侧墙部203a。
所述第一侧墙部203b和第二侧墙部203a的形成步骤包括：在所述停止 层202顶部、以及牺牲层201的侧壁和顶部表面形成侧墙膜；去除所述停止 层202和牺牲层201顶部的侧墙膜，在所述牺牲层201第一侧12的侧壁形成 第一侧墙部203b；在所述牺牲层201第二侧11的侧壁形成第二侧墙部203a。
在本实施例中，所述侧墙膜的材料为氮化硅，相应的，第一侧墙部203b 和第二侧墙部203a的材料为氮化硅。
在其他实施例中，所述侧墙膜的材料包括：硅氧化合物或者钛氧化合物， 相应的，第一侧墙部和第二侧墙部的材料包括：硅氧化合物或者钛氧化合物。
所述侧墙膜的形成工艺包括：原子层沉积工艺。采用原子层沉积工艺形 成的侧墙膜的厚度较均匀，所述侧墙膜用于后续形成第一侧墙部203b和第二 侧墙部203a，因此，所述第一侧墙203b和第二侧墙部203a沿平行于初始基 底200表面方向上的尺寸较均匀。
所述第一侧墙部203b用于作为后续形成第一鳍部的掩膜，所述第二侧墙 部203a用于作为后续形成初始伪鳍部的掩膜。
去除所述停止层202和牺牲层201顶部的侧墙膜的工艺包括：干法刻蚀 工艺和湿法刻蚀工艺中的一种或者两种组合。
所述侧墙包括：位于所述牺牲层201第一侧12侧壁的第一侧墙部203b 和位于牺牲层201第二侧11侧壁的第二侧墙部203a。
请参考图5，形成所述第一侧墙部203b和第二侧墙部203a之后，去除所 述牺牲层201(见图4)。
去除所述牺牲层201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一 种或者两种组合。
去除所述牺牲层201，在所述第一侧墙部203b和第二侧墙部203a之间形 成开口，有利于后续以所述第一侧墙部203b和第二侧墙部203a为掩膜，刻 蚀所述初始基底200，形成基底和位于基底顶部表面的第一鳍部和初始伪鳍 部。
请参考图6和图7，图7是图6的俯视图，图6是图7沿D-D1线的剖面 示意图，以所述第一侧墙203b为掩膜，刻蚀所述初始基底200(如图5所示)， 形成基底204和位于基底204顶部表面的第一鳍部205；以所述第二侧墙部 203a为掩膜，刻蚀所述初始基底200，形成基底204和位于基底204表面的 初始伪鳍部250，所述基底204包括第一区Ⅰ、第二区Ⅱ和位于第一区Ⅰ和第 二区Ⅱ之间的第三区Ⅱ，所述第一鳍部205和初始伪鳍部250横跨第一区Ⅰ、 第二区Ⅱ和第三区Ⅲ；形成所述基底204、第一鳍部205和初始伪鳍部之后， 去除第一侧墙部203b和第二侧墙部203a；去除第一侧墙部203b和第二侧墙 部203a之后，去除第一鳍部205和初始伪鳍部顶部表面的停止层202。
需要说明的是，图6与图5的剖面方向一致。
以所述第一侧墙部203b为掩膜，刻蚀所述初始基底200的工艺包括：干 法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述第二侧墙部203a为掩膜，刻蚀所述初始基底200的工艺包括：干 法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述初始基底200用于形成基底204、第一鳍部205和初始伪鳍部250， 因此，在本实施例中，所述基底204、第一鳍部205和初始伪鳍部250的材料 为硅。在其他实施例中，所述基底、第一鳍部和初始伪鳍部的材料包括：锗、 硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。
部分所述第一区Ⅰ的初始伪鳍部250用于后续形成伪鳍部，所述第一区 Ⅰ的第一鳍部205和伪鳍部用于后续形成源区；所述第二区Ⅱ的第一鳍部205 用于后续形成漏区；所述第三区Ⅲ用于后续形成横跨第三区Ⅲ第一鳍部205 的第一栅极结构。
沿第一鳍部250的宽度方向上，所述基底204包括两个第四区A以及第 四区A之间的第五区B，且所述第四区A和第五区B内均具有第一鳍部250 和初始伪鳍部250。
所述第四区A用于形成传输晶体管和下拉晶体管；所述第五区B用于形 成上拉晶体管。
在本实施例中，所述静态随机存取存储器为6T结构，即：所述静态随机 存取存储器包括两个传输晶体管、两个上拉晶体管和两个下拉晶体管。且每 个第四区A内具有一个传输晶体管和一个下拉晶体管，所述第五区B内具有 两个上拉晶体管。第四区A内的第一鳍部205用于后续作为传输晶体管和下 拉晶体管的鳍部，所述第五区B内的第一鳍部205用于后续形成第二鳍部， 所述第二鳍部作为上拉晶体管的鳍部。
初始鳍部结构包括：第一鳍部205和初始伪鳍部250。
去除第一侧墙部203b和第二侧墙部203a的工艺包括：干法刻蚀工艺和 湿法刻蚀工艺中的一种或者两种组合。
去除第一鳍部205和初始伪鳍部250顶部表面的停止层202的工艺包括： 干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图8，在所述基底204顶部表面、第一鳍部205和初始伪鳍部250 表面形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出第四区A的部分 初始伪鳍部250、第五区B的初始伪鳍部250、以及第五区B的部分第一鳍部 205的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述第一鳍部205和初始伪 鳍部250，在所述第一区Ⅰ和第四区的重叠区域的基底204表面形成伪鳍部 206，在第五区B的基底204表面形成第二鳍部207。
需要说明的是，图8是在图7基础上的结构示意图。
所述第一掩膜层的材料包括：氮化硅，所述第一掩膜层用于形成伪鳍部 206和第二鳍部207的掩膜。
在形成所述伪鳍部206和第二鳍部207的过程中，由于第四区A内的第 一鳍部205被第一掩膜层覆盖，因此，形成所述伪鳍部206和第二鳍部207 之后，所述第四区A内的第一鳍部205被完全保存。所述第四区A内的第一 鳍部205用于后续作为传输晶体管和下拉晶体管的鳍部。
以所述第一掩膜层为掩膜，刻蚀所述第一鳍部205和初始伪鳍部250的 工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一区Ⅰ和第四区A重叠区域内的第一鳍部205和伪鳍部206用于 形成传输晶体管的源区，与源区相对的另一侧第一鳍部250用于形成传输晶 体管的漏区，则源区的体积大于漏区的体积。所述传输晶体管在工作状态下， 所述传输晶体管的饱和驱动电流取决于源区的电阻。当静态随机存取存储器 中电流从漏区流向源区时，饱和驱动电流较小，有利于进行读取操作。相反 的，当静态随机存取存储器中电流源区流向漏区时，饱和驱动电流较大，有 利于进行写入操作。综上，所述静态随机存取存储器的性能较好。所述第二 鳍部207作为上拉晶体管的鳍部。
所述伪鳍部206侧壁到第一鳍部205侧壁的最小距离为：36纳米～40纳 米，可见，所述伪鳍部206与第一鳍部205之间的距离较小，则后续在第一 鳍部205内和伪鳍部206内形成源外延层的侧壁相接触，则所述源外延层与 后续在源外延层顶部形成的插塞的接触面积较大，有利于降低插塞与源区的 接触电阻。
请参考图9，形成横跨第一鳍部205的第一栅极结构208；形成横跨第一 鳍部250的第二栅极结构209；形成横跨第二鳍部207的第三栅极结构210。
所述第一栅极结构208包括：第一栅介质层(图中未示出)和位于第一 栅介质层顶部的第一栅极层(图中未示出)。所述第一栅极结构208作为传输 晶体管的栅极。
所述第二栅极结构209包括：第二栅介质层(图中未示出)和位于第二 栅介质层顶部的第二栅极层(图中未示出)。所述第二栅极结构209作为下拉 晶体管的栅极。
所述述第三栅极结构210包括：第三栅介质层(图中未示出)和位于第 三栅介质层顶部的第三栅极层(图中未示出)。所述第三栅极结构210用于作 为上拉晶体管的栅极。
所述第一栅介质层、第二栅介质层和第三栅介质层的材料包括：氧化硅， 所述第一栅极层、第二栅极层和第三栅极层的材料包括：硅。
请参考图10，在所述第一栅极结构208一侧的第一区Ⅰ第一鳍部205和 伪鳍部206内形成源区212；在所述第一栅极结构208另一侧的第二区Ⅱ第一 鳍部250内形成漏区211；在所述第二栅极结构209两侧的第一鳍部250内形 成第二源漏掺杂区213；在所述第三栅极结构210两侧的第二鳍部207内形成 第三源漏掺杂区214。
所述第一栅极结构208、第一鳍部250、源区212和漏区211构成传输晶 体管。在本实施例中，所述传输晶体管的个数为两个，分别位于第四区A内
所述源区212和漏区211构成第一源漏掺杂区(图中未标出)。
在本实施例中，所述源区212和漏区211同时形成，所述源区212和漏 区211的形成方法包括：在所述第一栅极结构208第一区Ⅰ的第一鳍部205 和伪鳍部206内形成源开口(图中未标出)，在所述第一栅极结构208第二区 Ⅱ的第一鳍部205内形成漏开口(图中未标出)；在所述源开口内形成源外延 层；在所述漏开口内形成漏外延层；在所述源外延层内掺入第一掺杂离子， 形成源区212；在所述漏外延层内掺入第一掺杂离子，形成漏区211。
由于所述源开口和漏开口同时形成，且无需借助额外的图形化工艺，即 可实现源区212的体积大于漏区211的体积，具体的，沿第一鳍部205宽度 方向上，所述源区212的尺寸为：54纳米～62纳米，所述漏区211的尺寸为： 9纳米～11纳米。工艺步骤简单，有利于降低工艺的复杂度和难度。
由于所述传输晶体管为NMOS晶体管，因此，所述源外延层的材料和漏 外延层的材料包括碳化硅或者硅，所述第一掺杂离子的导电类型为N型，如： 磷离子或者砷离子。
所述源区212不仅位于第一鳍部205内，还位于伪鳍部206内，而所述 漏区211仅位于第一鳍部205内，则所述源区212的体积大于漏区211的体 积，因此，所述传输晶体管在工作状态下，所述传输晶体管的饱和驱动电流 取决于源区212的电阻。当静态随机存取存储器中电流从漏区211流向源区 212时，饱和驱动电流较小，有利于进行读取操作。相反的，当静态随机存取 存储器中电流源区212流向漏区211时，饱和驱动电流较大，有利于进行写入操作。综上，所述静态随机存取存储器的性能较好。
所述第二栅极结构209、第一鳍部205和第二源漏掺杂区213构成下拉晶 体管。在本实施例中，所述下拉晶体管的个数为两个，分别位于第四区A。 所述下拉晶体管为NMOS晶体管，因此，所述第二源漏掺杂区213的材料包 括：碳化硅或者硅，所述第二源漏掺杂区213内具有第二掺杂离子，所述第 二掺杂离子的导电类型为N型，如：磷离子或者砷离子。
所述第三栅极结构210、第二鳍部207和第三源漏掺杂区213构成上拉晶 体管。在本实施例中，所述上拉晶体管的个数为两个，所述上拉晶体管位于 第五区B内。所述上拉晶体管为PMOS晶体管，因此，所述第三源漏掺杂区 214的材料包括：硅锗或者硅，所述第三源漏掺杂区214内具有第三掺杂离子， 所述第三掺杂离子为P型，如：硼离子。
形成所述漏区211、源区212、第二源漏掺杂区213和第三源漏掺杂区214 之后，所述形成方法还包括：在所述基底204表面、漏区211、源区212、第 二源漏掺杂区213和第三源漏掺杂区214表面、第一栅极结构208的侧壁和 顶部表面、第二栅极结构209的侧壁和顶部表面、以及第三栅极结构210的 侧壁和顶部表面形成介质层；在所述介质层内形成暴露出漏区211、源区212、 第二源漏掺杂区213和第三源漏掺杂区214表面的接触孔；在所述接触孔内 形成插塞。
所述介质层的材料包括：氧化硅。所述介质层用于实现半导体不同器件 之间的电隔离。
所述接触孔的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或 者两种组合。
所述插塞的形成步骤包括：在所述介质层和接触孔内形成插塞材料；平 坦化所述插塞材料，直至暴露出介质层的顶部表面，在所述接触孔内形成插 塞。
所述插塞材料包括：钨，相应的，插塞的材料包括：钨。所述插塞材料 的形成工艺包括：化学气相沉积工艺。
平坦化所述插塞材料的工艺包括：化学机械研磨工艺。
相应的，请继续参考图10，本发明还提供一种半导体结构，包括：基底 204，所述基底204包括第一区Ⅰ、第二区Ⅱ和第三区Ⅲ；所述基底204上具 有第一鳍部205，且所述第一鳍部205横跨第一区Ⅰ、第二区Ⅱ和第三区Ⅲ； 位于所述第一区Ⅰ基底204上的伪鳍部206，所述伪鳍部206与第一鳍部205 沿第一鳍部205b宽度方向上平行排列；横跨第三区Ⅲ第一鳍部205的第一栅 极结构208；位于第一区Ⅰ第一鳍部205和伪鳍部206内的源区212，位于第二区Ⅱ第一鳍部205内的源区211。
所述伪鳍部206侧壁到第一鳍部205侧壁的最小距离为：36纳米～40纳 米。
所述第一鳍部205的宽度为：9纳米～11纳米；所述伪鳍部206的宽度为： 9纳米～11纳米。
沿第一鳍部205宽度方向上，所述漏区210的尺寸为：54纳米～62纳米， 所述源区211的尺寸为：9纳米～11纳米。
所述伪鳍部206侧壁到第一鳍部205侧壁的最小距离为：36纳米～40纳 米。
所述第一鳍部205的宽度为：9纳米～11纳米；所述伪鳍部206的宽度为： 9纳米～11纳米。
沿第一鳍部205宽度方向上，所述源区212的尺寸为：54纳米～62纳米， 所述漏区211的尺寸为：9纳米～11纳米。
相应的，本发明还提供一种静态随机存取存储器，包括：采用上述方法 形成的晶体管作为静态随机存取存储器的传输晶体管。
所述静态随机存取存储器还包括：下拉晶体管和上拉晶体管。
所述静态随机存取存储器为6T结构；传输晶体管的个数为2个，上拉晶 体管的个数为2个，下拉晶体管的个数为2个；所述基底沿第一鳍部宽度方 向上包括2个第四区和位于第四区之间的第五区；每个第四区内包括1个传 输晶体管和1个下拉晶体管，第五区内包括2个上拉晶体管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区、第二区以及位于第一区和第二区之间的第三区，所述基底上具有第一鳍部，且所述第一鳍部横跨第一区、第二区和第三区；
在所述第一区基底表面形成伪鳍部，所述伪鳍部与第一鳍部沿第一鳍部宽度方向上平行排列；
形成横跨第三区第一鳍部的第一栅极结构；
形成所述第一栅极结构之后，在所述第一区第一鳍部和伪鳍部内形成源区；
形成所述第一栅极结构之后，在所述第二区第一鳍部内形成漏区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，源区的体积大于漏区的体积。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪鳍部侧壁到第一鳍部侧壁的最小距离为：36纳米～40纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部的宽度为：9纳米～11纳米；所述伪鳍部的宽度为：9纳米～11纳米。
5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，沿第一鳍部宽度方向上，所述源区的尺寸为：54纳米～62纳米，所述漏区的尺寸为：
9纳米～11纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底、第一鳍部和伪鳍部的形成方法包括：提供初始基底，所述初始基底上具有若干相互分立的牺牲层；在所述牺牲层的侧壁形成侧墙；以所述侧墙为掩膜，刻蚀所述初始基底，形成基底和位于基底表面的初始鳍部结构；在所述基底和部分初始鳍部结构表面形成第一掩膜层；以所述第一掩膜层为掩膜，去除部分初始鳍部结构，形成第一鳍部和伪鳍部。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述牺牲层包括相对的第一侧和第二侧；所述侧墙包括位于牺牲层第一侧侧壁的第一侧墙部以及位于牺牲层第二侧侧壁的第二侧墙膜；以所述第一侧墙部为掩膜，刻蚀所述初始基底，形成第一鳍部；以所述第二侧墙部为掩膜，刻蚀所述初始基底，形成初始伪鳍部；去除部分初始伪鳍部，形成伪鳍部。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述漏区和源区的形成步骤包括：在所述第一区第一鳍部和伪鳍部内形成源开口，在第二区第一鳍部内形成漏开口；在所述源开口内形成源外延层；在所述漏开口内形成漏外延层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述源外延层的材料包括碳化硅，所述漏外延层的材料包括碳化硅。
10.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区、第二区以及位于第一区和第二区之间的第三区，所述基底上具有第一鳍部，且所述第一鳍部横跨第一区、第二区和第三区；
位于所述第一区基底上的伪鳍部，所述伪鳍部与第一鳍部沿第一鳍部宽度方向上平行排列；
横跨第三区第一鳍部的第一栅极结构；
位于所述第一区第一鳍部和伪鳍部内的源区；
位于所述第二区第一鳍部内的漏区，且漏区和源区分别位于第一栅极结构的两侧。
11.如权利要求10所述的半导体结构，其特征在于，源区的体积大于漏区的体积。
12.如权利要求10所述的半导体结构，其特征在于，所述伪鳍部侧壁到第一鳍部侧壁的最小距离为：36纳米～40纳米。
13.如权利要求10所述的半导体结构，其特征在于，所述第一鳍部的宽度为：9纳米～11纳米；所述伪鳍部的宽度为：9纳米～11纳米。
14.如权利要求10或11所述的半导体结构，其特征在于，沿第一鳍部宽度方向上，所述源区的尺寸为：54纳米～62纳米，所述漏区的尺寸为：9纳米～11纳米。
15.一种静态随机存取存储器，其特征在于，包括：
提供如权利要求10至权利要求14任一项所述的半导体结构作为静态随机存取存储器中的传输晶体管。
16.如权利要求15所述的静态随机存取存储器，其特征在于，所述静态随机存取存储器还包括上拉晶体管和下拉晶体管。
17.如权利要求16所述的静态随机存取存储器，其特征在于，所述静态随机存取存储器为6T结构；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个；所述基底沿第一鳍部宽度方向上包括2个第四区和位于第四区之间的第五区；每个第四区内包括1个传输晶体管和1个下拉晶体管，第五区内包括2个上拉晶体管。
18.一种静态随机存取存储器的形成方法，其特征在于，包括：
形成传输晶体管，所述传输晶体管的形成步骤包括如权利要求1至权利要求9任一项所述的半导体结构的形成方法。
19.如权利要求18所述的静态随机存取存储器的形成方法，其特征在于，所述形成方法还包括：形成上拉晶体管和下拉晶体管。
20.如权利要求19所述的静态随机存取存储器的形成方法，其特征在于，所述静态随机存取存储器为6T结构；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个；所述基底沿第一鳍部宽度方向上包括2个第四区和位于第四区之间的第五区；每个第四区内包括1个传输晶体管和1个下拉晶体管，第五区内包括2个上拉晶体管。
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