TW202213801A - 記憶體元件 - Google Patents

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蘇信文
楊智銓
林士豪
林祐寬
洪連嶸
王屏薇
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Abstract

一種記憶體元件，包含基板、第一半導體鰭、第二半導體鰭、第一閘極結構、第二閘極結構、第一閘極間隔物，和第二閘極間隔物。第一閘極結構位於基板的P阱區域上方並跨越第一半導體鰭。第二閘極結構位於基板的N阱區域上方並跨越第二半導體鰭，第一閘極結構自第二閘極結構連續地延伸，其中從記憶體元件的上視圖中，第一閘極結構的寬度大於第二閘極結構的寬度。第一閘極間隔物位於第一閘極結構的側壁上。第二閘極間隔物位於第二閘極結構的側壁上，其中從記憶體元件的上視圖中，第一閘極間隔物的寬度小於第二閘極間隔物的寬度。

Description

記憶體元件及其製造方法
無
隨著半導體工業為了追求更高的元件密度，更高的性能和更低的成本而向奈米技術製程節點發展，製造和設計問題的挑戰導致了三維設計的發展，例如鰭式場效電晶體（FinFET）。 鰭式場效電晶體包括延伸的半導體鰭，此鰭在垂直於基板平面的方向上往機板上方突起。電晶體的通道形成在垂直的鰭中。在鰭上方（例如，包覆）提供閘極。鰭式場效電晶體可進一步減少短通道效應。
無
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在……之下（beneath）」、「在……下方（below）」、「下部（lower）」、「在……上方（above）」及「上部（upper）」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向（旋轉90度或以其他定向），且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
鰭可以通過任何合適的方法來圖案化。例如，可以使用一種或多種微影製程來圖案化鰭，包括雙圖案化或多圖案化製程。通常，雙重圖案化或多重圖案化製程將微影和自對準過程相結合，而允許產生間距小於單微影製程所能獲得的間距的圖案。例如，在一個實施例中，在基板上方形成犧牲層並使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。移除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭。
本揭露的實施例描述由鰭式場效應電晶體（FinFET）形成的靜態隨機存取記憶體（SRAM）為範例。然而，本揭露的實施例也可以應用於各種積體電路。將參考附圖詳細解釋各種實施例。
靜態隨機存取記憶體（SRAM）是一種揮發性半導體記憶體，其使用雙定態鎖存電路(bistable latching circuitry)來儲存每個位元。 SRAM中的每個位元儲存在四個電晶體（PU-1、PU-2、PD-1和PD-2）上，其形成兩個交叉耦合的反相器。SRAM單元具有兩個穩定狀態，分別用於表示0和1。另外兩個存取電晶體(access transistor)（PG-1和PG-2）用於控制讀寫操作期間對記憶體單元的存取。
第1圖是六個電晶體（6T）SRAM單元的電路圖。 SRAM單元10包括由上拉電晶體PU-1和下拉電晶體PD-1形成的第一反相器102。 SRAM單元10還包括由上拉電晶體PU-2和下拉電晶體PD-2形成的第二反相器104。此外，第一反相器102和第二反相器104都耦合在電壓排線Vdd和接地電位Vss之間。在一些實施例中，上拉電晶體PU-1和PU-2可以是p型金屬氧化物半導體電晶體（PMOS），而下拉電晶體PD-1和PD-2可以是n型金屬氧化物半導體電晶體(NMOS)，然而本揭露的保護的範圍在此方面不受限制。
在第1圖中，第一反相器102和第二反相器104交叉耦合。即，第一反相器102的輸入連接到第二反相器104的輸出。同樣，第二反相器104的輸入連接到第一反相器102的輸出。第一反相器102的輸出稱為儲存節點103。同樣地，第二反相器104的輸出被稱為儲存節點105。在正常操作模式下，儲存節點103與儲存節點105具有相對的邏輯態。藉由操作這兩個交叉耦合的電晶體，SRAM單元10可以使用閘鎖結構來保存數據，使得只要通過Vdd供電，在不施加刷新周期就不會丟失儲存的數據。
在使用6T SRAM單元的SRAM元件中，這些單元以行和列的方式排列。 SRAM陣列的列由位元線對形成，即第一位元線BL和第二位元線BLB。SRAM元件的單元設置在各個位元線對之間。如第1圖所示，SRAM單元10配置在位元線BL和位元線BLB之間。
在第1圖中，SRAM單元10還包括連接在位元線BL和第一反相器102的輸出103之間的第一傳輸門電晶體PG-1。SRAM單元10還包括第二傳輸閘極電晶體(pass-gate transistor)PG-2連接在位元線BLB和第二反相器104的輸出105之間。第一傳輸閘極電晶體PG-1和第二傳輸閘極電晶體PG-2的閘極連接到字元線WL，其中字元線WL連接SRAM陣列一行中的SRAM單元。
在操作中，如果傳輸閘極電晶體PG-1和PG-2為未開通的狀態，則SRAM單元10將無限期地在儲存節點103和105上保持互補值，只要通過Vdd提供電源即可。這是因為一對交叉耦合的反相器中的每個反相器驅動另一個的輸入，從而維持儲存節點處的電壓。這種情況將保持穩定，直到從SRAM斷開電源，或者執行寫週期更改儲存節點上的儲存數據為止。
在第1圖的電路圖中，上拉電晶體PU-1、PU-2是p型電晶體。下拉電晶體PD-1、PD-2以及傳輸門電晶體PG-1、PG-2是n型電晶體。根據各種實施例，上拉電晶體PU-1、PU-2，下拉電晶體PD-1、PD-2以及傳輸閘極電晶體PG-1、PG-2可以由FinFET來實現。
第1圖以在6T-SRAM的內容代表SRAM單元10的結構。然而，本領域的普通技術人員應該理解，本文描述的各種實施例的特徵可以用於形成其他類型的設備，例如8T-SRAM儲存設備或除SRAM之外的儲存設備。此外，本揭露的實施例可以用作獨立儲存設備，與其他集成電路集成的儲存設備等。因此，本文討論的實施例是製造和使用本揭露的方式的說明，並且不限製本揭露的範圍。
參考第2A圖至第2D圖。第2A圖為本揭露之部分實施例之記憶體元件的上視圖。第2B圖為沿著第2A圖的線B-B的剖面圖。第2C圖為第2A圖的線C-C的剖面圖。第2D圖為第2A圖的放大圖。在第2A圖中，積體電路為SRAM元件100，包括四個記憶體單元200a、200b、200c和200d。然而，在一些其他實施例中，SRAM元件100中的記憶體單元200a、200b、200c和200d的數量不限於此。
在一些實施例中，SRAM元件100包括基板210。基板210可以是半導體材料，並且可以包括例如包括梯度層或掩埋氧化物的已知結構。在一些實施例中，基板210包括可以是未摻雜或摻雜的塊狀矽（例如，p型、n型或其組合）。可以使用適合於半導體元件形成的其他材料。其他材料，例如鍺，石英，藍寶石和玻璃，可以替代地用作基板210。替代地，矽基板210可以是絕緣體上半導體（SOI）基板的有源層或多層結構。例如在體矽層上形成的矽鍺層。
在一些實施例中，基板210包括多個P阱區域212、214和多個N阱區域216。作為記憶體單元200a的示例，每個單元包括N阱區域216和在N阱區域216的相對側的兩個P阱區域212、214。也就是說，N阱區域216在兩個P阱區域212、214之間。在一些實施例中，NMOS元件將形成在P阱區域212、214上，而PMOS元件將形成在N阱區域216上，這將在後面討論。在一些實施例中，P阱區域212、214被植入有P型摻雜劑材料，例如硼離子，而N阱區域216被植入了N型摻雜劑材料，例如砷離子。在P阱區域212、214的植入期間，N阱區域216被遮罩（例如光阻）覆蓋，而在N阱區域216的植入期間，P阱區域212、214被遮罩（例如光阻）覆蓋。
在一些實施例中，SRAM元件100包括多個半導體鰭220a、220b、220c、220d、220e和220f。例如，半導體鰭220a、220b配置在基板210的P阱區域212內，半導體鰭220b、220c配置在基板210的N阱區域216內，而半導體鰭220e、220f配置在基板210的N阱區域214內。在一些實施例中，半導體鰭220a、220b、220c、220d、220e和220f可以是或包括例如矽。
在一些實施例中，可以例如通過使用微影技術圖案化和蝕刻基板210來形成半導體鰭220a，220b，220c，220d，220e和220f。在一些實施例中，光阻層（未示出）被沉積在基板210上。光阻層根據預定的圖案（半導體鰭220a、220b、220c、220d、220e和220f）被照射（曝光）並顯影以去除部分光阻材料。然後使用剩餘的光阻作為蝕刻遮罩來蝕刻基板210，從而形成半導體鰭220a、220b、220c、220d、220e和220f。
在一些實施例中，可以在基板210上並且在半導體鰭220a、220b、220c、220d、220e和220f之間的空間中形成多個隔離區域（未示出），隔離區域作為半導體鰭220a、220b、220c、220d、220e和220f周圍的淺溝槽隔離（STI）的隔離結構，可以藉由使用原矽酸四乙酯(tetra-ethyl-ortho- silicate；TEOS)和氧氣作為前驅物，並藉由化學氣相沉積（CVD）技術來形成。
在一些實施例中，SRAM元件100包括閘極結構230a、230b、230c、230d、230e和230f。作為示例，在記憶體單元200a中，閘極結構230a、230b設置在基板210的P阱區212中，並且與半導體鰭220a、220b交叉，閘極結構230c、230d設置在N阱區216中，並且和半導體鰭220c、220d交叉，而閘極結構230e、230f設置在基板210的P阱區214中並且與半導體鰭220e、220f交叉。在一些實施例中，閘極結構230a、230c彼此連續地延伸，因此閘極結構230a、230c也可以被視為單個閘極結構的第一和第二部分。另一方面，閘極結構230d、230f彼此連續延伸，因此閘極結構230d、230f也可以被視為單個閘極結構的第一部分和第二部分。
在記憶體單元200a的P阱區域212中，閘極結構230a和半導體鰭220a、220b形成下拉電晶體PD-2。閘極結構230b和半導體鰭220a、220b形成傳輸閘極電晶體PG-2，其中下拉電晶體PD-2和傳輸閘極電晶體PG-2是NMOS元件。另一方面，在記憶體單元200a的N阱區域216中，閘極結構230c和半導體鰭220c形成上拉電晶體PU-2。閘極結構230d和半導體鰭220d形成上拉電晶體PU-1，其中上拉電晶體PU-1和上拉電晶體PU-2是PMOS元件。在記憶體單元200a的P阱區域域214中，閘極結構230e和半導體鰭220e、220f形成傳輸閘極電晶體PG-1，閘極結構230f和半導體鰭220e、220f形成下拉電晶體PD-1，其中傳輸閘極電晶體PG-1和下拉電晶體PD-1是NMOS元件。因此，SRAM元件100的記憶體單元200a是六電晶體（6T）SRAM。然而，本領域的普通技術人員應理解，本文描述的各種實施例的特徵可以用於形成其他類型的設備，例如8T-SRAM記憶體元件或其他積體電路。
如第2A圖所示，當將記憶體單元200a-200d佈置在一起以形成陣列（本文中的SRAM元件100）時，可以翻轉或旋轉單元佈局以實現更高的封裝密度。通常，通過將單元格翻轉到單元格邊界或軸上並將翻轉後的單元格放置在原始單元格附近，可以將公共節點和連接點組合在一起以增加填充密度。例如，記憶體單元200a-200d是鏡像並且彼此旋轉。具體地，記憶體單元200a和200b與記憶體單元200c和200d一樣是沿Y軸的鏡像。記憶體單元200a和200c與記憶體單元200b和200d一樣是在X軸上的鏡像。此外，對角記憶體單元（記憶體單元200a和200d；記憶體單元200b和200c）以180度彼此旋轉圖像。
SRAM元件100包括多個閘極間隔物240a、240b、240c、240d、240e和240f。例如，一對閘極間隔物240a設置在閘極結構230a的相對側，一對閘極間隔物240b設置在閘極結構230b的相對側，一對閘極間隔物240c設置在閘極結構230a的相對側。閘極結構230c，一對閘極間隔物240d設置在閘極結構230d的相對側，一對閘極間隔物240e設置在閘極結構230e的相對側，一對閘極間隔物240f設置閘極結構230f的相對側。在一些實施例中，閘極間隔物240a、240c彼此連續地延伸並且由連續的材料製成，因此閘極間隔物240a、240c也可以被視為單個閘極間隔物的第一部分和第二部分。另一方面，閘極間隔物240d、240f彼此連續地延伸並且由連續的材料製成，因此閘極間隔物240d、240f也可以被視為單個閘極間隔物的第一部分和第二部分。在一些實施例中，閘極間隔物240a、240b、240c、240d、240e和240f可以包括SiO 2，Si 3N 4，SiO xN y、SiC、SiCN、SiOC、SiOCN和/或其組合。
SRAM元件100包括多個隔離結構250。在一些實施例中，隔離結構250將閘極結構230a-230f的部分分開。例如，在記憶體單元200a中，隔離結構250設置在閘極結構230c和230e之間，另一隔離結構250設置在閘極結構230b和230d之間。在一些實施例中，隔離結構250包括氧化矽，氮化矽或合適的絕緣材料。
參照第2A圖、第2B圖和第2C圖，其中第2B圖是沿著第2A圖的線B-B的剖面圖，第2C圖是沿著第2A圖的線C-C的剖面圖。更詳細地，第2B圖是沿著半導體鰭220b的長度方向並且沿著閘極結構230a截取的剖面圖，第2C圖是沿著半導體鰭220c的長度方向並且沿著閘極結構230a截取的剖面圖。要注意的是，第2B圖和第2C圖具有相同的比例，因此第2B圖和第2C圖的尺寸實質上是相同的。
在第2B圖中，半導體鰭220b在基板210上方，閘極結構230a在半導體鰭220b上方，並且閘極間隔物240a設置在閘極結構230a的相對側壁上。在一些實施例中，閘極結構230a包括閘極介電層GD、功函數金屬層WFM1、功函數金屬層WFM2和閘極金屬GM。多個源/汲極結構260N分別設置在半導體鰭220b中和閘極結構230a的相對側上。接觸蝕刻停止層265設置在源/汲極結構260N上方，並且沿著閘極間格物240a的側壁延伸。層間介電層270設置在接觸蝕刻停止層265上方。
在第2C圖中，半導體鰭220c在基板210之上，閘極結構230c在半導體鰭220c之上，閘極間隔物240c設置在閘極結構230c的相對側壁上。在一些實施例中，閘極結構230c包括閘極介電層GD、功函數金屬層WFM1和閘極金屬GM。多個源/汲極結構260P設置在半導體鰭220c中並且在閘極結構230c的相對側上。 接觸蝕刻停止層265設置在源/汲極結構260P上方並沿著閘極間隔物240c的側壁延伸。層間介電層層270設置在接觸蝕刻停止層265上方。
參考第2B圖和第2C圖。在一些實施例中，閘極結構230a比閘極結構230c寬。例如，閘極結構230a的寬度W1大於閘極結構230c的寬度W2。即，閘極間隔物240a之間的距離大於閘極間隔物240c之間的距離。另一方面，每個閘極間隔物240a比每個閘極間隔物240c窄。例如，每個閘極間隔物240a的寬度W3小於每個閘極間隔物240c的寬度W4。此外，在閘極結構230a的相對側上的閘極結構230a和閘極間隔物240a的總寬度W5實質上等於在閘極結構230c的相對側上的閘極結構230c和閘極間隔物240c的總寬度W6。換句話說，閘極結構230a的寬度W1，閘極結構230c的寬度W2，閘極間隔物240a的寬度W3以及閘極間隔物240c的寬度W4基本上滿足（W1 + 2 * W3）＝ （W2 + 2 * W4），其中W1 + 2 * W3 = W5，W2 + 2 * W4 = W6。從另一個觀點來看，在閘極結構230a的相對側上的兩個源/汲極結構260N之間的距離（即，基本上等於寬度W5）基本上等於在閘極結構230c的相對側上的兩個源/汲極結構260P之間的距離（即，基本上等於寬度W6）。
在一些實施例中，閘極結構230a、230c的閘極介電層GD由高k介電材料製成，例如金屬氧化物，過渡金屬氧化物等。高k介電材料的示例包括但不限於氧化鉿（HfO 2）、氧化矽鉿（HfSiO）、氧化鉿鉭（HfTaO）、氧化鈦鉿（HfTiO）、氧化鋯鉿（HfZrO）、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金或其他適用的介電材料。在一些實施例中，閘極電介質層GD是氧化物層。可以通過諸如化學氣相沉積（CVD），物理氣相沉積（PVD），原子層沉積（ALD），電漿增強化學氣相沉積（PECVD）之類的沉積製程來形成閘極介電層GD。
在一些實施例中，閘極結構230a、230c的功函數金屬層WFM1可以包括氮化鉭（TaN）。在一些實施例中，閘極結構230a的功函數金屬層WFM2可以包括含鈦材料，例如氮化鈦（TiN）。在一些實施例中，功函數金屬層WFM2中不存在鉭。功函數金屬層WFM1和/或WFM2可以為半導體器件的閘極結構提供合適的功函數值，從而有利於調整半導體器件的閾值電壓。功函數金屬層WFM1和WFM2可以通過適當的製程形成，例如ALD，CVD，PVD，遠程等離子體CVD（RPCVD），等離子體增強CVD（PECVD），金屬有機CVD（MOCVD），濺射，電鍍，其他合適的方法。過程或其組合。在一些實施例中，在第2C圖的閘極結構230c中不存在功函數金屬層WFM2。因此，閘極結構230a具有比閘極結構230c更多的功函數金屬層。
在一些實施例中，閘極結構230a、230c的閘極金屬GM可以包括鎢（W）。在一些其他實施例中，閘極金屬GM包括鋁（Al）、銅（Cu）或其他合適的導電材料。
在一些實施例中，可以通過執行在基板210上方提供磊晶材料的磊晶生長製程來形成源/汲極結構260N、260P，因此，源/汲極結構260N、260P在本文中亦可稱為磊晶結構260N、260P。在各種實施例中，源/汲極結構260N、260P可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，源/汲極結構260N可以包括N型雜質，而源/汲極結構260P可以包括P型雜質。
在一些實施例中，接觸蝕刻停止層265包括氮化矽、氮氧化矽或其他合適的材料。可以使用例如等離子體增強CVD、低壓CVD、ALD或其他合適的技術來形成接觸蝕刻停止層265。層間介電層270可以包括與接觸蝕刻停止層265不同的材料。在一些實施例中，層間介電層270可以包括氧化矽、氮化矽，氧氮化矽、四乙氧基矽烷（TEOS）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低k介電材料和/或其他合適的介電材料。低k電介質材料的例子包括但不限於氟化石英玻璃（FSG）、碳摻雜的氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯（BCB）或聚酰亞胺。可以使用例如CVD、ALD、旋塗玻璃（SOG）或其他合適的技術來形成層間介電層層270。
參照第2A圖至第2D圖，其第2D圖是第2A圖的記憶體單元200a的放大圖。在一些實施例中，閘極結構230b和閘極間隔物240b，閘極結構230e和閘極間隔物240e，以及閘極結構230f和閘極間隔物240f具有與第2B圖中描述的閘極結構230a和閘極間隔物240a相似或相同的結構。另一方面，閘極結構230d和閘極間隔物240d分別具有與第2C圖中描述的閘極結構230c和閘極間隔物240c相似或相同的結構。例如，每個閘極結構230b、230e和230f包括閘極電介質層GD、功函數金屬層WFM1、功函數金屬層WFM2和閘極金屬GM，並且閘極結構230d包括閘極電介質層GD、功函數金屬層WFM1和閘極金屬GM。
關於閘極結構230a和230c，閘極結構230a從閘極結構230c連續地延伸。更詳細地，閘極結構230a的閘極介電層GD和閘極結構230c的閘極介電層GD是連續材料，閘極結構230a的功函數金屬層WFM1和閘極結構230c的功函數金屬層WFM1是連續材料。閘極結構230a的閘極金屬GM和閘極結構230c的閘極金屬GM是連續的材料。這是因為閘極結構230a、230c的這些元件是同時形成的，這將在後面討論。因此，閘極結構230a、230c的組合也可以被視為單閘極結構，其中閘極結構230a、230c可以被稱為單閘極結構的第一部分和第二部分。在一些實施例中，閘極結構230a、230c組合形成階梯狀側壁輪廓。
此外，閘極間隔物240a和閘極間隔物240c是連續的材料，因為它們是同時形成的。即，在每個閘極間隔物240a與其相鄰的閘極間隔物240c之間沒有界面。因此，每個閘極間隔物240a及其相鄰的閘極間隔物240c的組合也可以被視為單個閘極間隔物，其中閘極間隔物240a、240c可以被稱為單個閘極間隔物的第一部分和第二部分。在一些實施例中，在第2D圖的上視圖中，閘極間隔物240a的外側壁（即，距閘極結構230a最遠的側壁）與閘極間隔物240c的外側壁(最遠離閘極結構230c的側壁)接觸並對準（即，與之對齊）。另一方面，在第2D圖的上視圖中，閘極間隔物240a的內側壁（即，最靠近閘極結構230a的側壁）與閘極間隔物240c的內側壁（即，最接近閘極結構230c的側壁）未對準(或對齊)。這也呼應了閘極間隔物240a和240c具有不同的寬度，如第 2B圖和第2C圖所示。在一些實施例中，閘極間隔物240a、240c組合形成階梯狀側壁輪廓。
由於閘極間隔物240a的內側壁與閘極間隔物240c的內側壁未對準，儘管閘極結構230a的閘極介電層GD和閘極結構230c的閘極介電層GD是連續材料，閘極結構230a的閘極電介質層GD與閘極結構230c的閘極電介質層GD未對準(對齊)，同理閘極結構230a、230c的功函數金屬層WFM1也未對準(對齊)。在一些實施例中，在第2D圖的上視圖中，閘極結構230a的閘極金屬GM具有第一部分GM-1和第二部分GM-2，其中在沿著半導體鰭片220b的長度方向以及與半導體鰭片220b的長度方向垂直的方向上，第二部分GM-2比第一部分GM-1窄。另一方面，沿著半導體鰭片220b的長度方向，閘極結構230c的閘極金屬GM寬於閘極結構230a的閘極金屬GM的第二部分GM-2，並且窄於閘極結構230a的閘極金屬GM的第一部分GM-1。在一些實施例中，閘極結構230a的閘極金屬GM的第二部分GM-2接觸閘極結構230c的閘極金屬GM。在一些實施例中，閘極結構230a的閘極介電層GD接觸閘極間隔物240c的長度方向的端點。
在一些實施例中，上述閘極結構230a和230c之間以及閘極間隔物240a和240c之間的關係也可以在閘極結構230f和230d以及閘極間隔物240f和240d處找到，為簡潔起見將不再重複。
關於閘極結構230b和230d，在閘極結構230b和230d之間並與之接觸的隔離結構250。隔離結構250基本上沿著P阱區212和N阱區216之間的邊界延伸。在第2D圖的上視圖中並且沿著半導體鰭220b的長度方向，閘極結構230b和隔離結構250之間的交界面比閘極結構230d和隔離結構250之間的交界面長，而閘極間隔物240b和隔離結構250之間的交界面比閘極間隔物240d和隔離結構250之間的交界面短。然而，在閘極結構230b的相對側上的閘極結構230b和閘極間隔物240b的總厚度基本上等於在閘極結構230d的相對側上的閘極結構230d和閘極間隔物240d的總厚度。儘管閘極結構230b和230d被隔離結構250隔開，但是閘極間隔物240b的外側壁與閘極間隔物240d的外側壁實質上對準，並且閘極間隔物240b的內側壁與閘極間隔物240d的內側壁未對準。
在一些實施例中，上述閘極結構230b和230d之間以及閘極間隔物240b和240d之間的關係也可以在閘極結構230e和230c以及閘極間隔物240e和240c處找到，為簡潔起見將不再重複。
第3圖至第17B圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。
參考第3圖。在基板210上形成多個半導體鰭220a、220b、220c、220d、220e和220f。半導體鰭220a-220f可以例如藉由圖案化形成。然後使用微影技術蝕刻基板210。在一些實施例中，基板210包括多個P阱區域212、214和多個N阱區域216。在一些實施例中，P阱區域212、214植入有P型摻雜劑材料，例如N阱區域216植入如硼離子之類的N型摻雜劑材料。在P阱區域212、214的植入期間，N阱區216被遮罩（例如光阻）覆蓋，並且在N阱區域216的植入期間，P阱區域212、214被遮罩（例如光阻）覆蓋。
參照第4A圖至第4C圖，其中第4B圖是沿著第4A圖的線B-B的剖面圖，第4C圖是沿著第4A圖的線C-C的剖面圖。移除半導體鰭220c和220d的部分。例如，在基板210上形成光罩（未示出），並暴露出半導體鰭220c和220d的一部分，然後進行蝕刻製程以去除半導體220c和220d的暴露部分。所得的結構在第4A圖中示出。在蝕刻製程之後，可以去除光罩。此步驟的蝕刻製程亦可稱為鰭片切割製程。
參照第5A圖至第5C圖，其中第5B圖是沿著第5A圖的線B-B的剖面圖，第5C圖是沿著第5A圖的線C-C的剖面圖。為了簡化起見，第5B圖和第5C圖的部分元件並未在第5A圖中示出。多個閘極介電層232和多個虛設閘極層234形成在基板210上方並且與半導體鰭220a-220f交叉。在一些實施例中，閘極介電層232和虛設閘極層234可以被統稱為虛設閘極結構。
閘極介電層232可以是例如氧化矽、氮化矽、其組合等，並且可以根據適合的技術沉積或熱生長。可以通過諸如化學氣相沉積（CVD），物理氣相沉積（PVD），原子層沉積（ALD）之類的合適的製程或任何合適的製程來形成閘極電介質層232。虛設閘極層234可以沉積在閘極電介質層232上方，然後例如通過CMP被平坦化。虛設閘極層234可以包括多晶矽（poly-Si）或多晶矽鍺（poly-SiGe）。此外，虛設閘極層234可以是摻雜有均勻或不均勻摻雜的多晶矽。虛設閘極層234可以通過適當的製程形成，例如化學氣相沉積（CVD），物理氣相沉積（PVD），原子層沉積（ALD）或任何適當的製程。
參照第6A圖至第6C圖，其中第6B圖是沿著第6A圖的線B-B的剖面圖，第6C圖是沿著第6A圖的線C-C的剖面圖。多個閘極間隔物240形成在虛設閘極極層234的相對側壁上。例如，可以通過在虛設閘極極層234上方毯覆地形成間隔物層，然後進行非等向性蝕刻製程以移除間隔物層的水平部分，使得間隔物層的垂直部分保留在虛設閘極極層234的側壁上來形成閘極間隔物240。在一些實施例中，閘極間隔物240可以通過CVD、SACVD、可流動CVD、ALD、PVD或其他方法形成。在一些實施例中，閘極間隔物240的厚度T1在大約1.5nm至大約4nm的範圍內。
參照第7A圖和第7B圖，其中，第7A圖和第7B圖分別延續第6B圖和第6C圖的剖面。在基板210的半導體鰭220b和220c上方分別形成多個源/汲極結構260N、260P。例如，通過適當的製程，例如蝕刻，使虛設閘極層234和閘極間隔物240暴露的半導體鰭220b和220c的暴露部分凹陷。之後，分別在剩餘的半導體鰭220b和220c的暴露表面上方形成源/汲極結構260N、260P。源/汲極結構260N、260P可以通過執行磊晶生長製程來形成，此製程在半導體鰭220b和220c上方提供磊晶材料。在一些實施例中，源/汲極結構260N可以包括N型雜質，而源/汲極結構260P可以包括N型雜質。應了解，儘管未在第7A圖和第7B圖中示出，源/汲極結構260N也形成在第6A圖的半導體鰭220a，220e和220f中，而源/汲極結構260P也形成在第6A圖的半導體鰭220d中。
參照第8A圖和第8B圖，其中，第8A圖和第8B圖分別延續第7A圖和第7B圖的剖面。形成接觸蝕刻停止層265和層間電介層270在基板210上方和源/汲極結構260上方。例如，可以在基板210上方順序沉積蝕刻停止層材料和層間電介層材料，然後進行CMP製程以去除過量的蝕刻停止層材料和層間電介層材料，直到暴露出虛設閘極層234的上表面。可以使用例如等離子體增強CVD，低壓CVD，ALD或其他合適的技術來形成接觸蝕刻停止層 265。可以使用例如CVD，ALD，旋塗玻璃（SOG）或其他合適的技術來形成層間電介層層270。
參照第9A圖至第9C圖，其中第9B圖是沿第9A圖的線B-B的剖面圖，第9C圖是沿第9A圖的線C-C的剖面圖。移除虛設閘極層234。在一些實施例中，可以通過諸如蝕刻的適當製程來去除虛設閘極層234。在去除虛設閘極層234之後，在半導體鰭220b上方的閘極間隔物240之間形成閘極溝槽G1，並且在半導體鰭片220c上方的閘極間隔物240之間形成閘極溝槽G2。在一些實施例中，在去除虛設閘極層234之後保留閘極介電層232，使得閘極介電層232被溝槽G1和G2暴露。
參照第10A圖至第10C圖，其中第10B圖是沿第10A圖的線B-B的剖面圖，第10C圖是沿第10A圖的線C-C的剖面圖。遮罩層M1形成在基板210上方，其中遮罩層M1暴露基板210的P阱區域212、214並覆蓋基板210的N阱區域216。遮罩層M1覆蓋半導體鰭220c、220d，同時暴露半導體鰭220a、220b、220e、220f。半導體鰭220c上方的溝槽G2被遮罩層M1填充，因此半導體鰭220c上方溝槽T2內的閘極介電層232被遮罩層M1覆蓋。在一些實施例中，遮罩層M1可以是光阻，並且可以通過適當的微影製程形成。
參照第11A圖至第11C圖，其中第11B圖是沿第11A圖的線B-B的剖面圖，第11C圖是沿第11A圖的線C-C的剖面圖。移除由半導體鰭片220b上方的閘極溝槽G1暴露的閘極介電層232，並且使半導體鰭220b上方的閘極間隔物240變薄。更詳細地，移除P阱區域212、214內的半導體鰭220a、220b、220e、220f上方的閘極介電層232，並使位於P阱區域212、214內的半導體鰭220a、220b、220e、220f上方的閘極間隔物240變薄（見第11A圖）。另一方面，在N阱區域216內的半導體鰭220c、220d上的閘極介電層232和閘極間隔物240被遮罩層M1保護。在一些實施例中，可以通過諸如蝕刻的適當製程來去除閘極介電層232。例如，用於蝕刻閘極介電層232的蝕刻劑可以是HF。
在第11B圖中，在蝕刻閘極介電層232的過程中，也可以使用相同的蝕刻劑將閘極間隔物240蝕刻一些量。例如，閘極間隔物240可以具有原始厚度T1（見第10B圖），並且蝕刻後閘極間隔物240可以具有厚度T2。在一些實施例中，厚度T2小於厚度T1。厚度T1和T2之間的差是在第11A圖至第11C圖中描述的蝕刻過程期間的厚度損失。在一些實施例中，厚度損失（例如，T1-T2）在大約0.5nm至大約3nm的範圍內。當蝕刻半導體鰭220b上方的閘極間隔物240時，半導體鰭220b上方的閘極間隔物240比由遮罩層M1保護的半導體鰭片220c上方的閘極間隔物240薄（見圖11C），其中半導體鰭220c上方的閘極間隔物240保持其原始厚度T1。
參照第12A圖至第12C圖，其中第12B圖是沿第12A圖的線B-B的剖面圖，第12C圖是沿第12A圖的線C-C的剖面圖。移除遮罩層M1。在一些實施例中，可以通過諸如剝離的適當工藝來移除遮罩層M1。因此，半導體鰭220c上的閘極介電層232經由閘極溝槽G2暴露。應注意，在此階段中，因為已經移除了半導體鰭220b的頂表面上的閘極介電層232，所以半導體鰭220b的頂表面沒有覆蓋閘極介電層232。
參照第13A圖至第13C圖，其中第13B圖是沿第13A圖的線B-B的剖面圖，第13C圖是沿第13A圖的線C-C的剖面圖。移除由半導體鰭片220b上方的閘極溝槽G2暴露的閘極介電層232，並且使半導體鰭片220b和220c上方的閘極間隔物240變薄。更詳細來說，移除N阱區域216內的半導體鰭220c和220d上方的閘極介電層232。另一方面，在此步驟中，使P阱區與212、214或N阱區216內的半導體鰭220a-220f上方的閘極隔離物240變薄。在一些實施例中，可以通過諸如蝕刻的適當製程來去除閘極介電層232。例如，用於蝕刻閘極介電層232的刻蝕劑可以是HF。在一些實施例中，第13A圖至第13C圖的蝕刻劑與第11A圖至第11C圖的製程中使用的蝕刻劑相似或相同。
蝕刻製程的最終結構在第13A圖至第13C圖中示出。在第13A圖中，在半導體鰭片220a、220b、220c、220d、220e、220f上方的蝕刻後的閘極間隔物240被稱為閘極間隔物240a、240b、240c、240d、240e、240f，如第2A圖至第2D圖所標示的。
在第11B圖中，在蝕刻半導體鰭片220c上方的閘極介電層232（參見第12C圖）期間，由於暴露了閘極間隔物240b，因此閘極間隔物240b會藉由相同的蝕刻劑而造成一定量的蝕刻。例如，第12B圖中的閘極間隔物240b可以具有厚度T2，並且第13B圖中經蝕刻的閘極間隔物240b可以具有厚度T3。在一些實施例中，厚度T3小於厚度T2。厚度T3和T2之間的差是在第13A圖至第13C圖中描述的蝕刻製程期間的厚度損失。在一些實施例中，厚度損失（例如，T2-T3）在約0.5nm至約3nm的範圍內。在部分實施例中，第11A圖至第11C圖的蝕刻製程的厚度損失具有第一值（例如，T1-T2），而第13A圖至第13C的蝕刻製程的厚度損失具有第二值（例如，T2-T3），其中第一值大於第二值。例如，第一值與第二值之比在大約2：1至大約4：1的範圍內。即，相較於第13A圖至第13C圖的蝕刻製程，在第11A圖至第11C圖的蝕刻製程中閘極間隔物240b的蝕刻量更多。這是因為第11A圖至第11C圖的蝕刻過程是為了在閘極間隔物240b和240c之間產生厚度差。在一些實施例中，第11A圖至第11C圖的蝕刻持續時間可以長於第13A圖至第13C圖的蝕刻製程的持續時間，使得閘極間隔物240b在第11A圖至第11C圖的蝕刻製程中被移除更多量。
在第11C圖中，在蝕刻閘極介電層232的過程中，也可以使用相同的蝕刻劑對閘極間隔物240c進行一定量的蝕刻。例如，閘極間隔物240c可以具有原始厚度T1（見第12C圖），並且蝕刻後的閘極間隔物240c可以具有厚度T4。在一些實施例中，厚度T4小於厚度T1。厚度T1和T4之間的差是在第13A圖至第13C圖中描述的蝕刻過程期間的厚度損失。在一些實施例中，厚度損失（例如，T1-T4）在大約0.5nm至大約3nm的範圍內。
在一些實施例中，閘極間隔物240b的厚度T3在大約0.5nm至大約3nm的範圍內。如果厚度T3太小（例如，遠低於0.5nm），則閘極間隔物240b不能為在隨後的步驟中形成的閘極結構（例如，第16A圖至第16C圖的閘極結構230b）提供足夠的隔離。在一些實施例中，厚度T4與厚度T3的比例在大約1至大約4的範圍內。如果比例太高，則代表閘極間隔物240b可能太薄並且不能提供足夠的隔離。如果比例太低，則代表閘極間隔物240b可能太厚並且不能與閘極間隔物240c提供足夠的差異。
參照第14A圖和第14B圖，其中第14A圖和第14B圖是延續第13B圖和第13C圖的剖面。形成閘極介電層GD、功函數金屬層WFM1、功函數金屬層WFM2在基板210上方並且填充閘極溝槽G2和G1。可以通過諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、等離子體增強CVD（PECVD）之類的沉積製程來形成閘極介電層GD。功函數金屬層WFM1和WFM2可以通過適當的工藝形成，例如ALD、CVD、PVD、遠程等離子體CVD（RPCVD）、等離子體增強CVD（PECVD）、金屬有機CVD（MOCVD）、濺射、電鍍，其他合適的方法。過程或其組合。
參照第15A圖和第15B圖，其中第15A圖和第15B圖是延續第14A圖和第14B圖的剖面。遮罩層M2形成在基板210上方，其中遮罩層M2覆蓋半導體鰭220b（例如，P阱區域212），並且不覆蓋半導體鰭220c（例如，N阱區域216）。之後，移除半導體鰭片220c上的功函數金屬層WFM2（見第14B圖）。可以通過適當的蝕刻製程，例如乾蝕刻或濕蝕刻，來去除半導體鰭片220c上方的功函數金屬層WFM2。
參照第16A圖至第16C圖，其中第16B圖是沿著第16A圖的線B-B的剖面圖，第16C圖是沿著第16A圖的線C-C的剖面圖。移除遮罩層M2。在基板210上方形成閘極金屬GM，然後進行CMP工藝以去除過量的閘極金屬GM、功函數金屬層WFM2、功函數金屬層WFM1和閘極介電層GD，直到層間介電層270的頂表面曝露為止。所得到的結構如第16A圖至第16C圖所示，包含形成多個閘極結構230a、230b、230c、230d、230e、230f。更詳細地，如第16A圖所示，閘極結構230a、230b、230c、230d、230e、230f分別位於相應的閘極間隔物240a、240b、240c、240d、240e、240f之間。應注意，閘極結構230b、230e、230f和閘極間隔物240b、240e、240f具有與第16B圖中所述的閘極結構230a和閘極間隔物240a具有相似或相同的結構。而閘極結構230d和閘極間隔物240d與第16C圖中描述的閘極結構230c和閘極間隔物240c具有相似或相同的結構。
參照第17圖，在基板210上方形成多個隔離結構250。更詳細地，在記憶體單元200a中，隔離結構250形成在閘極結構230c和230e之間並與之接觸，以電性隔離閘極結構230c和230e。另一方面，隔離結構250形成在閘極結構230b和230d之間並與之接觸，以電性隔離閘極結構230b和230d。通常，隔離結構250是沿著P阱區域212、214和N阱區域216的邊界形成。可以藉由例如在基板210上方形成光阻層，圖案化光阻層以形成開口並暴露出閘極結構230a-230f的一部分，蝕刻閘極結構230a-230f的暴露部分以形成凹槽，移除光阻層，在基板210上方沉積介電材料並填充凹槽，然後進行CMP工藝，直到暴露層間介電層270的頂表面。在一些實施例中，隔離結構250是可流動的電介質材料，其可使用可流動的CVD（FCVD）沉積。在一些實施例中，可流動隔離結構250可包括可流動氧化物，例如可流動氧化矽。可流動的隔離結構250通過使用旋塗電介質（SOD）例如矽酸鹽、矽氧烷、甲基矽氧雜環丁烷（MSQ）、氫矽氧氟烷（HSQ），MSQ / HSQ、全氫矽氮烷（TCPS）或矽形成、全氫聚矽氮烷（PSZ）。或者，可通過使用低溫等離子體化學氣相沉積來形成可流動隔離結構250。
由於電晶體的尺寸縮小，因此設備的變數和漏電將顯著增加。隨著對低功率系統的需求的增長，電源電壓（VDD）已按比例縮小以降低動態功耗和洩漏功耗。 SRAM在較低電源電壓下的操作變得非常困難。需要滿足最小工作電壓V min，否則將導致寫入失敗、紅色干擾失敗、存取失敗或保留失敗。在本揭露中，執行蝕刻工藝以減小P阱區域上的NMOS器件的閘極間隔物的厚度，並因此為金屬閘極結構提供更寬的沉積窗口，這反過來將增加金屬閘極結構的體積。並且還會降低NMOS器件的V min。因此，可以提高設備性能。然而，如果閘極結構的N阱區域和P阱區域具有相同的厚度，則P阱區域中的NMOS器件的V min可以是期望值的大約73%。也就是說，本揭露可以將NMOS器件的V min提高超過25%。
第18A圖至第19B圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。
參照第18A圖和第18B圖，第18A圖和第18B圖類似於第5B圖和第5C圖，其中分別在基板210的半導體鰭220a、220c上方形成多個閘極介電層332和虛設閘極層334。閘極介電層332和虛設閘極層334的材料與第5B圖和第5C圖所描述的閘極介電層232和虛設閘極層234的材料是相同的。與第5B圖和第5C圖中描述的介電層232和虛設閘極層234的不同之處在於，第18A圖和第18B圖的閘極介電層332和虛設閘極層334具有錐形輪廓。例如，當距基板210的距離增加時，虛設閘極層334的寬度減小。這是因為當用於蝕刻虛設閘極層334的蝕刻製程是濕法蝕刻時，蝕刻劑不能充分地蝕刻虛設閘極層334的底部，這導致虛設閘極層334的錐形輪廓（或梯形輪廓）。
參照第19A圖和第19B圖，第19A圖和第19B圖的結構為經歷第6A圖至第17圖所描述的製程。第19A圖和第19B圖分別包括閘極結構330a、330c和閘極間隔物340a、340c。閘極結構330a、330c具有與第16B圖和第16B圖中的閘極結構230a，230c相似或相同的結構。閘極隔離物340a、340c具有與第16B圖和第16B圖的閘極間隔物240a、240c相似或相同的結構。閘極結構330a與閘極間隔物340a之間的關係實質上相同於閘極結構230c與閘極間隔物240c之間的關係。
如第18A圖和第18B圖所示，虛設閘極334具有錐形輪廓（或梯形輪廓），並且這導致閘極結構330a、330c具有錐形輪廓，因為閘極結構330a、330c基本上繼承了虛設閘極334的輪廓。例如，當與基板210的距離增加時，閘極結構330a、330c的寬度減小。換句話說，閘極結構330a、330c具有錐形輪廓（或梯形輪廓）。
第20A圖至第21B圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。
參照第20A圖和第20B圖。第20A圖和第20B圖於第13B圖和第13C圖，其中移除了半導體鰭220c上的閘極介電層232，並且使閘極間隔物240a、240c變薄。在第13B圖中，由於在第11B圖中已經去除了半導體鰭220b上方的閘極介電層232，因此半導體鰭片220b的頂表面暴露於第13B圖和第13C圖的蝕刻製程。因此，在圖13B和圖13C所示的蝕刻製程中，半導體鰭220b可能被一定程度的蝕刻。所得到的結構在第20A圖和第20B圖中示出，其中在閘極間隔物240a之間形成閘極溝槽G3，而閘極溝槽G3稍微延伸進入半導體鰭220b。換句話說，半導體鰭片220b的暴露表面低於閘極隔離物240a的最底表面。另一方面，在第20B圖中的閘極隔離物240c之間形成閘極溝槽G4。在一些實施例中，第20A圖中的閘極溝槽G3比第20B圖中的閘極溝槽G4深。這是因為蝕刻製程的蝕刻劑將從蝕刻半導體鰭片220b上方的閘極介電層232開始（見第12C圖），並且閘極介電層232可以保護半導體鰭220b不被蝕刻。
參照第21A圖和第21B圖。第21A圖和第21B圖的結構是當第20A圖和第20B圖的結構經歷了第14A圖至第17圖的結構。第21A圖和第21B圖分別包括閘極結構430a、430c。閘極結構430a、430c具有與第16B圖和第16B圖中的閘極結構230a、230c相似或相同的結構。在一些實施例中，閘極結構430的底表面低於閘極間隔物240a的底表面。此外，第21A圖中的閘極結構430a的底表面低於第21B圖中的閘極結構430c的底表面。在一些實施例中，閘極結構430a的底部被嵌入在半導體鰭220b中，而閘極結構430c沒有被嵌入在半導體鰭220c中。
第22A圖至第22B圖為本揭露之部分實施例之製造記憶體元件的方法1000。雖然方法1000是由一系列操作或步驟來描述，然應了解此方法並沒有限制操作或其順序。因此，在部分實施例中，這些操作或步驟可以不同的順序被執行，及/或同時地執行。此外，在部分實施例中，描述的操作或步驟可被切割為多個操作或步驟，其可在不同時間點或是相同時間點與其他操作或是子操作一起進行。在部分實施例中，描述的操作或步驟可被省略，或包括其他沒有被描述的操作或步驟。
在方塊S101中，形成複數個半導體鰭於基板上。第3圖繪示了對應於方塊S101的操作的部分實施例的示意圖。
在方塊S102中，移除部分半導體鰭。第4A圖至第4C圖繪示了對應於方塊S102的操作的部分實施例的示意圖。
在方塊S103中，形成閘極介電層及虛設閘極層於基板上並跨越半導體鰭。第5A圖至第5C圖繪示了對應於方塊S103的操作的部分實施例的示意圖。
在方塊S104中，在虛設閘極層的相對側壁上形成閘極間隔物。第6A圖至第6C圖繪示了對應於方塊S104的操作的部分實施例的示意圖。
在方塊S105中，形成源/汲極結構於半導體鰭中。第7A圖至第7B圖繪示了對應於方塊S105的操作的部分實施例的示意圖。
在方塊S106中，形成源/汲極結構於半導體鰭中。第7A圖至第7B圖繪示了對應於方塊S106的操作的部分實施例的示意圖。
在方塊S107中，形成接觸蝕刻停止層及層間介電層於基板上方及源/汲極結構上方。第8A圖至第8B圖繪示了對應於方塊S107的操作的部分實施例的示意圖。
在方塊S108中，移除虛設閘極層。第9A圖至第9C圖繪示了對應於方塊S108的操作的部分實施例的示意圖。
在方塊S109中，形成第一遮罩層於基板上，其中第一遮罩層曝露基板的P阱區域並覆蓋基板的N阱區域。第10A圖至第10C圖繪示了對應於方塊S109的操作的部分實施例的示意圖。
在方塊S110中，移除P阱區域內的閘極介電層，並使P阱區域內的閘極間隔物變薄。第11A圖至第11C圖繪示了對應於方塊S110的操作的部分實施例的示意圖。
在方塊S111中，移除第一遮罩層。第12A圖至第12C圖繪示了對應於方塊S111的操作的部分實施例的示意圖。
在方塊S112中，移除N阱區域內的閘極介電層，並使P阱區域內和N阱區域內的閘極間隔物變薄。第13A圖至第13C圖繪示了對應於方塊S112的操作的部分實施例的示意圖。
在方塊S113中，形成閘極介電層、第一功函數金屬層、第二功函數金屬層於基板上方。第14A圖至第14B圖繪示了對應於方塊S113的操作的部分實施例的示意圖。
在方塊S114中，形成第二遮罩層於基板上方，其中第二遮罩層覆蓋基板的P阱區域且未覆蓋基板的N阱區域，並移除基板的N阱區域的第二功函數金屬層的一部分。第15A圖至第15B圖繪示了對應於方塊S114的操作的部分實施例的示意圖。
在方塊S115中，移除第二遮罩層，形成閘極金屬於機板上方，並執行化學機械研磨製程以形成閘極結構。第16A圖至第16C圖繪示了對應於方塊S115的操作的部分實施例的示意圖。
在方塊S116中，形成隔離結構於基板上方。第17圖繪示了對應於方塊S116的操作的部分實施例的示意圖。
第23圖為本揭露之部分實施例之記憶體元件的模擬結果。條件CN1和CN2說明了不同記憶體元件的模擬結果。條件CN1和CN2之間的差異在於，條件CN1是具有相同寬度的閘極結構（在不同區域內）的記憶體元件的模擬結果，而條件CN2是閘極結構（在不同區域內）具有不同的寬度（例如，圖1至圖17中討論的記憶體元件）的記憶體元件的模擬結果。直條圖的高度指示V min如何接近所需的V min，其中垂直軸的最高點指示所需的V min。比較條件CN1和條件CN2，很明顯，條件CN2接近所需的V min。
基於以上討論，可以看出本揭露提供了優點。然而，應當理解，其他實施例可以提供附加的優點，並且在本文中不必揭露所有優點，並且對於所有實施例都不需要特定的優點。由於電晶體的縮小，器件變化和漏電急劇增加。隨著對低功率系統的需求的增長，電源電壓（VDD）已按比例縮小以降低動態功耗和洩漏功耗。 SRAM在較低電源電壓下的操作變得非常困難。需要滿足最小工作電壓V min，否則將導致寫入失敗、紅色干擾失敗、存取失敗或保留失敗。在本揭露中，執行蝕刻工藝以減小P阱區域上的NMOS元件的閘極間隔物的厚度，並因此為金屬閘極結構提供更寬的沉積窗口，這將增加金屬閘極結構的體積。並且還會降低NMOS元件的V min。因此，可以提高設備性能。然而，如果閘極結構的N阱區域和P阱區域具有相同的厚度，則P阱區域中的NMOS器件的V min可以是期望值的大約73%。也就是說，本揭露可以將NMOS器件的V min提高超過25。%
根據本揭露的部分實施例，一種記憶體元件，包含基板、第一半導體鰭、第二半導體鰭、第一閘極結構、第二閘極結構、第一閘極間隔物，和第二閘極間隔物。基板包含P阱區域和N阱區域。第一半導體鰭位於基板的P阱區域上方。第二半導體鰭位於基板的N阱區域上方。第一閘極結構位於基板的P阱區域上方並跨越第一半導體鰭。第二閘極結構位於基板的N阱區域上方並跨越第二半導體鰭，第一閘極結構自第二閘極結構連續地延伸，其中從記憶體元件的上視圖中，第一閘極結構的寬度大於第二閘極結構的寬度。第一閘極間隔物位於第一閘極結構的側壁上。第二閘極間隔物位於第二閘極結構的側壁上，其中從記憶體元件的上視圖中，第一閘極間隔物的寬度小於第二閘極間隔物的寬度。
根據部分實施例，其中從記憶體元件的上視圖中，第一閘極間隔物遠離第一閘極結構的外側壁與第二閘極間隔物遠離第二閘極結構的外側壁共線。
根據部分實施例，其中從記憶體元件的上視圖中，第一閘極間隔物靠近第一閘極結構的內側壁與第二閘極間隔物靠近第二閘極結構的內側壁不對齊。
根據部分實施例，其中從記憶體元件的上視圖中，第一閘極間隔物和第二閘極間隔物共同形成一階梯狀內側壁輪廓。
根據部分實施例，其中從記憶體元件的上視圖中，第一閘極結構接觸第二閘極間隔物的長度方向的一端。
根據部分實施例，其中從記憶體元件的上視圖中，第一閘極結構和第二閘極結構共同形成一階梯狀側壁輪廓。
根據部分實施例，其中在剖面圖中，第一閘極結構的底表面低於第一閘極間隔物的底表面。
根據部分實施例，其中在剖面圖中，第一閘極結構的底表面低於第二閘極結構的底表面。
根據本揭露的部分實施例，一種記憶體元件包含基板、隔離結構、第一閘極結構，和第二閘極結構。基板包含P阱區域和N阱區域。隔離結構沿著P阱區域和N阱區域的邊界延伸。第一閘極結構從隔離結構的第一側往P阱區域內延伸。第二閘極結構從隔離結構的第二側往N阱區域內延伸，其中由上方俯視，第一閘極結構和隔離結構的交界面大於第二閘極結構和隔離結構的交界面。
根據部分實施例，更包含第一閘極間隔物和第二閘極間隔物。第一閘極間隔物自隔離結構的第一側延伸，且與第一閘極結構相鄰。第二閘極間隔物自隔離結構的第二側延伸，且與第二閘極結構相鄰，其中由上方俯視，第一閘極間隔物和隔離結構的交界面小於第二閘極間隔物和隔離結構的交界面。
根據部分實施例，更包含第三閘極間隔物，從第二閘極間隔物連續地延伸至另一P阱區域，其中由上方俯視，第三閘極間隔物和第二閘極間隔物共同形成階梯狀內側壁輪廓。
根據部分實施例，其中第一閘極結構相較於第二閘極結構具有更多層。
根據部分實施例，更包含第一半導體鰭和第二半導體鰭。第一半導體鰭位於基板的P阱區域上方，其中第一閘極結構跨越第一半導體鰭，且第一閘極結構的一部分內嵌至第一半導體鰭中。第二半導體鰭位於基板的N阱區域上方，其中第二閘極結構跨越第二半導體鰭，其中第一閘極結構未內嵌至第二半導體鰭中。
根據部分實施例，其中第一和第二閘極結構具有梯形截面輪廓。
根據部分實施例，更包含第三閘極結構，自第二閘極結構連續地延伸至另一P阱區域，其中由上俯視，第二閘極結構和第三閘極結構共同形成階梯狀側壁輪廓。
根據部分實施例，一種記憶體元件的製造方法，包含形成第一半導體鰭和第二半導體鰭於基板上；形成第一虛設閘極結構於第一半導體鰭上方，以及第二虛設閘極結構於第二半導體鰭上方；形成複數個第一閘極間隔物於第一虛設閘極結構的相對側上，以及複數個第二閘極間隔物於第二虛設閘極結構的相對側上；蝕刻第一虛設閘極結構與第二閘極結構以曝露第一閘極間隔物和第二閘極間隔物的內側壁；在蝕刻第一虛設閘極結構與第二閘極結構後，形成圖案化遮罩覆蓋第二閘極間隔物，且曝露第一閘極間隔物的內側壁；使用圖案化遮罩，對第一閘極間隔物的內側壁執行第一蝕刻製程以使第一閘極間隔物變薄；在第一蝕刻製程後，移除圖案化遮罩；以及形成第一閘極結構於第一閘極間隔物之間，以及第二閘極結構於第二閘極間隔物之間。
根據部分實施例，其中執行第一蝕刻製程使得第一虛設閘極結構的閘極介電層被移除，而第二閘極結構的閘極介電層在第一蝕刻製程期間被圖案化遮罩保護。
根據部分實施例，更包含在移除圖案化遮罩後，執行第二蝕刻製程以使第一閘極間隔物和第二閘極間隔物變薄。
根據部分實施例，其中第二虛設閘極結構的閘極介電層在第二蝕刻製程期間被移除。
根據部分實施例，其中第一蝕刻製程的持續時間大於第二蝕刻製程的持續時間。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
10:SRAM單元 100:SRAM元件 102,104:反相器 103,105:儲存節點 200a,200b,200c,200d:記憶體單元 210:基板 212,214:P阱區域 216:N阱區域 220a,220b,220c,220d,220e,220f:半導體鰭 230a,230b,230c,230d,230e,230f,330a,330c,430a,430c:閘極結構 232:閘極介電層 234:虛設閘極層 240,240a,240b,240c,240d,240e,240f,340:閘極間隔物 250:隔離結構 260N,260N:源/汲極結構 265:接觸蝕刻停止層 270:層間介電層 1000:方法 S101-S116:方塊 B-B,C-C:線 BL,BLB:位元線 CN1,CN2:條件 G1,G2,G3,G4:溝槽 GE:閘極介電層 GM:閘極金屬 GM-1,GM-2:部分 M1,M2:遮罩 WL:字元線 W1,W2,W3,W4,W5,W6:寬度 WFM1,WFM2:功函數金屬層 T1,T2,T3,T4:厚度 Vdd:電壓排線 Vss:接地電位 PU-1,PU-2,PD-1,PD-2,PG-1,PG-2:電晶體
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。 第1圖為本揭露之部分實施例之6電晶體靜態隨機存取記憶體的電路圖。 第2A圖為本揭露之部分實施例之記憶體元件的上視圖。 第2B圖為第2A圖的剖面圖。 第2C圖為第2A圖的剖面圖。 第2D圖為第2A圖的放大圖。 第3圖至第17圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。 第18A圖至第19B圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。 第20A圖至第21B圖為本揭露之部分實施例之製造記憶體元件的方法在不同製造階段的示意圖。 第22A圖至第22B圖為本揭露之部分實施例之製造記憶體元件的方法。 第23圖為本揭露之部分實施例之記憶體元件的模擬結果。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200a:記憶體單元
210:基板
212,214:P阱區域
216:N阱區域
220a,220b,220c,220d,220e,220f:半導體鰭
230a,230b,230c,230d,230e,230f:閘極結構
240a,240b,240c,240d,240e,240f:閘極間隔物
250:隔離結構
GE:閘極介電層
GM:閘極金屬
GM-1,GM-2:部分
WFM1,WFM2:功函數金屬層

Claims (20)

  1. 一種記憶體元件，包含: 一基板，包含一P阱區域和一N阱區域； 一第一半導體鰭，位於該基板的該P阱區域上方； 一第二半導體鰭，位於該基板的該N阱區域上方； 一第一閘極結構，位於該基板的該P阱區域上方並跨越該第一半導體鰭； 一第二閘極結構，位於該基板的該N阱區域上方並跨越該第二半導體鰭，該第一閘極結構自該第二閘極結構連續地延伸，其中從該記憶體元件的一上視圖中，該第一閘極結構的一寬度大於該第二閘極結構的一寬度； 一第一閘極間隔物，位於該第一閘極結構的一側壁上； 一第二閘極間隔物，位於該第二閘極結構的一側壁上，其中從該記憶體元件的該上視圖中，該第一閘極間隔物的一寬度小於該第二閘極間隔物的一寬度。
  2. 如請求項1所述之記憶體元件，其中從該記憶體元件的該上視圖中，該第一閘極間隔物遠離該第一閘極結構的一外側壁與該第二閘極間隔物遠離該第二閘極結構的一外側壁共線。
  3. 如請求項1所述之記憶體元件，其中從該記憶體元件的該上視圖中，該第一閘極間隔物靠近該第一閘極結構的一內側壁與該第二閘極間隔物靠近該第二閘極結構的一內側壁不對齊。
  4. 如請求項1所述之記憶體元件，其中從該記憶體元件的該上視圖中，該第一閘極間隔物和該第二閘極間隔物共同形成一階梯狀內側壁輪廓。
  5. 如請求項1所述之記憶體元件，其中從該記憶體元件的該上視圖中，該第一閘極結構接觸該第二閘極間隔物的長度方向的一端。
  6. 如請求項1所述之記憶體元件，其中從該記憶體元件的該上視圖中，該第一閘極結構和該第二閘極結構共同形成一階梯狀側壁輪廓。
  7. 如請求項1所述之記憶體元件，其中在一剖面圖中，該第一閘極結構的一底表面低於該第一閘極間隔物的一底表面。
  8. 如請求項1所述之記憶體元件，其中在一剖面圖中，該第一閘極結構的一底表面低於該第二閘極結構的一底表面。
  9. 一種記憶體元件，包含: 一基板，包含一P阱區域和一N阱區域； 一隔離結構，沿著該P阱區域和該N阱區域的一邊界延伸； 一第一閘極結構，從該隔離結構的一第一側往該P阱區域內延伸； 一第二閘極結構，從該隔離結構的一第二側往該N阱區域內延伸，其中由上方俯視，該第一閘極結構和該隔離結構的一交界面大於該第二閘極結構和該隔離結構的一交界面。
  10. 如請求項9所述之記憶體元件，更包含: 一第一閘極間隔物，自該隔離結構的該第一側延伸，且與該第一閘極結構相鄰； 一第二閘極間隔物，自該隔離結構的該第二側延伸，且與該第二閘極結構相鄰，其中由上方俯視，該第一閘極間隔物和該隔離結構的一交界面小於該第二閘極間隔物和該隔離結構的一交界面。
  11. 如請求項9所述之記憶體元件，更包含: 一第三閘極間隔物，從該第二閘極間隔物連續地延伸至另一P阱區域，其中由上方俯視，該第三閘極間隔物和該第二閘極間隔物共同形成一階梯狀內側壁輪廓。
  12. 如請求項9所述之記憶體元件，其中該第一閘極結構相較於該第二閘極結構具有更多層。
  13. 如請求項9所述之記憶體元件，更包含: 一第一半導體鰭，位於該基板的該P阱區域上方，其中該第一閘極結構跨越該第一半導體鰭，且該第一閘極結構的一部分內嵌至該第一半導體鰭中；以及 一第二半導體鰭，位於該基板的該N阱區域上方，其中該第二閘極結構跨越該第二半導體鰭，其中該第一閘極結構未內嵌至該第二半導體鰭中。
  14. 如請求項9所述之記憶體元件，其中該第一和第二閘極結構具有梯形截面輪廓。
  15. 如請求項9所述之記憶體元件，更包含一第三閘極結構，自該第二閘極結構連續地延伸至另一P阱區域，其中由上俯視，該第二閘極結構和該第三閘極結構共同形成一階梯狀側壁輪廓。
  16. 一種記憶體元件的製造方法，包含: 形成一第一半導體鰭和一第二半導體鰭於一基板上； 形成一第一虛設閘極結構於該第一半導體鰭上方，以及一第二虛設閘極結構於該第二半導體鰭上方； 形成複數個第一閘極間隔物於該第一虛設閘極結構的相對側上，以及複數個第二閘極間隔物於該第二虛設閘極結構的相對側上； 蝕刻該第一虛設閘極結構與該第二閘極結構以曝露該些第一閘極間隔物和該些第二閘極間隔物的內側壁； 在蝕刻該第一虛設閘極結構與該第二閘極結構後，形成一圖案化遮罩覆蓋該第二閘極間隔物，且曝露該些第一閘極間隔物的該些內側壁； 使用該圖案化遮罩，對該些第一閘極間隔物的該些內側壁執行一第一蝕刻製程以使該些第一閘極間隔物變薄； 在第一蝕刻製程後，移除該圖案化遮罩；以及 形成一第一閘極結構於該些第一閘極間隔物之間，以及一第二閘極結構於該些第二閘極間隔物之間。
  17. 如請求項16所述之記憶體元件，其中執行該第一蝕刻製程使得該第一虛設閘極結構的一閘極介電層被移除，而該第二閘極結構的一閘極介電層在該第一蝕刻製程期間被該圖案化遮罩保護。
  18. 如請求項17所述之記憶體元件，更包含在移除該圖案化遮罩後，執行一第二蝕刻製程以使該些第一閘極間隔物和該些第二閘極間隔物變薄。
  19. 如請求項18所述之記憶體元件，其中該第二虛設閘極結構的該閘極介電層在該第二蝕刻製程期間被移除。
  20. 如請求項18所述之記憶體元件，其中該第一蝕刻製程的持續時間大於該第二蝕刻製程的持續時間。
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