CN113764420A - 记忆体元件 - Google Patents

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CN113764420A CN202011408644.6A CN202011408644A CN113764420A CN 113764420 A CN113764420 A CN 113764420A CN 202011408644 A CN202011408644 A CN 202011408644A CN 113764420 A CN113764420 A CN 113764420A
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苏信文
杨智铨
林士豪
林祐宽
洪连嵘
王屏薇
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Abstract

一种记忆体元件，包含基板、第一半导体鳍、第二半导体鳍、第一栅极结构、第二栅极结构、第一栅极间隔物，和第二栅极间隔物。第一栅极结构位于基板的P井区域上方并跨越第一半导体鳍。第二栅极结构位于基板的N井区域上方并跨越第二半导体鳍，第一栅极结构自第二栅极结构连续地延伸，其中从记忆体元件的上视图中，第一栅极结构的宽度大于第二栅极结构的宽度。第一栅极间隔物位于第一栅极结构的侧壁上。第二栅极间隔物位于第二栅极结构的侧壁上，其中从记忆体元件的上视图中，第一栅极间隔物的宽度小于第二栅极间隔物的宽度。

Description

记忆体元件
技术领域
本揭露是关于一种记忆体元件。
背景技术
随着半导体工业为了追求更高的元件密度，更高的性能和更低的成本而向纳米技术制程节点发展，制造和设计问题的挑战导致了三维设计的发展，例如鳍式场效晶体管(FinFET)。鳍式场效晶体管包括延伸的半导体鳍，此鳍在垂直于基板平面的方向上往机板上方突起。晶体管的通道形成在垂直的鳍中。在鳍上方(例如，包覆)提供栅极。鳍式场效晶体管可进一步减少短通道效应。
发明内容
根据本揭露的部分实施例，一种记忆体元件，包含基板、第一半导体鳍、第二半导体鳍、第一栅极结构、第二栅极结构、第一栅极间隔物，和第二栅极间隔物。基板包含P井区域和N井区域。第一半导体鳍位于基板的P井区域上方。第二半导体鳍位于基板的N井区域上方。第一栅极结构位于基板的P井区域上方并跨越第一半导体鳍。第二栅极结构位于基板的N井区域上方并跨越第二半导体鳍，第一栅极结构自第二栅极结构连续地延伸，其中从记忆体元件的上视图中，第一栅极结构的宽度大于第二栅极结构的宽度。第一栅极间隔物位于第一栅极结构的侧壁上。第二栅极间隔物位于第二栅极结构的侧壁上，其中从记忆体元件的上视图中，第一栅极间隔物的宽度小于第二栅极间隔物的宽度。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。
图1为本揭露的部分实施例的6晶体管静态随机存取记忆体的电路图；
图2A为本揭露的部分实施例的记忆体元件的上视图；
图2B为图2A的剖面图；
图2C为图2A的剖面图；
图2D为图2A的放大图；
图3至图17为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图；
图18A至图19B为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图；
图20A至图21B为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图；
图22A至图22B为本揭露的部分实施例的制造记忆体元件的方法；
图23为本揭露的部分实施例的记忆体元件的模拟结果。
【符号说明】
10:SRAM单元
100:SRAM元件
102,104:反相器
103,105:储存节点
200a,200b,200c,200d:记忆体单元
210:基板
212,214:P井区域
216:N井区域
220a,220b,220c,220d,220e,220f:半导体鳍
230a,230b,230c,230d,230e,230f,330a,330c,430a,430c:栅极结构
232:栅极介电层
234:虚设栅极层
240,240a,240b,240c,240d,240e,240f,340:栅极间隔物
250:隔离结构
260N,260N:源/漏极结构
265:接触蚀刻停止层
270:层间介电层
1000:方法
S101-S116:方块
B-B,C-C:线
BL,BLB:位元线
CN1,CN2:条件
G1,G2,G3,G4:沟槽
GD:栅极介电层
GM:栅极金属
GM-1,GM-2:部分
M1,M2:遮罩
WL:字元线
W1,W2,W3,W4,W5,W6:宽度
WFM1,WFM2:功函数金属层
T1,T2,T3,T4:厚度
Vdd:电压排线
Vss:接地电位
PU-1,PU-2,PD-1,PD-2,PG-1,PG-2:晶体管
具体实施方式
以下揭露提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本揭露。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本揭露可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。
此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。
鳍可以通过任何合适的方法来图案化。例如，可以使用一种或多种微影制程来图案化鳍，包括双图案化或多图案化制程。通常，双重图案化或多重图案化制程将微影和自对准过程相结合，而允许产生间距小于单微影制程所能获得的间距的图案。例如，在一个实施例中，在基板上方形成牺牲层并使用微影制程将其图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。移除牺牲层，然后可以使用剩余的间隔物来图案化鳍。
本揭露的实施例描述由鳍式场效应晶体管(FinFET)形成的静态随机存取记忆体(SRAM)为范例。然而，本揭露的实施例也可以应用于各种集成电路。将参考附图详细解释各种实施例。
静态随机存取记忆体(SRAM)是一种挥发性半导体记忆体，其使用双定态锁存电路(bistable latching circuitry)来储存每个位元。SRAM中的每个位元储存在四个晶体管(PU-1、PU-2、PD-1和PD-2)上，其形成两个交叉耦合的反相器。SRAM单元具有两个稳定状态，分别用于表示0和1。另外两个存取晶体管(access transistor)(PG-1和PG-2)用于控制读写操作期间对记忆体单元的存取。
图1是六个晶体管(6T)SRAM单元的电路图。SRAM单元10包括由上拉晶体管PU-1和下拉晶体管PD-1形成的第一反相器102。SRAM单元10还包括由上拉晶体管PU-2和下拉晶体管PD-2形成的第二反相器104。此外，第一反相器102和第二反相器104都耦合在电压排线Vdd和接地电位Vss之间。在一些实施例中，上拉晶体管PU-1和PU-2可以是p型金属氧化物半导体晶体管(PMOS)，而下拉晶体管PD-1和PD-2可以是n型金属氧化物半导体晶体管(NMOS)，然而本揭露的保护的范围在此方面不受限制。
在图1中，第一反相器102和第二反相器104交叉耦合。即，第一反相器102的输入连接到第二反相器104的输出。同样，第二反相器104的输入连接到第一反相器102的输出。第一反相器102的输出称为储存节点103。同样地，第二反相器104的输出被称为储存节点105。在正常操作模式下，储存节点103与储存节点105具有相对的逻辑态。通过操作这两个交叉耦合的晶体管，SRAM单元10可以使用闸锁结构来保存数据，使得只要通过Vdd供电，在不施加刷新周期就不会丢失储存的数据。
在使用6T SRAM单元的SRAM元件中，这些单元以行和列的方式排列。SRAM阵列的列由位元线对形成，即第一位元线BL和第二位元线BLB。SRAM元件的单元设置在各个位元线对之间。如图1所示，SRAM单元10配置在位元线BL和位元线BLB之间。
在图1中，SRAM单元10还包括连接在位元线BL和第一反相器102的输出103之间的第一传输栅极晶体管PG-1。SRAM单元10还包括第二传输栅极晶体管(pass-gatetransistor)PG-2连接在位元线BLB和第二反相器104的输出105之间。第一传输栅极晶体管PG-1和第二传输栅极晶体管PG-2的栅极连接到字元线WL，其中字元线WL连接SRAM阵列一行中的SRAM单元。
在操作中，如果传输栅极晶体管PG-1和PG-2为未开通的状态，则SRAM单元10将无限期地在储存节点103和105上保持互补值，只要通过Vdd提供电源即可。这是因为一对交叉耦合的反相器中的每个反相器驱动另一个的输入，从而维持储存节点处的电压。这种情况将保持稳定，直到从SRAM断开电源，或者执行写周期更改储存节点上的储存数据为止。
在图1的电路图中，上拉晶体管PU-1、PU-2是p型晶体管。下拉晶体管PD-1、PD-2以及传输栅极晶体管PG-1、PG-2是n型晶体管。根据各种实施例，上拉晶体管PU-1、PU-2，下拉晶体管PD-1、PD-2以及传输栅极晶体管PG-1、PG-2可以由FinFET来实现。
图1以在6T-SRAM的内容代表SRAM单元10的结构。然而，本领域的普通技术人员应该理解，本文描述的各种实施例的特征可以用于形成其他类型的设备，例如8T-SRAM储存设备或除SRAM之外的储存设备。此外，本揭露的实施例可以用作独立储存设备，与其他集成电路集成的储存设备等。因此，本文讨论的实施例是制造和使用本揭露的方式的说明，并且不限制本揭露的范围。
参考图2A至图2D。图2A为本揭露的部分实施例的记忆体元件的上视图。图2B为沿着图2A的线B-B的剖面图。图2C为图2A的线C-C的剖面图。图2D为图2A的放大图。在图2A中，集成电路为SRAM元件100，包括四个记忆体单元200a、200b、200c和200d。然而，在一些其他实施例中，SRAM元件100中的记忆体单元200a、200b、200c和200d的数量不限于此。
在一些实施例中，SRAM元件100包括基板210。基板210可以是半导体材料，并且可以包括例如包括梯度层或掩埋氧化物的已知结构。在一些实施例中，基板210包括可以是未掺杂或掺杂的块状硅(例如，p型、n型或其组合)。可以使用适合于半导体元件形成的其他材料。其他材料，例如锗，石英，蓝宝石和玻璃，可以替代地用作基板210。替代地，硅基板210可以是绝缘体上半导体(SOI)基板的有源层或多层结构。例如在体硅层上形成的硅锗层。
在一些实施例中，基板210包括多个P井区域212、214和多个N井区域216。作为记忆体单元200a的示例，每个单元包括N井区域216和在N井区域216的相对侧的两个P井区域212、214。也就是说，N井区域216在两个P井区域212、214之间。在一些实施例中，NMOS元件将形成在P井区域212、214上，而PMOS元件将形成在N井区域216上，这将在后面讨论。在一些实施例中，P井区域212、214被植入有P型掺杂剂材料，例如硼离子，而N井区域216被植入了N型掺杂剂材料，例如砷离子。在P井区域212、214的植入期间，N井区域216被遮罩(例如光阻)覆盖，而在N井区域216的植入期间，P井区域212、214被遮罩(例如光阻)覆盖。
在一些实施例中，SRAM元件100包括多个半导体鳍220a、220b、220c、220d、220e和220f。例如，半导体鳍220a、220b配置在基板210的P井区域212内，半导体鳍220b、220c配置在基板210的N井区域216内，而半导体鳍220e、220f配置在基板210的N井区域214内。在一些实施例中，半导体鳍220a、220b、220c、220d、220e和220f可以是或包括例如硅。
在一些实施例中，可以例如通过使用微影技术图案化和蚀刻基板210来形成半导体鳍220a，220b，220c，220d，220e和220f。在一些实施例中，光阻层(未示出)被沉积在基板210上。光阻层根据预定的图案(半导体鳍220a、220b、220c、220d、220e和220f)被照射(曝光)并显影以去除部分光阻材料。然后使用剩余的光阻作为蚀刻遮罩来蚀刻基板210，从而形成半导体鳍220a、220b、220c、220d、220e和220f。
在一些实施例中，可以在基板210上并且在半导体鳍220a、220b、220c、220d、220e和220f之间的空间中形成多个隔离区域(未示出)，隔离区域作为半导体鳍220a、220b、220c、220d、220e和220f周围的浅沟槽隔离(STI)的隔离结构，可以通过使用原硅酸四乙酯(tetra-ethyl-ortho-silicate；TEOS)和氧气作为前驱物，并通过化学气相沉积(CVD)技术来形成。
在一些实施例中，SRAM元件100包括栅极结构230a、230b、230c、230d、230e和230f。作为示例，在记忆体单元200a中，栅极结构230a、230b设置在基板210的P井区212中，并且与半导体鳍220a、220b交叉，栅极结构230c、230d设置在N井区216中，并且和半导体鳍220c、220d交叉，而栅极结构230e、230f设置在基板210的P井区214中并且与半导体鳍220e、220f交叉。在一些实施例中，栅极结构230a、230c彼此连续地延伸，因此栅极结构230a、230c也可以被视为单个栅极结构的第一和第二部分。另一方面，栅极结构230d、230f彼此连续延伸，因此栅极结构230d、230f也可以被视为单个栅极结构的第一部分和第二部分。
在记忆体单元200a的P井区域212中，栅极结构230a和半导体鳍220a、220b形成下拉晶体管PD-2。栅极结构230b和半导体鳍220a、220b形成传输栅极晶体管PG-2，其中下拉晶体管PD-2和传输栅极晶体管PG-2是NMOS元件。另一方面，在记忆体单元200a的N井区域216中，栅极结构230c和半导体鳍220c形成上拉晶体管PU-2。栅极结构230d和半导体鳍220d形成上拉晶体管PU-1，其中上拉晶体管PU-1和上拉晶体管PU-2是PMOS元件。在记忆体单元200a的P井区域214中，栅极结构230e和半导体鳍220e、220f形成传输栅极晶体管PG-1，栅极结构230f和半导体鳍220e、220f形成下拉晶体管PD-1，其中传输栅极晶体管PG-1和下拉晶体管PD-1是NMOS元件。因此，SRAM元件100的记忆体单元200a是六晶体管(6T)SRAM。然而，本领域的普通技术人员应理解，本文描述的各种实施例的特征可以用于形成其他类型的设备，例如8T-SRAM记忆体元件或其他集成电路。
如图2A所示，当将记忆体单元200a-200d布置在一起以形成阵列(本文中的SRAM元件100)时，可以翻转或旋转单元布局以实现更高的封装密度。通常，通过将单元格翻转到单元格边界或轴上并将翻转后的单元格放置在原始单元格附近，可以将公共节点和连接点组合在一起以增加填充密度。例如，记忆体单元200a-200d是镜像并且彼此旋转。具体地，记忆体单元200a和200b与记忆体单元200c和200d一样是沿Y轴的镜像。记忆体单元200a和200c与记忆体单元200b和200d一样是在X轴上的镜像。此外，对角记忆体单元(记忆体单元200a和200d；记忆体单元200b和200c)以180度彼此旋转图像。
SRAM元件100包括多个栅极间隔物240a、240b、240c、240d、240e和240f。例如，一对栅极间隔物240a设置在栅极结构230a的相对侧，一对栅极间隔物240b设置在栅极结构230b的相对侧，一对栅极间隔物240c设置在栅极结构230a的相对侧。栅极结构230c，一对栅极间隔物240d设置在栅极结构230d的相对侧，一对栅极间隔物240e设置在栅极结构230e的相对侧，一对栅极间隔物240f设置栅极结构230f的相对侧。在一些实施例中，栅极间隔物240a、240c彼此连续地延伸并且由连续的材料制成，因此栅极间隔物240a、240c也可以被视为单个栅极间隔物的第一部分和第二部分。另一方面，栅极间隔物240d、240f彼此连续地延伸并且由连续的材料制成，因此栅极间隔物240d、240f也可以被视为单个栅极间隔物的第一部分和第二部分。在一些实施例中，栅极间隔物240a、240b、240c、240d、240e和240f可以包括SiO2，Si3N4，SiOxNy、SiC、SiCN、SiOC、SiOCN和/或其组合。
SRAM元件100包括多个隔离结构250。在一些实施例中，隔离结构250将栅极结构230a-230f的部分分开。例如，在记忆体单元200a中，隔离结构250设置在栅极结构230c和230e之间，另一隔离结构250设置在栅极结构230b和230d之间。在一些实施例中，隔离结构250包括氧化硅，氮化硅或合适的绝缘材料。
参照图2A、图2B和图2C，其中图2B是沿着图2A的线B-B的剖面图，图2C是沿着图2A的线C-C的剖面图。更详细地，图2B是沿着半导体鳍220b的长度方向并且沿着栅极结构230a截取的剖面图，图2C是沿着半导体鳍220c的长度方向并且沿着栅极结构230a截取的剖面图。要注意的是，图2B和图2C具有相同的比例，因此图2B和图2C的尺寸实质上是相同的。
在图2B中，半导体鳍220b在基板210上方，栅极结构230a在半导体鳍220b上方，并且栅极间隔物240a设置在栅极结构230a的相对侧壁上。在一些实施例中，栅极结构230a包括栅极介电层GD、功函数金属层WFM1、功函数金属层WFM2和栅极金属GM。多个源/漏极结构260N分别设置在半导体鳍220b中和栅极结构230a的相对侧上。接触蚀刻停止层265设置在源/漏极结构260N上方，并且沿着栅极间格物240a的侧壁延伸。层间介电层270设置在接触蚀刻停止层265上方。
在图2C中，半导体鳍220c在基板210之上，栅极结构230c在半导体鳍220c之上，栅极间隔物240c设置在栅极结构230c的相对侧壁上。在一些实施例中，栅极结构230c包括栅极介电层GD、功函数金属层WFM1和栅极金属GM。多个源/漏极结构260P设置在半导体鳍220c中并且在栅极结构230c的相对侧上。接触蚀刻停止层265设置在源/漏极结构260P上方并沿着栅极间隔物240c的侧壁延伸。层间介电层270设置在接触蚀刻停止层265上方。
参考图2B和图2C。在一些实施例中，栅极结构230a比栅极结构230c宽。例如，栅极结构230a的宽度W1大于栅极结构230c的宽度W2。即，栅极间隔物240a之间的距离大于栅极间隔物240c之间的距离。另一方面，每个栅极间隔物240a比每个栅极间隔物240c窄。例如，每个栅极间隔物240a的宽度W3小于每个栅极间隔物240c的宽度W4。此外，在栅极结构230a的相对侧上的栅极结构230a和栅极间隔物240a的总宽度W5实质上等于在栅极结构230c的相对侧上的栅极结构230c和栅极间隔物240c的总宽度W6。换句话说，栅极结构230a的宽度W1，栅极结构230c的宽度W2，栅极间隔物240a的宽度W3以及栅极间隔物240c的宽度W4基本上满足(W1+2*W3)＝(W2+2*W4)，其中W1+2*W3＝W5，W2+2*W4＝W6。从另一个观点来看，在栅极结构230a的相对侧上的两个源/漏极结构260N之间的距离(即，基本上等于宽度W5)基本上等于在栅极结构230c的相对侧上的两个源/漏极结构260P之间的距离(即，基本上等于宽度W6)。
在一些实施例中，栅极结构230a、230c的栅极介电层GD由高k介电材料制成，例如金属氧化物，过渡金属氧化物等。高k介电材料的示例包括但不限于氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化铪钽(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。在一些实施例中，栅极电介质层GD是氧化物层。可以通过诸如化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)，电浆增强化学气相沉积(PECVD)之类的沉积制程来形成栅极介电层GD。
在一些实施例中，栅极结构230a、230c的功函数金属层WFM1可以包括氮化钽(TaN)。在一些实施例中，栅极结构230a的功函数金属层WFM2可以包括含钛材料，例如氮化钛(TiN)。在一些实施例中，功函数金属层WFM2中不存在钽。功函数金属层WFM1和/或WFM2可以为半导体器件的栅极结构提供合适的功函数值，从而有利于调整半导体器件的阈值电压。功函数金属层WFM1和WFM2可以通过适当的制程形成，例如ALD，CVD，PVD，远程等离子体CVD(RPCVD)，等离子体增强CVD(PECVD)，金属有机CVD(MOCVD)，溅射，电镀，其他合适的方法。过程或其组合。在一些实施例中，在图2C的栅极结构230c中不存在功函数金属层WFM2。因此，栅极结构230a具有比栅极结构230c更多的功函数金属层。
在一些实施例中，栅极结构230a、230c的栅极金属GM可以包括钨(W)。在一些其他实施例中，栅极金属GM包括铝(Al)、铜(Cu)或其他合适的导电材料。
在一些实施例中，可以通过执行在基板210上方提供磊晶材料的磊晶生长制程来形成源/漏极结构260N、260P，因此，源/漏极结构260N、260P在本文中亦可称为磊晶结构260N、260P。在各种实施例中，源/漏极结构260N、260P可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，源/漏极结构260N可以包括N型杂质，而源/漏极结构260P可以包括P型杂质。
在一些实施例中，接触蚀刻停止层265包括氮化硅、氮氧化硅或其他合适的材料。可以使用例如等离子体增强CVD、低压CVD、ALD或其他合适的技术来形成接触蚀刻停止层265。层间介电层270可以包括与接触蚀刻停止层265不同的材料。在一些实施例中，层间介电层270可以包括氧化硅、氮化硅，氧氮化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他合适的介电材料。低k电介质材料的例子包括但不限于氟化石英玻璃(FSG)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以使用例如CVD、ALD、旋涂玻璃(SOG)或其他合适的技术来形成层间介电层270。
参照图2A至图2D，其图2D是图2A的记忆体单元200a的放大图。在一些实施例中，栅极结构230b和栅极间隔物240b，栅极结构230e和栅极间隔物240e，以及栅极结构230f和栅极间隔物240f具有与图2B中描述的栅极结构230a和栅极间隔物240a相似或相同的结构。另一方面，栅极结构230d和栅极间隔物240d分别具有与图2C中描述的栅极结构230c和栅极间隔物240c相似或相同的结构。例如，每个栅极结构230b、230e和230f包括栅极电介质层GD、功函数金属层WFM1、功函数金属层WFM2和栅极金属GM，并且栅极结构230d包括栅极电介质层GD、功函数金属层WFM1和栅极金属GM。
关于栅极结构230a和230c，栅极结构230a从栅极结构230c连续地延伸。更详细地，栅极结构230a的栅极介电层GD和栅极结构230c的栅极介电层GD是连续材料，栅极结构230a的功函数金属层WFM1和栅极结构230c的功函数金属层WFM1是连续材料。栅极结构230a的栅极金属GM和栅极结构230c的栅极金属GM是连续的材料。这是因为栅极结构230a、230c的这些元件是同时形成的，这将在后面讨论。因此，栅极结构230a、230c的组合也可以被视为单栅极结构，其中栅极结构230a、230c可以被称为单栅极结构的第一部分和第二部分。在一些实施例中，栅极结构230a、230c组合形成阶梯状侧壁轮廓。
此外，栅极间隔物240a和栅极间隔物240c是连续的材料，因为它们是同时形成的。即，在每个栅极间隔物240a与其相邻的栅极间隔物240c之间没有界面。因此，每个栅极间隔物240a及其相邻的栅极间隔物240c的组合也可以被视为单个栅极间隔物，其中栅极间隔物240a、240c可以被称为单个栅极间隔物的第一部分和第二部分。在一些实施例中，在图2D的上视图中，栅极间隔物240a的外侧壁(即，距栅极结构230a最远的侧壁)与栅极间隔物240c的外侧壁(最远离栅极结构230c的侧壁)接触并对准(即，与之对齐)。另一方面，在图2D的上视图中，栅极间隔物240a的内侧壁(即，最靠近栅极结构230a的侧壁)与栅极间隔物240c的内侧壁(即，最接近栅极结构230c的侧壁)未对准(或对齐)。这也呼应了栅极间隔物240a和240c具有不同的宽度，如图2B和图2C所示。在一些实施例中，栅极间隔物240a、240c组合形成阶梯状侧壁轮廓。
由于栅极间隔物240a的内侧壁与栅极间隔物240c的内侧壁未对准，尽管栅极结构230a的栅极介电层GD和栅极结构230c的栅极介电层GD是连续材料，栅极结构230a的栅极电介质层GD与栅极结构230c的栅极电介质层GD未对准(对齐)，同理栅极结构230a、230c的功函数金属层WFM1也未对准(对齐)。在一些实施例中，在图2D的上视图中，栅极结构230a的栅极金属GM具有第一部分GM-1和第二部分GM-2，其中在沿着半导体鳍片220b的长度方向以及与半导体鳍片220b的长度方向垂直的方向上，第二部分GM-2比第一部分GM-1窄。另一方面，沿着半导体鳍片220b的长度方向，栅极结构230c的栅极金属GM宽于栅极结构230a的栅极金属GM的第二部分GM-2，并且窄于栅极结构230a的栅极金属GM的第一部分GM-1。在一些实施例中，栅极结构230a的栅极金属GM的第二部分GM-2接触栅极结构230c的栅极金属GM。在一些实施例中，栅极结构230a的栅极介电层GD接触栅极间隔物240c的长度方向的端点。
在一些实施例中，上述栅极结构230a和230c之间以及栅极间隔物240a和240c之间的关系也可以在栅极结构230f和230d以及栅极间隔物240f和240d处找到，为简洁起见将不再重复。
关于栅极结构230b和230d，在栅极结构230b和230d之间并与之接触的隔离结构250。隔离结构250基本上沿着P井区212和N井区216之间的边界延伸。在图2D的上视图中并且沿着半导体鳍220b的长度方向，栅极结构230b和隔离结构250之间的交界面比栅极结构230d和隔离结构250之间的交界面长，而栅极间隔物240b和隔离结构250之间的交界面比栅极间隔物240d和隔离结构250之间的交界面短。然而，在栅极结构230b的相对侧上的栅极结构230b和栅极间隔物240b的总厚度基本上等于在栅极结构230d的相对侧上的栅极结构230d和栅极间隔物240d的总厚度。尽管栅极结构230b和230d被隔离结构250隔开，但是栅极间隔物240b的外侧壁与栅极间隔物240d的外侧壁实质上对准，并且栅极间隔物240b的内侧壁与栅极间隔物240d的内侧壁未对准。
在一些实施例中，上述栅极结构230b和230d之间以及栅极间隔物240b和240d之间的关系也可以在栅极结构230e和230c以及栅极间隔物240e和240c处找到，为简洁起见将不再重复。
图3至图17B为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图。
参考图3。在基板210上形成多个半导体鳍220a、220b、220c、220d、220e和220f。半导体鳍220a-220f可以例如通过图案化形成。然后使用微影技术蚀刻基板210。在一些实施例中，基板210包括多个P井区域212、214和多个N井区域216。在一些实施例中，P井区域212、214植入有P型掺杂剂材料，例如N井区域216植入如硼离子之类的N型掺杂剂材料。在P井区域212、214的植入期间，N井区216被遮罩(例如光阻)覆盖，并且在N井区域216的植入期间，P井区域212、214被遮罩(例如光阻)覆盖。
参照图4A至图4C，其中图4B是沿着图4A的线B-B的剖面图，图4C是沿着图4A的线C-C的剖面图。移除半导体鳍220c和220d的部分。例如，在基板210上形成光罩(未示出)，并暴露出半导体鳍220c和220d的一部分，然后进行蚀刻制程以去除半导体220c和220d的暴露部分。所得的结构在图4A中示出。在蚀刻制程之后，可以去除光罩。此步骤的蚀刻制程亦可称为鳍片切割制程。
参照图5A至图5C，其中图5B是沿着图5A的线B-B的剖面图，图5C是沿着图5A的线C-C的剖面图。为了简化起见，图5B和图5C的部分元件并未在图5A中示出。多个栅极介电层232和多个虚设栅极层234形成在基板210上方并且与半导体鳍220a-220f交叉。在一些实施例中，栅极介电层232和虚设栅极层234可以被统称为虚设栅极结构。
栅极介电层232可以是例如氧化硅、氮化硅、其组合等，并且可以根据适合的技术沉积或热生长。可以通过诸如化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)之类的合适的制程或任何合适的制程来形成栅极电介质层232。虚设栅极层234可以沉积在栅极电介质层232上方，然后例如通过CMP被平坦化。虚设栅极层234可以包括多晶硅(poly-Si)或多晶硅锗(poly-SiGe)。此外，虚设栅极层234可以是掺杂有均匀或不均匀掺杂的多晶硅。虚设栅极层234可以通过适当的制程形成，例如化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)或任何适当的制程。
参照图6A至图6C，其中图6B是沿着图6A的线B-B的剖面图，图6C是沿着图6A的线C-C的剖面图。多个栅极间隔物240形成在虚设栅极极层234的相对侧壁上。例如，可以通过在虚设栅极极层234上方毯覆地形成间隔物层，然后进行非等向性蚀刻制程以移除间隔物层的水平部分，使得间隔物层的垂直部分保留在虚设栅极极层234的侧壁上来形成栅极间隔物240。在一些实施例中，栅极间隔物240可以通过CVD、SACVD、可流动CVD、ALD、PVD或其他方法形成。在一些实施例中，栅极间隔物240的厚度T1在大约1.5nm至大约4nm的范围内。
参照图7A和图7B，其中，图7A和图7B分别延续图6B和图6C的剖面。在基板210的半导体鳍220b和220c上方分别形成多个源/漏极结构260N、260P。例如，通过适当的制程，例如蚀刻，使虚设栅极层234和栅极间隔物240暴露的半导体鳍220b和220c的暴露部分凹陷。之后，分别在剩余的半导体鳍220b和220c的暴露表面上方形成源/漏极结构260N、260P。源/漏极结构260N、260P可以通过执行磊晶生长制程来形成，此制程在半导体鳍220b和220c上方提供磊晶材料。在一些实施例中，源/漏极结构260N可以包括N型杂质，而源/漏极结构260P可以包括N型杂质。应了解，尽管未在图7A和图7B中示出，源/漏极结构260N也形成在图6A的半导体鳍220a，220e和220f中，而源/漏极结构260P也形成在图6A的半导体鳍220d中。
参照图8A和图8B，其中，图8A和图8B分别延续图7A和图7B的剖面。形成接触蚀刻停止层265和层间电介层270在基板210上方和源/漏极结构260上方。例如，可以在基板210上方顺序沉积蚀刻停止层材料和层间电介层材料，然后进行CMP制程以去除过量的蚀刻停止层材料和层间电介层材料，直到暴露出虚设栅极层234的上表面。可以使用例如等离子体增强CVD，低压CVD，ALD或其他合适的技术来形成接触蚀刻停止层265。可以使用例如CVD，ALD，旋涂玻璃(SOG)或其他合适的技术来形成层间电介层270。
参照图9A至图9C，其中图9B是沿图9A的线B-B的剖面图，图9C是沿图9A的线C-C的剖面图。移除虚设栅极层234。在一些实施例中，可以通过诸如蚀刻的适当制程来去除虚设栅极层234。在去除虚设栅极层234之后，在半导体鳍220b上方的栅极间隔物240之间形成栅极沟槽G1，并且在半导体鳍片220c上方的栅极间隔物240之间形成栅极沟槽G2。在一些实施例中，在去除虚设栅极层234之后保留栅极介电层232，使得栅极介电层232被沟槽G1和G2暴露。
参照图10A至图10C，其中图10B是沿图10A的线B-B的剖面图，图10C是沿图10A的线C-C的剖面图。遮罩层M1形成在基板210上方，其中遮罩层M1暴露基板210的P井区域212、214并覆盖基板210的N井区域216。遮罩层M1覆盖半导体鳍220c、220d，同时暴露半导体鳍220a、220b、220e、220f。半导体鳍220c上方的沟槽G2被遮罩层M1填充，因此半导体鳍220c上方沟槽T2内的栅极介电层232被遮罩层M1覆盖。在一些实施例中，遮罩层M1可以是光阻，并且可以通过适当的微影制程形成。
参照图11A至图11C，其中图11B是沿图11A的线B-B的剖面图，图11C是沿图11A的线C-C的剖面图。移除由半导体鳍片220b上方的栅极沟槽G1暴露的栅极介电层232，并且使半导体鳍220b上方的栅极间隔物240变薄。更详细地，移除P井区域212、214内的半导体鳍220a、220b、220e、220f上方的栅极介电层232，并使位于P井区域212、214内的半导体鳍220a、220b、220e、220f上方的栅极间隔物240变薄(见图11A)。另一方面，在N井区域216内的半导体鳍220c、220d上的栅极介电层232和栅极间隔物240被遮罩层M1保护。在一些实施例中，可以通过诸如蚀刻的适当制程来去除栅极介电层232。例如，用于蚀刻栅极介电层232的蚀刻剂可以是HF。
在图11B中，在蚀刻栅极介电层232的过程中，也可以使用相同的蚀刻剂将栅极间隔物240蚀刻一些量。例如，栅极间隔物240可以具有原始厚度T1(见图10B)，并且蚀刻后栅极间隔物240可以具有厚度T2。在一些实施例中，厚度T2小于厚度T1。厚度T1和T2之间的差是在图11A至图11C中描述的蚀刻过程期间的厚度损失。在一些实施例中，厚度损失(例如，T1-T2)在大约0.5nm至大约3nm的范围内。当蚀刻半导体鳍220b上方的栅极间隔物240时，半导体鳍220b上方的栅极间隔物240比由遮罩层M1保护的半导体鳍片220c上方的栅极间隔物240薄(见图11C)，其中半导体鳍220c上方的栅极间隔物240保持其原始厚度T1。
参照图12A至图12C，其中图12B是沿图12A的线B-B的剖面图，图12C是沿图12A的线C-C的剖面图。移除遮罩层M1。在一些实施例中，可以通过诸如剥离的适当工艺来移除遮罩层M1。因此，半导体鳍220c上的栅极介电层232经由栅极沟槽G2暴露。应注意，在此阶段中，因为已经移除了半导体鳍220b的顶表面上的栅极介电层232，所以半导体鳍220b的顶表面没有覆盖栅极介电层232。
参照图13A至图13C，其中图13B是沿图13A的线B-B的剖面图，图13C是沿图13A的线C-C的剖面图。移除由半导体鳍片220b上方的栅极沟槽G2暴露的栅极介电层232，并且使半导体鳍片220b和220c上方的栅极间隔物240变薄。更详细来说，移除N井区域216内的半导体鳍220c和220d上方的栅极介电层232。另一方面，在此步骤中，使P井区与212、214或N井区216内的半导体鳍220a-220f上方的栅极隔离物240变薄。在一些实施例中，可以通过诸如蚀刻的适当制程来去除栅极介电层232。例如，用于蚀刻栅极介电层232的刻蚀剂可以是HF。在一些实施例中，图13A至图13C的蚀刻剂与图11A至图11C的制程中使用的蚀刻剂相似或相同。
蚀刻制程的最终结构在图13A至图13C中示出。在图13A中，在半导体鳍片220a、220b、220c、220d、220e、220f上方的蚀刻后的栅极间隔物240被称为栅极间隔物240a、240b、240c、240d、240e、240f，如图2A至图2D所标示的。
在图11B中，在蚀刻半导体鳍片220c上方的栅极介电层232(参见图12C)期间，由于暴露了栅极间隔物240b，因此栅极间隔物240b会通过相同的蚀刻剂而造成一定量的蚀刻。例如，图12B中的栅极间隔物240b可以具有厚度T2，并且图13B中经蚀刻的栅极间隔物240b可以具有厚度T3。在一些实施例中，厚度T3小于厚度T2。厚度T3和T2之间的差是在图13A至图13C中描述的蚀刻制程期间的厚度损失。在一些实施例中，厚度损失(例如，T2-T3)在约0.5nm至约3nm的范围内。在部分实施例中，图11A至图11C的蚀刻制程的厚度损失具有第一值(例如，T1-T2)，而图13A至图13C的蚀刻制程的厚度损失具有第二值(例如，T2-T3)，其中第一值大于第二值。例如，第一值与第二值之比在大约2：1至大约4：1的范围内。即，相较于图13A至图13C的蚀刻制程，在图11A至图11C的蚀刻制程中栅极间隔物240b的蚀刻量更多。这是因为图11A至图11C的蚀刻过程是为了在栅极间隔物240b和240c之间产生厚度差。在一些实施例中，图11A至图11C的蚀刻持续时间可以长于图13A至图13C的蚀刻制程的持续时间，使得栅极间隔物240b在图11A至图11C的蚀刻制程中被移除更多量。
在图11C中，在蚀刻栅极介电层232的过程中，也可以使用相同的蚀刻剂对栅极间隔物240c进行一定量的蚀刻。例如，栅极间隔物240c可以具有原始厚度T1(见图12C)，并且蚀刻后的栅极间隔物240c可以具有厚度T4。在一些实施例中，厚度T4小于厚度T1。厚度T1和T4之间的差是在图13A至图13C中描述的蚀刻过程期间的厚度损失。在一些实施例中，厚度损失(例如，T1-T4)在大约0.5nm至大约3nm的范围内。
在一些实施例中，栅极间隔物240b的厚度T3在大约0.5nm至大约3nm的范围内。如果厚度T3太小(例如，远低于0.5nm)，则栅极间隔物240b不能为在随后的步骤中形成的栅极结构(例如，图16A至图16C的栅极结构230b)提供足够的隔离。在一些实施例中，厚度T4与厚度T3的比例在大约1至大约4的范围内。如果比例太高，则代表栅极间隔物240b可能太薄并且不能提供足够的隔离。如果比例太低，则代表栅极间隔物240b可能太厚并且不能与栅极间隔物240c提供足够的差异。
参照图14A和图14B，其中图14A和图14B是延续图13B和图13C的剖面。形成栅极介电层GD、功函数金属层WFM1、功函数金属层WFM2在基板210上方并且填充栅极沟槽G2和G1。可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)之类的沉积制程来形成栅极介电层GD。功函数金属层WFM1和WFM2可以通过适当的工艺形成，例如ALD、CVD、PVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机CVD(MOCVD)、溅射、电镀，其他合适的方法、过程或其组合。
参照图15A和图15B，其中图15A和图15B是延续图14A和图14B的剖面。遮罩层M2形成在基板210上方，其中遮罩层M2覆盖半导体鳍220b(例如，P井区域212)，并且不覆盖半导体鳍220c(例如，N井区域216)。之后，移除半导体鳍片220c上的功函数金属层WFM2(见图14B)。可以通过适当的蚀刻制程，例如干蚀刻或湿蚀刻，来去除半导体鳍片220c上方的功函数金属层WFM2。
参照图16A至图16C，其中图16B是沿着图16A的线B-B的剖面图，图16C是沿着图16A的线C-C的剖面图。移除遮罩层M2。在基板210上方形成栅极金属GM，然后进行CMP工艺以去除过量的栅极金属GM、功函数金属层WFM2、功函数金属层WFM1和栅极介电层GD，直到层间介电层270的顶表面曝露为止。所得到的结构如图16A至图16C所示，包含形成多个栅极结构230a、230b、230c、230d、230e、230f。更详细地，如图16A所示，栅极结构230a、230b、230c、230d、230e、230f分别位于相应的栅极间隔物240a、240b、240c、240d、240e、240f之间。应注意，栅极结构230b、230e、230f和栅极间隔物240b、240e、240f具有与图16B中所述的栅极结构230a和栅极间隔物240a具有相似或相同的结构。而栅极结构230d和栅极间隔物240d与图16C中描述的栅极结构230c和栅极间隔物240c具有相似或相同的结构。
参照图17，在基板210上方形成多个隔离结构250。更详细地，在记忆体单元200a中，隔离结构250形成在栅极结构230c和230e之间并与之接触，以电性隔离栅极结构230c和230e。另一方面，隔离结构250形成在栅极结构230b和230d之间并与之接触，以电性隔离栅极结构230b和230d。通常，隔离结构250是沿着P井区域212、214和N井区域216的边界形成。可以通过例如在基板210上方形成光阻层，图案化光阻层以形成开口并暴露出栅极结构230a-230f的一部分，蚀刻栅极结构230a-230f的暴露部分以形成凹槽，移除光阻层，在基板210上方沉积介电材料并填充凹槽，然后进行CMP工艺，直到暴露层间介电层270的顶表面。在一些实施例中，隔离结构250是可流动的电介质材料，其可使用可流动的CVD(FCVD)沉积。在一些实施例中，可流动隔离结构250可包括可流动氧化物，例如可流动氧化硅。可流动的隔离结构250通过使用旋涂电介质(SOD)例如硅酸盐、硅氧烷、甲基硅氧杂环丁烷(MSQ)、氢硅氧氟烷(HSQ)，MSQ/HSQ、全氢硅氮烷(TCPS)或硅形成、全氢聚硅氮烷(PSZ)。或者，可通过使用低温等离子体化学气相沉积来形成可流动隔离结构250。
由于晶体管的尺寸缩小，因此设备的变数和漏电将显著增加。随着对低功率系统的需求的增长，电源电压(VDD)已按比例缩小以降低动态功耗和泄漏功耗。SRAM在较低电源电压下的操作变得非常困难。需要满足最小工作电压Vmin，否则将导致写入失败、红色干扰失败、存取失败或保留失败。在本揭露中，执行蚀刻工艺以减小P井区域上的NMOS器件的栅极间隔物的厚度，并因此为金属栅极结构提供更宽的沉积窗口，这反过来将增加金属栅极结构的体积。并且还会降低NMOS器件的Vmin。因此，可以提高设备性能。然而，如果栅极结构的N井区域和P井区域具有相同的厚度，则P井区域中的NMOS器件的Vmin可以是期望值的大约73％。也就是说，本揭露可以将NMOS器件的Vmin提高超过25％。
图18A至图19B为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图。
参照图18A和图18B，图18A和图18B类似于图5B和图5C，其中分别在基板210的半导体鳍220a、220c上方形成多个栅极介电层332和虚设栅极层334。栅极介电层332和虚设栅极层334的材料与图5B和图5C所描述的栅极介电层232和虚设栅极层234的材料是相同的。与图5B和图5C中描述的介电层232和虚设栅极层234的不同之处在于，图18A和图18B的栅极介电层332和虚设栅极层334具有锥形轮廓。例如，当距基板210的距离增加时，虚设栅极层334的宽度减小。这是因为当用于蚀刻虚设栅极层334的蚀刻制程是湿法蚀刻时，蚀刻剂不能充分地蚀刻虚设栅极层334的底部，这导致虚设栅极层334的锥形轮廓(或梯形轮廓)。
参照图19A和图19B，图19A和图19B的结构为经历图6A至图17所描述的制程。图19A和图19B分别包括栅极结构330a、330c和栅极间隔物340a、340c。栅极结构330a、330c具有与图16B和图16B中的栅极结构230a，230c相似或相同的结构。栅极隔离物340a、340c具有与图16B和图16B的栅极间隔物240a、240c相似或相同的结构。栅极结构330a与栅极间隔物340a之间的关系实质上相同于栅极结构230c与栅极间隔物240c之间的关系。
如图18A和图18B所示，虚设栅极334具有锥形轮廓(或梯形轮廓)，并且这导致栅极结构330a、330c具有锥形轮廓，因为栅极结构330a、330c基本上继承了虚设栅极334的轮廓。例如，当与基板210的距离增加时，栅极结构330a、330c的宽度减小。换句话说，栅极结构330a、330c具有锥形轮廓(或梯形轮廓)。
图20A至图21B为本揭露的部分实施例的制造记忆体元件的方法在不同制造阶段的示意图。
参照图20A和图20B。图20A和图20B于图13B和图13C，其中移除了半导体鳍220c上的栅极介电层232，并且使栅极间隔物240a、240c变薄。在图13B中，由于在图11B中已经去除了半导体鳍220b上方的栅极介电层232，因此半导体鳍片220b的顶表面暴露于图13B和图13C的蚀刻制程。因此，在图13B和图13C所示的蚀刻制程中，半导体鳍220b可能被一定程度的蚀刻。所得到的结构在图20A和图20B中示出，其中在栅极间隔物240a之间形成栅极沟槽G3，而栅极沟槽G3稍微延伸进入半导体鳍220b。换句话说，半导体鳍片220b的暴露表面低于栅极隔离物240a的最底表面。另一方面，在图20B中的栅极隔离物240c之间形成栅极沟槽G4。在一些实施例中，图20A中的栅极沟槽G3比图20B中的栅极沟槽G4深。这是因为蚀刻制程的蚀刻剂将从蚀刻半导体鳍片220b上方的栅极介电层232开始(见图12C)，并且栅极介电层232可以保护半导体鳍220b不被蚀刻。
参照图21A和图21B。图21A和图21B的结构是当图20A和图20B的结构经历了图14A至图17的结构。图21A和图21B分别包括栅极结构430a、430c。栅极结构430a、430c具有与图16B和图16B中的栅极结构230a、230c相似或相同的结构。在一些实施例中，栅极结构430的底表面低于栅极间隔物240a的底表面。此外，图21A中的栅极结构430a的底表面低于图21B中的栅极结构430c的底表面。在一些实施例中，栅极结构430a的底部被嵌入在半导体鳍220b中，而栅极结构430c没有被嵌入在半导体鳍220c中。
图22A至图22B为本揭露的部分实施例的制造记忆体元件的方法1000。虽然方法1000是由一系列操作或步骤来描述，然应了解此方法并没有限制操作或其顺序。因此，在部分实施例中，这些操作或步骤可以不同的顺序被执行，及/或同时地执行。此外，在部分实施例中，描述的操作或步骤可被切割为多个操作或步骤，其可在不同时间点或是相同时间点与其他操作或是子操作一起进行。在部分实施例中，描述的操作或步骤可被省略，或包括其他没有被描述的操作或步骤。
在方块S101中，形成多个半导体鳍于基板上。图3绘示了对应于方块S101的操作的部分实施例的示意图。
在方块S102中，移除部分半导体鳍。图4A至图4C绘示了对应于方块S102的操作的部分实施例的示意图。
在方块S103中，形成栅极介电层及虚设栅极层于基板上并跨越半导体鳍。图5A至图5C绘示了对应于方块S103的操作的部分实施例的示意图。
在方块S104中，在虚设栅极层的相对侧壁上形成栅极间隔物。图6A至图6C绘示了对应于方块S104的操作的部分实施例的示意图。
在方块S105中，形成源/漏极结构于半导体鳍中。图7A至图7B绘示了对应于方块S105的操作的部分实施例的示意图。
在方块S106中，形成源/漏极结构于半导体鳍中。图7A至图7B绘示了对应于方块S106的操作的部分实施例的示意图。
在方块S107中，形成接触蚀刻停止层及层间介电层于基板上方及源/漏极结构上方。图8A至图8B绘示了对应于方块S107的操作的部分实施例的示意图。
在方块S108中，移除虚设栅极层。图9A至图9C绘示了对应于方块S108的操作的部分实施例的示意图。
在方块S109中，形成第一遮罩层于基板上，其中第一遮罩层曝露基板的P井区域并覆盖基板的N井区域。图10A至图10C绘示了对应于方块S109的操作的部分实施例的示意图。
在方块S110中，移除P井区域内的栅极介电层，并使P井区域内的栅极间隔物变薄。图11A至图11C绘示了对应于方块S110的操作的部分实施例的示意图。
在方块S111中，移除第一遮罩层。图12A至图12C绘示了对应于方块S111的操作的部分实施例的示意图。
在方块S112中，移除N井区域内的栅极介电层，并使P井区域内和N井区域内的栅极间隔物变薄。图13A至图13C绘示了对应于方块S112的操作的部分实施例的示意图。
在方块S113中，形成栅极介电层、第一功函数金属层、第二功函数金属层于基板上方。图14A至图14B绘示了对应于方块S113的操作的部分实施例的示意图。
在方块S114中，形成第二遮罩层于基板上方，其中第二遮罩层覆盖基板的P井区域且未覆盖基板的N井区域，并移除基板的N井区域的第二功函数金属层的一部分。图15A至图15B绘示了对应于方块S114的操作的部分实施例的示意图。
在方块S115中，移除第二遮罩层，形成栅极金属于机板上方，并执行化学机械研磨制程以形成栅极结构。图16A至图16C绘示了对应于方块S115的操作的部分实施例的示意图。
在方块S116中，形成隔离结构于基板上方。图17绘示了对应于方块S116的操作的部分实施例的示意图。
图23为本揭露的部分实施例的记忆体元件的模拟结果。条件CN1和CN2说明了不同记忆体元件的模拟结果。条件CN1和CN2之间的差异在于，条件CN1是具有相同宽度的栅极结构(在不同区域内)的记忆体元件的模拟结果，而条件CN2是栅极结构(在不同区域内)具有不同的宽度(例如，图1至图17中讨论的记忆体元件)的记忆体元件的模拟结果。直条图的高度指示Vmin如何接近所需的Vmin，其中垂直轴的最高点指示所需的Vmin。比较条件CN1和条件CN2，很明显，条件CN2接近所需的Vmin。
基于以上讨论，可以看出本揭露提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在本文中不必揭露所有优点，并且对于所有实施例都不需要特定的优点。由于晶体管的缩小，器件变化和漏电急剧增加。随着对低功率系统的需求的增长，电源电压(VDD)已按比例缩小以降低动态功耗和泄漏功耗。SRAM在较低电源电压下的操作变得非常困难。需要满足最小工作电压Vmin，否则将导致写入失败、红色干扰失败、存取失败或保留失败。在本揭露中，执行蚀刻工艺以减小P井区域上的NMOS元件的栅极间隔物的厚度，并因此为金属栅极结构提供更宽的沉积窗口，这将增加金属栅极结构的体积。并且还会降低NMOS元件的Vmin。因此，可以提高设备性能。然而，如果栅极结构的N井区域和P井区域具有相同的厚度，则P井区域中的NMOS器件的Vmin可以是期望值的大约73％。也就是说，本揭露可以将NMOS器件的Vmin提高超过25％。
根据本揭露的部分实施例，一种记忆体元件，包含基板、第一半导体鳍、第二半导体鳍、第一栅极结构、第二栅极结构、第一栅极间隔物，和第二栅极间隔物。基板包含P井区域和N井区域。第一半导体鳍位于基板的P井区域上方。第二半导体鳍位于基板的N井区域上方。第一栅极结构位于基板的P井区域上方并跨越第一半导体鳍。第二栅极结构位于基板的N井区域上方并跨越第二半导体鳍，第一栅极结构自第二栅极结构连续地延伸，其中从记忆体元件的上视图中，第一栅极结构的宽度大于第二栅极结构的宽度。第一栅极间隔物位于第一栅极结构的侧壁上。第二栅极间隔物位于第二栅极结构的侧壁上，其中从记忆体元件的上视图中，第一栅极间隔物的宽度小于第二栅极间隔物的宽度。
根据部分实施例，其中从记忆体元件的上视图中，第一栅极间隔物远离第一栅极结构的外侧壁与第二栅极间隔物远离第二栅极结构的外侧壁共线。
根据部分实施例，其中从记忆体元件的上视图中，第一栅极间隔物靠近第一栅极结构的内侧壁与第二栅极间隔物靠近第二栅极结构的内侧壁不对齐。
根据部分实施例，其中从记忆体元件的上视图中，第一栅极间隔物和第二栅极间隔物共同形成一阶梯状内侧壁轮廓。
根据部分实施例，其中从记忆体元件的上视图中，第一栅极结构接触第二栅极间隔物的长度方向的一端。
根据部分实施例，其中从记忆体元件的上视图中，第一栅极结构和第二栅极结构共同形成一阶梯状侧壁轮廓。
根据部分实施例，其中在剖面图中，第一栅极结构的底表面低于第一栅极间隔物的底表面。
根据部分实施例，其中在剖面图中，第一栅极结构的底表面低于第二栅极结构的底表面。
根据本揭露的部分实施例，一种记忆体元件包含基板、隔离结构、第一栅极结构，和第二栅极结构。基板包含P井区域和N井区域。隔离结构沿着P井区域和N井区域的边界延伸。第一栅极结构从隔离结构的第一侧往P井区域内延伸。第二栅极结构从隔离结构的第二侧往N井区域内延伸，其中由上方俯视，第一栅极结构和隔离结构的交界面大于第二栅极结构和隔离结构的交界面。
根据部分实施例，还包含第一栅极间隔物和第二栅极间隔物。第一栅极间隔物自隔离结构的第一侧延伸，且与第一栅极结构相邻。第二栅极间隔物自隔离结构的第二侧延伸，且与第二栅极结构相邻，其中由上方俯视，第一栅极间隔物和隔离结构的交界面小于第二栅极间隔物和隔离结构的交界面。
根据部分实施例，还包含第三栅极间隔物，从第二栅极间隔物连续地延伸至另一P井区域，其中由上方俯视，第三栅极间隔物和第二栅极间隔物共同形成阶梯状内侧壁轮廓。
根据部分实施例，其中第一栅极结构相较于第二栅极结构具有更多层。
根据部分实施例，还包含第一半导体鳍和第二半导体鳍。第一半导体鳍位于基板的P井区域上方，其中第一栅极结构跨越第一半导体鳍，且第一栅极结构的一部分内嵌至第一半导体鳍中。第二半导体鳍位于基板的N井区域上方，其中第二栅极结构跨越第二半导体鳍，其中第一栅极结构未内嵌至第二半导体鳍中。
根据部分实施例，其中第一和第二栅极结构具有梯形截面轮廓。
根据部分实施例，还包含第三栅极结构，自第二栅极结构连续地延伸至另一P井区域，其中由上俯视，第二栅极结构和第三栅极结构共同形成阶梯状侧壁轮廓。
根据部分实施例，一种记忆体元件的制造方法，包含形成第一半导体鳍和第二半导体鳍于基板上；形成第一虚设栅极结构于第一半导体鳍上方，以及第二虚设栅极结构于第二半导体鳍上方；形成多个第一栅极间隔物于第一虚设栅极结构的相对侧上，以及多个第二栅极间隔物于第二虚设栅极结构的相对侧上；蚀刻第一虚设栅极结构与第二栅极结构以曝露第一栅极间隔物和第二栅极间隔物的内侧壁；在蚀刻第一虚设栅极结构与第二栅极结构后，形成图案化遮罩覆盖第二栅极间隔物，且曝露第一栅极间隔物的内侧壁；使用图案化遮罩，对第一栅极间隔物的内侧壁执行第一蚀刻制程以使第一栅极间隔物变薄；在第一蚀刻制程后，移除图案化遮罩；以及形成第一栅极结构于第一栅极间隔物之间，以及第二栅极结构于第二栅极间隔物之间。
根据部分实施例，其中执行第一蚀刻制程使得第一虚设栅极结构的栅极介电层被移除，而第二栅极结构的栅极介电层在第一蚀刻制程期间被图案化遮罩保护。
根据部分实施例，还包含在移除图案化遮罩后，执行第二蚀刻制程以使第一栅极间隔物和第二栅极间隔物变薄。
根据部分实施例，其中第二虚设栅极结构的栅极介电层在第二蚀刻制程期间被移除。
根据部分实施例，其中第一蚀刻制程的持续时间大于第二蚀刻制程的持续时间。
上文概述了若干实施例的特征，以便本领域熟悉此项技艺者可更好地理解本揭示案的态样。本领域熟悉此项技艺者应当了解到他们可容易地使用本揭示案作为基础来设计或者修改其他制程及结构，以实行相同目的及/或实现相同优势的。本领域熟悉此项技艺者亦应当了解到，此类等效构造不脱离本揭示案的精神及范畴，以及在不脱离本揭示案的精神及范畴的情况下，其可对本文进行各种改变、取代及变更。

Claims (1)

1.一种记忆体元件，其特征在于，包含:
一基板，包含一P井区域和一N井区域；
一第一半导体鳍，位于该基板的该P井区域上方；
一第二半导体鳍，位于该基板的该N井区域上方；
一第一栅极结构，位于该基板的该P井区域上方并跨越该第一半导体鳍；
一第二栅极结构，位于该基板的该N井区域上方并跨越该第二半导体鳍，该第一栅极结构自该第二栅极结构连续地延伸，其中从该记忆体元件的一上视图中，该第一栅极结构的一宽度大于该第二栅极结构的一宽度；
一第一栅极间隔物，位于该第一栅极结构的一侧壁上；以及
一第二栅极间隔物，位于该第二栅极结构的一侧壁上，其中从该记忆体元件的该上视图中，该第一栅极间隔物的一宽度小于该第二栅极间隔物的一宽度。
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