CN115863385A - 半导体结构及其形成方法 - Google Patents

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林士豪
杨智铨
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Abstract

提供了一种半导体结构及其形成方法。半导体结构包括堆叠在衬底上方并且彼此间隔开的第一组纳米结构、堆叠在衬底上并且彼此间隔开的第二组纳米结构、邻接第一组纳米结构的第一源极/漏极部件、邻接第二组纳米结构的第二源极/漏极部件、着落在第一源极/漏极部件上并且部分地嵌入在第一源极/漏极部件中的第一接触插塞、以及着落在第二源极/漏极部件上并且部分地嵌入在第二源极/漏极部件中的第二接触插塞。第一接触插塞的底部低于第二接触插塞的底部。

Description

半导体结构及其形成方法
技术领域
本申请的实施例提供了半导体结构及其形成方法。
背景技术
电子行业正在经历对更小和更快的电子器件的不断增长的需求，这些电子器件能够同时支持更多数量的日益复杂和精密的功能。因此，在半导体行业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。到目前为止，这些目标在很大程度上是通过缩小半导体IC尺寸(例如，最小部件尺寸)来实现的，从而提高生产效率并降低相关成本。然而，这种小型化在半导体制造工艺中引入了更大的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。
近来，为了通过增加栅极-沟道耦接、降低关态电流和降低短沟道效应(SCE)来改进栅极控制，已经引入了多栅极器件。已经引入的一种这样的多栅极器件是全环栅晶体管(GAA)。GAA器件得名于栅极结构，栅极结构可以在沟道区域周围延伸并在两侧或四侧提供对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时积极按比例缩小。在传统工艺中，GAA器件在硅纳米线中提供沟道。然而，围绕纳米线GAA部件的制造的集成可能具有挑战性。例如，虽然目前的方法在许多方面都令人满意，但仍需要继续改进。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体结构，包括：第一组纳米结构，堆叠在衬底上方并且彼此间隔开；第二组纳米结构，堆叠在衬底上方并且彼此间隔开；第一源极/漏极部件，邻接第一组纳米结构；第二源极/漏极部件，邻接第二组纳米结构；第一接触插塞，着落在第一源极/漏极部件上并且部分地嵌入在第一源极/漏极部件中；以及第二接触插塞，着落在第二源极/漏极部件上并且部分地嵌入在第二源极/漏极部件中，其中，第一接触插塞的底部低于第二接触插塞的底部。
根据本申请的实施例的另一个方面，提供了一种形成半导体结构的方法，包括：在衬底上方形成第一鳍结构和第二鳍结构，其中，第一鳍结构包括第一组纳米结构，并且第二鳍结构包括第二组纳米结构；在第一鳍结构上方形成第一源极/漏极部件并且在第二鳍结构上方形成第二源极/漏极部件；在第一源极/漏极部件和第二源极/漏极部件上方形成层间介电层；蚀刻层间介电层和第一源极/漏极部件以在层间介电层和第一源极/漏极部件中形成第一接触开口；以及蚀刻层间介电层和第二源极/漏极部件以在层间介电层和第二源极/漏极部件中形成第二接触开口，其中，第一接触开口比第二接触开口深。
根据本申请的实施例的又一个方面，提供了一种半导体结构，包括：下拉晶体管，包括包裹环绕第一组纳米结构的第一栅极堆叠件和第一源极/漏极部件；以及上拉晶体管，包括包裹环绕第二组纳米结构的第二栅极堆叠件和第二源极/漏极部件；层间介电层，位于第一源极/漏极部件和第二源极/漏极部件上方；第一接触插塞，位于层间介电层中并且位于第一源极/漏极部件上；以及第二接触插塞，位于层间介电层中并且位于第二源极/漏极部件上，其中，第一接触插塞与第一源极/漏极部件之间的第一接触面积大于第二接触插塞与第二源极/漏极之间部件的第二接触面积。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1图示了根据本公开的一些实施例的静态随机存取存储器(SRAM)的简化图。
图2A图示了根据本公开的一些实施例的单端口SRAM单元。
图2B图示了根据本公开的一些实施例的图2A的SRAM单元的替代示图。
图3图示了根据本公开的一些实施例的图1中的SRAM的组GP的布局。
图4是根据本公开的一些实施例的SRAM单元的半导体结构的立体图。
图5A-1至图5O-3是根据本公开的一些实施例图示了在各个中间阶段的形成SRAM单元的半导体结构的截面图。
图6A至图6G是图示了根据本公开的一些实施例在各个中间阶段的形成SRAM单元的半导体结构的截面图。
图7A至图7H是图示了根据本公开的一些实施例在各个中间阶段的形成SRAM单元的半导体结构的截面图。
图8A和图8B是图示了根据本公开的一些实施例在各个中间阶段的形成SRAM单元的半导体结构的截面图。
图9A和图9B是图示了根据本公开的一些实施例在各个中间阶段的形成SRAM单元的半导体结构的截面图。
图10A和图10B是根据本公开的一些实施例的用于形成半导体结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变体。在各个视图和说明性实施例中，相似的附图标记用于表示相似的元件。应当理解，可以在方法之前、期间和之后提供附加的操作，并且对于方法的其他实施例可以替换或消除所描述的一些操作。
此外，当用“约”、“近似”等来描述数字或数字范围时，术语旨在涵盖在包括所描述的数字在内的合理范围内的数字，例如在所描述的数字的+/-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括从4.5nm到5.5nm的尺寸范围。
随着部件尺寸的不断减小，SRAM器件专注于改进单元性能(例如，电流、操作电压(Vcc_min)等)、SRAM裕度(例如，写入裕度和/或读取裕度)和/或操作速度。对于SRAM的操作速度，写入裕度比读取裕度更为关键。当SRAM器件包括强性能的上拉晶体管(PMOS器件)和较性能的传输门晶体管/下拉晶体管(NMOS器件)时，可能增加饱和电流的“阿尔法比值”(“Idsat”)，即PU Idsat与PG Idsat的比值，这可能会导致更差的单元性能(例如，增加操作电压)和/或差的写入裕度指标(例如，较低的操作速度)。
提供了半导体结构的实施例。本公开的方面涉及包括纳米结构晶体管的SRAM器件的半导体结构。半导体结构可以包括第一接触插塞，其位于n沟道纳米结构的第一源极/漏极部件上并且部分地嵌入在第一源极/漏极部件中，以及第二接触插塞位于p沟道纳米结构的第二源极/漏极部件上并且部分地嵌入第二源极/漏极部件中。第一接触插塞的底部可以位于比第二接触插塞的底部低的位置。因此，n沟道纳米结构晶体管可以具有相对强的性能，而p沟道纳米结构晶体管可以具有相对弱的性能，这可以增强单元性能(例如，降低操作电压)和/或扩大写入裕度指标(例如，增加操作速度)。
图1图示了根据本公开的一些实施例的SRAM 30的简化图。SRAM 30可以是独立的器件，也可以在IC(例如，片上系统(SOC))中实施。SRAM30包括由多个SRAM单元(或称为位单元)10形成的单元阵列，并且SRAM单元10布置成单元阵列中的多行和多列。
在SRAM单元的制造中，单元阵列可以由多个带单元20A和多个边缘单元20B包围，并且带单元20A和边缘单元20B是单元阵列的伪单元。在一些实施例中，带单元20A布置成水平地围绕单元阵列，并且边缘单元20B布置成垂直地围绕单元阵列。带单元20A和边缘单元20B的形状和尺寸视实际应用而定。
在一些实施例中，带单元20A和边缘单元20B的形状和尺寸与SRAM单元10相同。在一些实施例中，带单元20A、边缘单元20B和SRAM单元10的形状和尺寸是不同的。此外，在SRAM 30中，每个SRAM单元10具有相同的矩形形状/区域，例如，SRAM单元10的宽度和高度相同。下面描述SRAM单元10的配置。
在SRAM 30的单元阵列中，尽管在图1中仅示出了一个组GP，但SRAM单元10可以分为多个组GP，组GP中的每个包括四个相邻的SRAM单元10。下面将详细描述组GP。
图2A图示了根据本公开的一些实施例的单端口SRAM单元10。SRAM单元10包括交叉耦接的反相器Inverter-1和Inverter-2的对，两个传输门晶体管PG-1和PG-2，以及两个隔离晶体管IS-1和IS-2。反相器Inverter-1和Inverter-2交叉耦接在节点N1和N2之间，并形成锁存器。
传输门晶体管PG-1耦接在位线BL和节点N1之间，并且传输门晶体管PG-2耦接在互补位线BLB和节点N2之间，并且互补位线BLB与位线BL互补。传输门晶体管PG-1和PG-2的栅极耦接到相同的字线WL。隔离晶体管IS-1和IS-2对SRAM单元10的操作的影响可以忽略不计，因为没有电流将从节点N1和N2通过隔离晶体管IS-1或IS-2流出。此外，传输门晶体管PG-1和PG-2可以是NMOS晶体管，并且隔离晶体管IS-1和IS-2可以是PMOS晶体管。
图2B图示了根据本公开的一些实施例的图2A的SRAM单元的替代示图。图2A中的反相器Inverter-1包括上拉晶体管PU-1和下拉晶体管PD-1，如图2B所示。上拉晶体管PU-1为PMOS晶体管，并且下拉晶体管PD-1为NMOS晶体管。上拉晶体管PU-1的漏极和下拉晶体管PD-1的漏极耦接到连接传输门晶体管PG-1的节点N1。上拉晶体管PU-1和下拉晶体管PD-1的栅极耦接到连接传输门晶体管PG-2的节点N2。此外，上拉晶体管PU-1的源极耦接电源供应节点VDD，并且下拉晶体管PD-1的源极耦接接地VSS。
类似地，图2A中的反相器Inverter-2包括上拉晶体管PU-2和下拉晶体管PD-2，如图2B所示。上拉晶体管PU-2为PMOS晶体管，并且下拉晶体管PD-2为NMOS晶体管。上拉晶体管PU-2和下拉晶体管PD-2的漏极耦接到连接传输门晶体管PG-2的节点N2。上拉晶体管PU-2和下拉晶体管PD-2的栅极耦接到连接传输门晶体管PG-1的节点N1。此外，上拉晶体管PU-2的源极耦接电源供应节点VDD，并且下拉晶体管PD-2的源极耦接接地VSS。
在一些实施例中，SRAM单元10的传输门晶体管PG-1和PG-2、隔离晶体管IS-1和IS-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2是纳米结构晶体管(诸如全环栅晶体管)。在一些其他实施例中，SRAM单元10的传输门晶体管PG-1和PG-2、隔离晶体管IS-1和IS-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2是鳍式场效应晶体管(FinFET)。
图3图示了根据本公开的一些实施例示出图1中的SRAM30的组GP的布局。组GP包括四个SRAM单元10_1、10_2、10_3和10_4，并且由纳米结构109和栅极堆叠件140形成。这里使用的术语“纳米结构的集合”是指半导体结构的包括具有圆柱形、条形和/或片形的多个半导体层的有源区。根据一些实施例，栅极堆叠件140跨过纳米结构109延伸并环绕纳米结构109。
在一些实施例中，SRAM单元10_1、10_2、10_3和10_4内的晶体管是N型阱区NW1和NW2以及P型阱区PW1、PW2和PW3中的纳米结构晶体管。N型阱区NW1形成在P型阱区PW1和PW2之间并且与P型阱区PW1和PW2相邻，N型阱区NW2形成在P型阱区PW2和PW3之间并且与P型阱区PW2和PW3相邻。
两个相邻的SRAM单元10_1和10_3布置在SRAM 30的单元阵列的相同行中。两个相邻的SRAM单元10_1和10_2布置在SRAM30的单元阵列的相同列中。两个相邻的SRAM单元10_3和10_4布置在SRAM 30的单元阵列的相同列中。换句话说，两个相邻的SRAM单元10_2和10_4布置在SRAM 30的单元阵列的相同行中。在图3中，SRAM单元10_1、10_2、10_3和10_4中的每个具有相同的矩形形状/区域，其具有沿着Y方向的宽度和沿着X方向的高度，并且高度小于宽度。需要说明的是，图3所示的SRAM结构仅是示例，并不旨在限制SRAM 30的SRAM单元10。
在SRAM 30中，可以使用任何合适的方法来图案化下面描述的纳米结构晶体管结构(诸如GAA晶体管结构)。例如，可以使用一种或多种光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的更小节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化纳米结构晶体管结构。
在SRAM单元10_1中，传输门晶体管PG-1形成在P型阱区PW2上的纳米结构109d和栅极堆叠件140b的交叉点处。下拉晶体管PD-1形成在P型阱区PW2上的纳米结构109d和栅极堆叠件140d的交叉点处。传输门晶体管PG-2形成在P型阱区PW1上的纳米结构109a和栅极堆叠件140c的交叉点处。下拉晶体管PD-2形成在P型阱区PW1上的纳米结构109a和栅极堆叠件140a的交叉点处。
此外，在SRAM单元10_1中，上拉晶体管PU-1形成在N型阱区NW1上的纳米结构109c和栅极堆叠件140d的交叉点处。上拉晶体管PU-2形成在N型阱区NW1上的纳米结构109b和栅极堆叠件140a的交叉点处。隔离晶体管IS-1形成在N型阱区NW1上的纳米结构109c和栅极堆叠件140a的交叉点处。隔离晶体管IS-2形成在N型阱区NW1上的纳米结构109b和栅极堆叠件140d的交叉点处。
可以采用各种接触插塞及其对应的互连通孔以电连接每个SRAM单元10_1至10_4中的组件。位线(BL)(未示出)可以通过接触插塞178c电连接到传输门晶体管PG-1的源极，并且互补位线(BLB)(未示出)可以通过接触插塞178f电连接到传输门晶体管PG-2的源极。同样，字线(WL)(未示出)的接触插塞和/或通孔可以电连接到传输门晶体管PG-1的栅极堆叠件140b，并且字线(未示出)的另外的接触插塞和/或通孔可以电连接到传输栅晶体管PG-2的栅极堆叠件140c。
此外，电源供应节点VDD的接触插塞和/或通孔(未示出)可以通过接触插塞178g电连接到上拉晶体管PU-1的源极，并且电源供应节点VDD的另外的接触插塞和/或通孔(未示出)可以通过接触插塞178b电连接到上拉晶体管PU-2的源极。接地VSS的接触插塞和/或通孔(未示出)可以通过接触插塞178h电连接到下拉晶体管PD-1的源极，并且接地VSS的另外的接触插塞和/或通孔(未示出)可以通过接触插塞178a电连接到下拉晶体管PD-2的源极。
另外，接触插塞178e被配置为电连接上拉晶体管PU-1的漏极和下拉晶体管PD-1的漏极，并且接触插塞178d被配置为电连接上拉晶体管PU-2和下拉晶体管PD-2的漏极。
如图3所示，Y1方向与Y方向相对，X方向与Y方向和Y1方向垂直。在一些实施例中，栅极堆叠140a由SRAM单元10_1的下拉晶体管PD-2、上拉晶体管PU-2和隔离晶体管IS-1共享，栅极堆叠140b由SRAM单元10_1和10_3的传输门栅极晶体管PG-1共享，栅极堆叠件140c由SRAM单元10_1的传输门晶体管PG-2和从SRAM单元10_1沿着Y1方向布置的另外相邻的SRAM单元(未示出)共享，并且栅极堆叠140d由SRAM单元10_1的下拉晶体管PD-1、上拉晶体管PU-1和隔离晶体管IS-2共享。
在一些实施例中，SRAM单元10_2是SRAM单元10_1的复制单元但是关于Y轴翻转，SRAM单元10_3是SRAM单元10_1的复制单元但是关于X轴翻转，并且SRAM单元10_4是SRAM单元10_3的复制单元但是关于Y轴翻转。组合公共接触插塞(例如，电连接SRAM单元10_1至10_4中的下拉晶体管PD-1的源极和接地VSS的接触插塞178h)，以节省空间。
图4是根据本公开的一些实施例的SRAM单元的半导体结构100的立体图。在一些实施例中，半导体结构100用于形成图3所示的SRAM单元10_1。根据一些实施例，半导体结构100包括衬底102和在衬底102上方的鳍结构104(包括104a-104d)。根据一些实施例，鳍结构104a形成在衬底102的P型阱区PW1中，鳍结构104b和104c形成在衬底102的N型阱区NW1中，并且鳍结构104d形成在衬底102的P型阱区PW2中。在一些实施例中，N型阱区NW1形成在P型阱区PW1和PW2之间并且与P型阱区PW1和PW2相邻。尽管图1中示出了四个鳍结构104，但是半导体结构100可以包括多于四个鳍结构104。
为了更好地理解半导体结构100，在本公开的附图中提供了X-Y-Z坐标参考。X轴和Y轴通常沿着平行于衬底102的主表面的横向(或水平)方向定向。Y轴横向(例如，基本垂直)于X轴。Z轴通常沿着垂直于衬底102的主表面(或X-Y平面)的垂直方向定向。
根据一些实施例，鳍结构104a-104d中的每个包括由衬底102的部分形成的下鳍元件104L和由包括交替的第一半导体层106和第二半导体层108的外延堆叠件形成的上鳍元件。根据一些实施例，鳍结构104在X方向上延伸。也就是说，根据一些实施例，鳍结构104a-104d具有平行于X方向的纵长轴。X方向也可以称为沟道延伸方向。所得半导体器件(即纳米结构晶体管)的电流在X方向上流过沟道。
根据一些实施例，鳍结构104a-104d中的每个包括沟道区CH和源极/漏极区SD1和SD2，并且沟道区CH限定在源极/漏极区SD1和SD2之间。在本公开中，源极/漏极指的是源极和/或漏极。需要说明的是在本公开中，源极和漏极可以互换使用，并且其结构基本相同。图4显示了一个沟道区CH和两个源极/漏极区SD1和SD2以用于说明目的并且不旨在限制。沟道区和源极/漏极区的数量可以取决于SRAM的单元数量、设计需求和/或性能考虑。栅极结构或栅极堆叠件(未示出)将形成为具有平行于Y方向的纵长轴并延伸穿过和/或围绕鳍结构104a-104d的沟道区CH。Y方向也可以称为栅极延伸方向。
图4进一步图示了在后面的附图中使用的参考截面。根据一些实施例，截面X1-X1在平行于鳍结构的纵长轴(X方向)的平面内，并且穿过P型阱区中的鳍结构(诸如P型阱区PW1中的鳍结构104a)。根据一些实施例，截面X2-X2在平行于鳍结构的纵长轴(X方向)的平面内，并且穿过N型阱区中的鳍结构(诸如N型阱区NW1中的鳍结构104b)。
另外，根据一些实施例，截面Yl-Yl在平行于栅极结构的纵长轴(Y方向)的平面中，并且跨过鳍结构104a-104d的源极/漏极区SDl。根据一些实施例，截面Y2-Y2在平行于栅极结构的纵长轴(Y方向)的平面中，并且穿过栅极结构或栅极堆叠件(即，跨过鳍结构104a-104d的沟道区CH)。根据一些实施例，截面Y3-Y3在平行于栅极结构的纵轴(Y方向)的平面中，并且跨过鳍结构104a-104d的源极/漏极区SD2。
图5A-1至图5O-3是根据一些实施例图示了在各个中间阶段的形成SRAM单元的半导体结构100的截面图，其中图5A-1、图5B-1、图5C-1、图5D-1、图5E-1、图5F-1、图5G-1、图5H-1、图5I-1、图5J-1、图5K-1、图5L-1、图5M-1、图5N-1、图5O-1对应于图4所示的截面X1-X1和/或截面X2-X2，图5A-2、图5B-2、图5C-2、图5H-2、图5I-2、图5J-2、图5K-2、图5L-2、图5M-2、图5N-2、图5O-2对应于图4所示的截面Y1-Y1，并且图5B-3、图5D-2、图5E-2、图5F-2、图5G-2对应于图4所示的截面Y2-Y2。
图5A-1和图5A-2是根据一些实施例在形成鳍结构104和隔离结构110之后的半导体结构100的截面图。
根据一些实施例，提供衬底102，如图5A-1和图5A-2所示。衬底102可以是半导体晶圆的部分、半导体芯片(或管芯)等。在一些实施例中，衬底102是硅衬底。在一些实施例中，衬底102包括：元素半导体，诸如锗；化合物半导体，诸如氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)等；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。此外，衬底102可以可选地包括可以发生应变以增强性能的外延层(epi-layer)，可以包括绝缘体上硅(SOI)结构，和/或具有其他合适的增强部件。
根据一些实施例，N型阱区NWl和两个P型阱区PWl和PW2形成在衬底102中，如图5A-2所示。在一些实施例中，N型阱区NW1与P型阱区PW1和PW2具有不同的导电类型。
在一些实施例中，通过离子注入工艺形成N型阱区NW1以及P型阱区PW1和PW2。例如，根据一些实施例，形成图案化掩模层(诸如光刻胶层和/或硬掩模层)以覆盖衬底102的预定形成P型阱区的区域，以及然后将n型掺杂剂(诸如磷或砷)注入到衬底102中，从而形成N型阱区NW1。类似地，根据一些实施例，形成图案化掩模层(诸如光刻胶层和/或硬掩模层)以覆盖衬底102的预定形成N型阱区的区域，以及然后将p型掺杂剂(诸如硼或BF2)注入到衬底102中，从而形成P型阱区PW1和PW2。
根据一些实施例，鳍结构104形成在衬底102上方，如图5A-2所示。根据一些实施例，鳍结构104a形成在P型阱区PW1上方，两个鳍结构104b和104c形成在N型阱区NW1上方，以及鳍结构104d形成在P型阱区PW2上方。根据一些实施例，鳍结构104a-104d在X方向上延伸。也就是说，根据一些实施例，鳍结构104a-104d具有平行于X方向的纵长轴。
根据一些实施例，鳍结构104a-104d的形成包括使用外延生长工艺在衬底102上方形成外延堆叠件。根据一些实施例，外延堆叠件包括交替的第一半导体层106和第二半导体层108。外延生长工艺可以是分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或气相外延(VPE)或其他合适的技术。
在一些实施例中，第一半导体层106由第一半导体材料制成，并且第二半导体层108由第二半导体材料制成。根据一些实施例，第一半导体层106的第一半导体材料具有与第二半导体层108的第二半导体材料不同的晶格常数。在一些实施例中，第一半导体材料和第二半导体材料具有不同的氧化速率和/或蚀刻选择性。在一些实施例中，第一半导体层106由SiGe制成，其中锗(Ge)在SiGe中的百分比在约20原子％至约50原子％的范围内，并且第二半导体层108由纯的或基本纯的硅制成。在一些实施例中，第一半导体层106是Si1- xGex，其中x大于约0.3，或Ge(x＝1.0)，并且第二半导体层108是Si或Si1-yGey，其中y小于约0.4，并且x>y。
根据一些实施例，第一半导体层106被配置为牺牲层并将被去除以形成间隙以容纳栅极材料，并且第二半导体层108将形成在源极/漏极部件之间横向延伸的纳米结构(例如，纳米线或纳米片)并用作所得半导体器件(诸如纳米结构晶体管)的沟道。
在一些实施例中，每个第一半导体层106的厚度在从约5nm到约20nm的范围内。在一些实施例中，每个第二半导体层108的厚度在从约5nm到约20nm的范围内。第二半导体层108的厚度可以大于、等于或小于第一半导体层106，这取决于要填充在去除第一半导体层106的空间中的栅极材料的量。尽管在图5A-1和图5A-2中示出了三个第一半导体层106和三个第二半导体层108，但数量不限于三个，可以是1、2或大于3以及小于20。
根据一些实施例，然后将包括第一半导体层106和第二半导体层108的外延堆叠件图案化成鳍结构104a-104d。在一些实施例中，图案化工艺包括在外延堆叠件上方形成图案化硬掩模层(未示出)。根据一些实施例，然后执行蚀刻工艺以去除未被图案化硬掩模层覆盖的外延堆叠件和下面衬底102的部分，从而形成沟槽和从沟槽之间突出的鳍结构104a-104d。蚀刻工艺可以是各向异性蚀刻工艺，例如干法等离子体蚀刻。
根据一些实施例，衬底102的从沟槽之间突出的部分形成鳍结构104a-104d的下鳍元件104L。根据一些实施例，外延堆叠件的其余部分(包括第一半导体层106和第二半导体层108)在相应的下鳍元件104L上方形成鳍结构104a-104d的上鳍元件。
根据一些实施例，隔离结构110形成为围绕鳍结构104a-104d的下鳍元件104L，如图5A-2所示。根据一些实施例，隔离结构110被配置为电隔离半导体结构100的有源区(例如，鳍结构104a-104d)，并且也称为浅沟槽隔离(STI)部件。
根据一些实施例，隔离结构110的形成包括形成绝缘材料以过填充沟槽。在一些实施例中，绝缘材料由氧化硅、氮化硅、氮氧化硅(SiON)、另外合适的绝缘材料、其多层和/或其组合制成。在一些实施例中，使用包括CVD(例如低压CVD(LPCVD)、等离子增强CVD(PECVD)、高密度等离子CVD(HDP-CVD)、高纵横比工艺(HARP)或可流动CVD(FCVD))、原子层沉积(ALD)、另外合适的技术和/或其组合来沉积绝缘材料。
根据一些实施例，对绝缘材料执行平坦化工艺以去除图案化硬掩模层(未示出)上方的绝缘材料的部分，直到暴露图案化硬掩模层。在一些实施例中，图案化硬掩模层也在平坦化工艺中被去除，并且暴露鳍结构104a-104d的上表面。平坦化可以是化学机械抛光(CMP)、回蚀刻工艺或其组合。
根据一些实施例，然后通过蚀刻工艺(诸如干法等离子体蚀刻和/或湿法化学蚀刻)使绝缘材料凹陷，直到暴露鳍结构104a-104d的上鳍元件。根据一些实施例，凹陷的绝缘材料用作隔离结构110。
图5B-1、图5B-2和图5B-3是根据一些实施例在形成伪栅极结构112、源极/漏极凹槽120和内部间隔件层122之后的半导体结构100的截面图。
根据一些实施例，伪栅极结构112形成在半导体结构100上方，如图5B-1和图5B-3所示。根据一些实施例，伪栅极结构112延伸跨过鳍结构104a-104d的沟道区并围绕鳍结构104a-104d的沟道区，以限定沟道区和源极/漏极区。根据一些实施例，伪栅极结构112被配置为牺牲结构并且将被最终栅极堆叠件替换。在一些实施例中，伪栅极结构112沿着Y方向延伸。也就是说，根据一些实施例，伪栅极结构112具有平行于Y方向的纵长轴。
根据一些实施例，每个伪栅极结构112包括伪栅极介电层114和形成在伪栅极介电层114上方的伪栅电极层116，如图5B-1和图5B-3所示。在一些实施例中，伪栅极介电层114由一种或多种介电材料制成，诸如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、HfO2、HfZrO、HfSiO、HfTiO、HfAlO和/或其组合。在一些实施例中，使用ALD、CVD、热氧化、物理气相沉积(PVD)、另外合适的技术和/或其组合来形成介电材料。
在一些实施例中，伪栅电极层116由诸如多晶硅、多晶硅锗等的半导体材料制成。在一些实施例中，伪栅电极层116由诸如金属氮化物、金属硅化物、金属和/或其组合的导电材料制成。在一些实施例中，使用CVD、另外合适的技术和/或其组合来形成伪栅电极层116的材料。
在一些实施例中，伪栅极结构112的形成包括在半导体结构100上方全局地且共形地沉积伪栅极介电层114的介电材料，在介电材料上方沉积伪栅电极层116的材料，平坦化伪栅电极层116的材料，以及将介电材料和伪栅电极层116的材料图案化为伪栅极结构112。根据一些实施例，图案化工艺包括在伪栅电极层116的材料上方形成图案化硬掩模层(未示出)，以覆盖鳍结构104a-104d的沟道区。根据一些实施例，蚀刻掉未由图案化硬掩模层覆盖的伪栅电极层116的材料和介电材料，直到暴露鳍结构104a-104d的源极/漏极区。
根据一些实施例，如图5B-1所示，栅极间隔件层118形成在半导体结构100上方。根据一些实施例，栅极间隔件层118形成在伪栅极结构112的相对侧。根据一些实施例，栅极间隔件层118用于偏移随后形成的源极/漏极部件并将源极/漏极部件与栅极结构分离。
在一些实施例中，栅极间隔件层118由含硅介电材料制成，诸如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氧碳氮化硅(SiOCN)和/或氧掺杂碳氮化硅(Si(O)CN)。在一些实施例中，栅极间隔件层118的形成包括使用ALD、CVD、另外合适的方法和/或其组合在半导体结构100上方全局地且共形地沉积栅极间隔件层118的介电材料，然后进行各向异性蚀刻工艺，诸如干法蚀刻。根据一些实施例，留在伪栅极结构112的侧壁上的介电材料的部分用作栅极间隔件层118。
之后，根据一些实施例，使用栅极侧墙118和伪栅极结构112作为蚀刻掩模执行蚀刻工艺，以凹陷鳍结构104a-104d的源极/漏极区，使得源极/漏极凹槽120自对准的形成在伪栅极结构112的相对侧，如图5B-1和图5B-2所示。蚀刻工艺可以是各向异性蚀刻工艺，诸如干法等离子体蚀刻。在一些实施例中，在没有附加光刻工艺的情况下执行蚀刻工艺。
根据一些实施例，源极/漏极凹槽120a形成在鳍结构104a中，源极/漏极凹槽120b形成在鳍结构104b中，源极/漏极凹槽120c形成在鳍结构104c中，并且源极/漏极凹槽120d形成在鳍结构104d中，如图5B-2所示。根据一些实施例，源极/漏极凹槽120a-120d穿过鳍结构104的上鳍元件并延伸到下鳍元件104L中。根据一些实施例，源极/漏极凹槽120a-120d的底面可以延伸到隔离结构110的上表面下方的位置。
之后，在半导体结构100上执行蚀刻工艺以从源极/漏极凹槽120a-120d横向凹陷鳍结构104a-104d的第一半导体层106，以形成凹口。在一些实施例中，在蚀刻工艺中，第一半导体层106具有比第二半导体层108更大的蚀刻速率，从而在相邻的第二半导体层108之间以及在最下面的第二半导体层108和下鳍元件104L之间形成凹口。在一些实施例中，蚀刻工艺是各向同性蚀刻，诸如干法化学蚀刻、远程等离子体蚀刻、湿法化学蚀刻、另外合适的技术和/或其组合。
根据一些实施例，然后在凹口中形成内部间隔件层122，如图5B-1所示。根据一些实施例，内部间隔件层122形成为邻接第一半导体层106的凹陷的侧表面。在一些实施例中，内部间隔件层122根据一些实施例在栅极间隔件层118正下方从源极/漏极区向沟道区延伸。
内部间隔件层122插入随后形成的源极/漏极部件和栅极堆叠件以避免源极/漏极部件与栅极堆叠件直接接触，并且根据一些实施例被配置为减小金属栅极堆叠件与源极/漏极部件之间的寄生电容(即Cgs和Cgd)。
在一些实施例中，内部间隔件层122由含硅介电材料制成，诸如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氧碳氮化硅(SiOCN)和/或氧掺杂碳氮化硅(Si(O)CN)。在一些实施例中，内部间隔件层122由低k介电材料制成。例如，内部间隔件层122的介电常数(k)值可以低于氧化硅(SiO)的k值，诸如低于4.2、等于或低于约3.9，诸如在从约3.5到约3.9的范围内。
在一些实施例中，内部间隔件层122通过以下方式来形成：在半导体结构100上方全局地且共形地沉积内部间隔件层122的介电材料以填充凹口，然后回蚀刻介电材料以去除凹口之外的介电材料。根据一些实施例，留在凹口中的介电材料的部分用作内部间隔件层122。在一些实施例中，沉积工艺包括ALD、CVD(诸如PECVD、LPCVD或HARP)、另外合适的技术和/或其组合。在一些实施例中，回蚀刻工艺包括诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或其组合。
图5C-1和图5C-2是根据一些实施例的在形成源极/漏极部件124、接触蚀刻停止层(CESL)132和下层间介电层(ILD)134之后的半导体结构100的截面图。
根据一些实施例，使用外延生长工艺在鳍结构104的下鳍元件104L上方的源极/漏极凹槽120a-120d中形成源极/漏极部件124，如图5C-1和图5C-2所示。根据一些实施例，源极/漏极部件124形成在伪栅极结构112的相对侧。外延生长工艺可以是MBE、MOCVD或VPE、另外合适的技术或其组合。
根据一些实施例，源极/漏极部件124a形成在鳍结构104a上方，源极/漏极部件124b形成在鳍结构104b上方，源极/漏极部件124c形成在鳍结构104c上方，源极/漏极部件124d形成在鳍结构104b上方鳍结构104d，如图5C-2所示。在一些实施例中，源极/漏极部件124a和124d具有与源极/漏极部件124b和124c不同的导电类型。
在一些实施例中，源极/漏极部件124a和124d以及源极/漏极部件124b和124c可以单独地形成。例如，可以形成图案化掩模层(诸如光刻胶层和/或硬掩模层)以覆盖P型阱区PW1和PW2，以及然后在鳍结构104b和104c上生长源极/漏极部件124b和124c。类似地，形成图案化掩模层(诸如光刻胶层和/或硬掩模层)以覆盖N型阱区NW1，以及然后在鳍结构104a和104d上生长源极/漏极部件124a和124d。在一些实施例中，在外延工艺期间原位掺杂源极/漏极部件124a-124d。
根据一些实施例，每个源极/漏极部件124a-124d包括形成在下鳍元件104L上的未掺杂层126、形成在未掺杂层126和第二半导体层108上的阻挡层128、以及填充源极/漏极凹槽120的剩余部分的体层130。
在一些实施例中，未掺杂层126可以是本征半导体材料，诸如硅、硅锗和/或另外合适的半导体材料。例如，未掺杂层126中的杂质(或n型掺杂剂和/或p型掺杂剂)具有小于约1014cm-3的浓度。在一些实施例中，未掺杂层126被配置为绝缘层以减少相邻器件之间通过衬底102的泄漏。
在一些实施例中，掺杂阻挡层128和体层130。根据一些实施例，体层130中的掺杂剂浓度高于阻挡层128中的掺杂剂浓度，例如高出2个数量级。在一些实施例中，阻挡层128中的掺杂剂具有从约1×1019cm-3到约6×1019cm-3范围内的浓度，并且源极/漏极部件的体层130中的掺杂剂具有从约1×1021cm-3到约6×1021cm-3范围内的浓度。
在一些实施例中，具有相对低掺杂剂浓度的阻挡层128被配置为阻挡来自具有相对高掺杂剂浓度的体层130的掺杂剂扩散到第二半导体层108中。在一些实施例中，体层130具有相对高掺杂剂浓度可以降低接触电阻。
在一些实施例中，在外延生长工艺期间利用n型掺杂剂掺杂形成在P型阱区PWl和PW2中的源极/漏极部件124a和124d的阻挡层128和体层130。例如，n型掺杂剂可以是磷(P)或砷(As)。例如，源极/漏极部件124a和124d的阻挡层128和体层130可以是利用磷掺杂的外延生长的Si以形成硅:磷(Si:P)源极/漏极部件，和/或利用砷掺杂以形成硅:砷(Si:As)源极/漏极部件。
在一些实施例中，在外延生长工艺期间利用p型掺杂剂掺杂形成在N型阱区NWl中的源极/漏极部件124b和124c的阻挡层128和体层130。例如，p型掺杂剂可以是硼(B)或BF2。例如，源极/漏极部件124b和124c的阻挡层128和体层130可以是利用硼(B)掺杂的外延生长的SiGe以形成硅锗:硼(SiGe:B)源极/漏极部件。
根据一些实施例，接触蚀刻停止层132形成在半导体结构100上方，如图5C-1和图5C-2所示。在一些实施例中，接触蚀刻停止层132由介电材料制成，诸如氮化硅(SiN)、氧化硅(SiO2)、碳氧化硅(SiOC)、碳化硅(SiC)、氧掺杂碳化硅(SiC:O)、氧掺杂碳氮化硅(Si(O)CN)或其组合。在一些实施例中，使用CVD(诸如LPCVD、PECVD、HDP-CVD或HARP)、ALD、另外合适的方法或其组合将接触蚀刻停止层132的介电材料全局地且共形地沉积在半导体结构100上。
之后，根据一些实施例，在接触蚀刻停止层132上方形成下层间介电层134以填充伪栅极结构112之间的空间，如图5C-1和图5C-2所示。在一些实施例中，下层间介电层134由介电材料制成，诸如未掺杂的硅酸盐玻璃(USG)，掺杂的氧化硅，诸如硼磷硅玻璃(BPSG)、掺氟的硅酸盐玻璃(FSG)、磷硅玻璃(PSG)、硼硅酸盐玻璃(BSG)，和/或另外合适的介电材料。在一些实施例中，下层间介电层134和接触蚀刻停止层132由不同的材料制成并且在蚀刻选择性上有很大的差异。在一些实施例中，使用诸如CVD(诸如HDP-CVD、PECVD、HARP或FCVD)、另外合适的技术和/或其组合来沉积下层间介电层134的介电材料。
根据一些实施例，使用诸如CMP去除接触蚀刻停止层132和伪栅电极层116的上表面之上的下层间介电层134的介电材料，直到暴露伪栅电极层116的上表面。在一些实施例中，下层间介电层134的上表面与伪栅电极层116的上表面基本共面。
图5D-1和图5D-2是根据一些实施例在形成栅极沟槽136和间隙138之后的半导体结构100的截面图。
根据一些实施例，如图5D-1所示，使用一种或多种蚀刻工艺去除伪栅极结构116以形成栅极沟槽136。根据一些实施例，栅极沟槽136暴露鳍结构104a-104d的沟道区。在一些实施例中，栅极沟槽136根据一些实施例还暴露栅极间隔件层118的面向沟道区的内侧壁。
在一些实施例中，蚀刻工艺包括一种或多种蚀刻工艺。例如，当伪栅电极层116由多晶硅制成时，可以使用诸如氢氧化四甲铵(TMAH)溶液的湿法蚀刻剂来选择性地去除伪栅电极层116。例如，之后使用等离子体干法蚀刻、干法化学蚀刻和/或湿法蚀刻可以去除伪栅极介电层114。
根据一些实施例，如图5D-1和图5D-2所示，使用蚀刻工艺去除鳍结构104a-104d的第一半导体层106以形成间隙138。内部间隔件层122可以用作蚀刻工艺中的蚀刻停止层，其可以保护源极/漏极部件124免受损坏。根据一些实施例，间隙138位于相邻的第二半导体层108之间以及最下面的第二半导体层108与鳍结构104a-104d的下鳍元件104L之间。在一些实施例中，间隙138还暴露出内部间隔件层122的面向沟道区的内侧壁。
根据一些实施例，在蚀刻工艺之后，暴露第二半导体层108的四个主表面。根据一些实施例，鳍结构104a-104d的暴露的第二半导体层108分别形成用作所得半导体器件(例如，诸如GAA FET的纳米结构晶体管)的沟道层的四个纳米结构组109a-109d。
在一些实施例中，蚀刻工艺包括选择性湿法蚀刻工艺，诸如APM(例如，氢氧化氨-过氧化氢-水混合物)蚀刻工艺。在一些实施例中，湿法蚀刻工艺使用蚀刻剂，诸如氢氧化铵(NH4OH)、TMAH、乙二胺邻苯二酚(EDP)和/或氢氧化钾(KOH)溶液。
图5E-1和图5E-2是根据一些实施例在形成最终栅极堆叠件140之后的半导体结构100的截面图。
根据一些实施例，如图5E-1和图5E-2所示，界面层142形成在纳米结构109a-109d的暴露表面和下鳍元件104L的上表面上。根据一些实施例，界面层142包裹环绕纳米结构109a-109d。
在一些实施例中，界面层142由化学形成的氧化硅制成。在一些实施例中，界面层142使用一种或多种清洁工艺形成，诸如包括臭氧(O3)、氢氧化氨-过氧化氢-水混合物和/或盐酸-过氧化氢-水混合物。根据一些实施例，氧化来自纳米结构109a-109d和下鳍元件104L的半导体材料以形成界面层142。
根据一些实施例，如图5E-1和图5E-2所示，栅极介电层144沿着界面层142共形地形成，以包裹环绕纳米结构109a-109d。根据一些实施例，栅极介电层144也沿着隔离结构110的上表面形成。根据一些实施例，栅极介电层144也沿着栅极间隔件层118的面向沟道区的内侧壁共形地形成。根据一些实施例，栅极介电层144也沿着内部间隔件层122的面向沟道区的内侧壁共形地形成。
栅极介电层144可以是高k介电层。在一些实施例中，高k介电层由具有高介电常数(k值)(例如大于3.9)的介电材料制成。在一些实施例中，高k介电层包括氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)、其组合或其他合适的材料。可以使用ALD、PVD、CVD和/或另外合适的技术来沉积高k介电层。
根据一些实施例，如图5E-1和图5E-2所示，金属栅电极层146形成在栅极介电层144上方并填充栅极沟槽136和间隙138的剩余部分。根据一些实施例，金属栅电极层146包裹环绕纳米结构109。
在一些实施例中，金属栅电极层146由多于一种的导电材料制成，诸如金属、金属合金、导电金属氧化物和/或金属氮化物、另外合适的导电材料和/或其组合。例如，金属栅电极层146可以由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、另外合适的导电材料或其多层制成。
金属栅电极层146可以是具有以下之中的多种组合的多层结构：扩散阻挡层，具有选定功函数以增强n沟道纳米结构晶体管或p沟道纳米结构晶体管的器件性能(例如，阈值电压)的功函数层，覆盖层以防止功函数层氧化，胶层以将功函数层粘附到下一层，以及金属填充层以降低栅极堆叠件总电阻，和/或其他合适的层。金属栅电极层146可以使用ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成。不同的功函数材料可以用于n沟道纳米结构晶体管和p沟道纳米结构晶体管。
根据一些实施例，可以在半导体结构100上执行平坦化工艺，诸如CMP，以去除形成在下层间介电层134的上表面上方的栅极介电层144和金属栅电极层146的材料。根据一些实施例，在平坦化工艺之后，金属栅电极层146的上表面和下层间介电层134的上表面基本共面。
根据一些实施例，如图5E-1和图5E-2所示，界面层142、栅极介电层144和金属栅电极层146组合以形成最终栅极堆叠件140。在一些实施例中，最终栅极堆叠件140在Y方向上延伸。也就是说，根据一些实施例，最终栅极堆叠件140具有平行于Y方向的纵轴。根据一些实施例，最终栅极堆叠件140包裹环绕每个纳米结构109并且插入在源极/漏极部件124之间。
根据一些实施例，最终栅极堆叠件140的包裹环绕纳米结构组109a的部分与源极/漏极部件124a组合以形成可用作图3中所示的下拉晶体管PD-2的n沟道纳米结构晶体管。
根据一些实施例，最终栅极堆叠件140的包裹环绕纳米结构组109b的部分与源极/漏极部件124b组合以形成可用作图3中所示的上拉晶体管PU-2的p沟道纳米结构晶体管。
根据一些实施例，最终栅极堆叠件140的包裹环绕纳米结构组109c的部分与源极/漏极部件124c组合以形成可用作图3中所示的隔离晶体管IS-1的p沟道纳米结构晶体管。
根据一些实施例，最终栅极堆叠件140的包裹环绕纳米结构组109d的部分与源极/漏极部件124d组合以形成可用作图3中所示的传输门晶体管PG-1的n沟道纳米结构晶体管。
图5F-1和图5F-2是根据一些实施例在形成金属覆盖层148和介电覆盖层150之后的半导体结构100的截面图。
根据一些实施例，执行蚀刻工艺以使最终栅极堆叠件140和栅极间隔件层118凹陷，从而在下层间介电层134内形成凹槽。蚀刻工艺可以是诸如干法等离子体蚀刻的各向异性蚀刻工艺、诸如干法化学蚀刻、远程等离子体蚀刻或湿法化学蚀刻的各向同性蚀刻工艺，和/或其组合。
根据一些实施例，如图5F-1和图5F-2所示，使用沉积工艺和回蚀刻工艺在凹陷的最终栅极堆叠件140的上表面上形成金属覆盖层148。在一些实施例中，金属覆盖层148由金属制成，诸如W、Re、Ir、Co、Ni、Ru、Mo、Al、Ti、Ag、Al、另外合适的金属或其多层。在一些实施例中，金属覆盖层148和金属栅电极层146由不同的材料制成。在一些实施例中，金属覆盖层148由可以降低栅极堆叠件的总电阻的无氟钨制成。
之后，根据一些实施例，如图5F-1和图5F-2所示，介电覆盖层150形成在金属覆盖层148上方的凹槽中和栅极间隔件层118上方。介电覆盖层150可以配置为在后续形成接触插塞的蚀刻工艺期间保护栅极间隔件层118和最终栅极堆叠件140。
介电覆盖层150由介电材料制成，诸如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氧碳氮化硅(SiOCN)、氧掺杂碳氮化硅(Si(O)CN)、氧化硅(SiO2)或其组合。在一些实施例中，使用诸如ALD、CVD(诸如LPCVD、PECVD、HDP-CVD或HARP)、另外合适的技术和/或其组合沉积介电覆盖层150的介电材料。然后，根据一些实施例，然后在介电覆盖层150上执行平坦化工艺直到暴露下层间介电层134。平坦化可以是CMP、回蚀刻工艺或其组合。
图5G-1和图5G-2是根据一些实施例在栅极隔离结构152形成之后的半导体结构100的截面图。
根据一些实施例，如图5G-2所示，形成穿过介电覆盖层150、金属覆盖层148和最终栅极堆叠件140并着落在隔离结构110上的栅极隔离结构152。
栅极隔离结构152的形成包括使用光刻工艺在半导体结构100上方形成图案化掩模层，并蚀刻介电覆盖层150、金属覆盖层148和最终栅极堆叠件140以形成栅极切割开口(将形成栅极隔离结构152的地方)直到暴露隔离结构110。根据一些实施例，最终栅极堆叠件140由栅切割开口切穿以形成两个区段140a和140b，如图5G-2所示。
根据一些实施例，栅极隔离结构152的形成还包括沉积栅极隔离结构152的介电材料以过填充栅极切割开口。栅极隔离结构152由介电材料制成，诸如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氧碳氮化硅(SiOCN)、氧掺杂碳氮化硅(Si(O)CN)、氧化硅(SiO2)或其组合。在一些实施例中，沉积工艺是ALD、CVD(诸如LPCVD、PECVD、HDP-CVD或HARP)、另外合适的技术和/或其组合。
之后，根据一些实施例，然后在栅极隔离结构152的介电材料上执行平坦化工艺直到暴露下层间介电层134和介电覆盖层150。平坦化可以是CMP、回蚀刻工艺或其组合。在一些实施例中，最终栅极堆叠件140的区区段140a和140b通过栅极隔离结构152彼此电隔离。
图5H-1至图5O-3示出了根据一些实施例的到达源极/漏极部件的接触插塞178a-178c的形成。在一些实施例中，图5O-1、图5O-2和图5O-3中所示的接触插塞178a-178c可以与图3中所示的接触插塞178a-178c相同。在一些实施例中，形成在P型阱区PW1和PW2中的接触插塞178a和178c具有与形成在N型阱区NW1中的接触插塞178b不同的厚度，这可以有助于改进SRAM器件的性能。这将在后面详细讨论。
图5H-1和图5H-2是根据一些实施例在形成上层间介电层154和掩模层156和158之后的半导体结构100的截面图。
根据一些实施例，如图5H-1和图5H-2所示，上层间介电层154形成在介电覆盖层150和下层间介电层134上方。在一些实施例中，上层间介电层154由介电材料制成，诸如USG、BPSG、FSG、PSG、BSG和/或其他合适的介电材料。在一些实施例中，使用诸如CVD(诸如HDP-CVD、PECVD、HARP或FCVD)、另外合适的技术和/或其组合来沉积上层间介电层154。
根据一些实施例，如图5H-1和图5H-2所示，第一掩模层156形成在上层间介电层154上方。在一些实施例中，第一掩模层156由介电材料制成，诸如介电材料，诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiOC)、碳化硅(SiC)、氧掺杂硅碳化物(SiC:O)、氧掺杂碳氮化硅(Si(O)CN)或其组合，和/或另外合适的介电材料。在一些实施例中，使用诸如CVD(诸如LPCVD、PECVD、HDP-CVD或HARP)、ALD、另外合适的方法或其组合来沉积第一掩模层156。
根据一些实施例，如图5H-1和图5H-2所示，第二掩模层158形成在第一掩模层156上。在一些实施例中，第二掩模层158由诸如硅和/或硅锗的半导体材料制成。在一些实施例中，第二掩模层158由无氮抗反射层(NFARL)、碳掺杂二氧化硅(例如，SiO2:C)、氮化钛(TiN)、氧化钛(TiO)、氮化硼(BN)、另外合适的材料和/或其组合制成。在一些实施例中，使用诸如CVD(诸如LPCVD、PECVD、HDP-CVD或HARP)、ALD、另外合适的方法或其组合来沉积第二掩模层158。
根据一些实施例，如图5H-1和图5H-2所示，对第二掩模层158执行图案化工艺以形成开口图案160a、160b和160c。根据一些实施例，开口图案160a、160b和160c分别在源极/漏极部件124a、124b和124d上方对准。
例如，可以例如通过使用旋涂在第二掩模层158上方形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化有与开口图案160a、160b和160c相对应的开口图案。取决于是使用正性抗蚀剂还是负性抗蚀剂，可以去除光刻胶的曝光或未曝光部分。可以使用光刻胶蚀刻第二掩模层158以具有开口图案160a、160b和160c。可以在蚀刻工艺期间或通过附加的酸化工艺去除光刻胶。
根据一些实施例，介电覆盖层150具有与上层间介电层154和下层间介电层134不同的蚀刻选择性，并且可以保护下面的最终栅极堆叠件140和栅极间隔件层118。因此，开口图案160a、160b和160c可以在X方向上具有更宽的临界尺寸(CD)，从而放宽光刻工艺的工艺限制。
根据一些实施例，如图5H-1所示，开口图案160a与纳米结构109a部分地重叠，开口图案160b与纳米结构109b部分地重叠。也就是说，根据一些实施例，开口图案160a和160b的相对于X方向的相对边缘的延长线穿过纳米结构109a和109b。
图5I-1和图5I-2是根据一些实施例在形成第三掩模层162之后的半导体结构100的截面图。
根据一些实施例，如图5I-1和图5I-2所示，第三掩模层162形成在第二掩模层158上方。根据一些实施例，第三掩模层162覆盖N型阱区NW1并暴露P型阱区PW1和PW2。在一些实施例中，利用第三掩模层162填充开口图案160b。
在一些实施例中，第三掩模层162是通过如上所述的光刻工艺形成的图案化光刻胶层。在可选实施例中，第三掩模层162是图案化硬掩模层，图案化硬掩模层通过沉积介电材料、在介电材料上方形成图案化光刻胶、以及使用图案化光刻胶蚀刻介电材料来形成。
图5J-1和图5J-2是根据一些实施例在形成接触开口164a和164c之后的半导体结构100的截面图。
根据一些实施例，如图5J-1和图5J-2所示，执行一个或多个蚀刻工艺以蚀刻掉从开口图案160a和160c暴露的第一掩模层156、上层间介电层154、介电覆盖层150、接触蚀刻停止层132、下层间介电层134的部分。蚀刻工艺可以是各向异性蚀刻工艺，诸如干法等离子体蚀刻。根据一些实施例，在蚀刻工艺中，也去除第二掩模层158和第一掩模层156的未由第三掩模层162覆盖的部分。
根据一些实施例，如图5J-1和图5J-2所示，开口图案160a和160c被转移到介电覆盖层150、接触蚀刻停止层132、下层间介电层134中以形成到达源极/漏极部件124a的接触开口164a和到达源极/漏极部件124d的接触开口164c。
根据一些实施例，一个或多个蚀刻工艺包括使源极/漏极部件124a和124d凹陷的步骤(诸如过蚀刻步骤)，并且因此接触开口164a和164c延伸到源极/漏极部件124a和124d的体层130中一距离。在一些实施例中，在使源极/漏极部件凹陷的步骤期间，蚀刻室提供从600瓦(W)到约800W范围内的RF偏置/源功率。在一些实施例中，使源极/漏极部件凹陷的步骤/漏极部件使用HBr、HCl、NF3和/或它们的混合物作为蚀刻剂，并在约600℃至约800℃范围内的温度和约1个大气压下执行约5秒到约100秒范围内的第一时间段。
之后，根据一些实施例，使用蚀刻工艺或灰化工艺去除第三掩模层162，从而暴露第二掩模层158的剩余部分。
图5K-1和图5K-2是根据一些实施例在形成第四掩模层166之后的半导体结构100的截面图。
根据一些实施例，如图5K-1和图5K-2所示，形成第四掩模层166以覆盖P型阱区PW1和PW2并暴露N型阱区NW1。在一些实施例中，利用第四掩模层166填充接触开口164a和164c。
在一些实施例中，第四掩模层166是通过如上所描述的光刻工艺形成的图案化光刻胶层。在替代实施例中，第四掩模层166是图案化硬掩模层，图案化硬掩模层通过沉积介电材料、在介电材料上方形成图案化光刻胶、以及使用图案化光刻胶蚀刻介电材料来形成。
图5L-1和图5L-2是根据一些实施例在形成接触开口164b之后的半导体结构100的截面图。
根据一些实施例，如图5L-1和图5L-2所示，执行一个或多个蚀刻工艺以蚀刻掉从开口图案160b暴露的第一掩模层156、上层间介电层154、介电覆盖层150、接触蚀刻停止层132、下层间介电层134的部分。蚀刻工艺可以是各向异性蚀刻工艺，诸如干法等离子体蚀刻。根据一些实施例，在蚀刻工艺中，也去除第二掩模层158和第一掩模层156的剩余部分。
根据一些实施例，如图5L-1和图5L-2所示，开口图案160b被转移到介电覆盖层150、接触蚀刻停止层132、下层间介电层134中以形成到源极/漏极部件124b的接触开口164b。
根据一些实施例，一个或多个蚀刻工艺包括使源极/漏极部件124b的体层130凹陷的步骤(诸如过蚀刻步骤)，并且因此接触开口164b延伸到源极/漏极部件124b中一距离。在一些实施例中，在使源极/漏极部件凹陷的步骤期间，蚀刻室提供从600W到约800W范围内的RF偏置/源功率。在一些实施例中，使源极/漏极部件凹陷的步骤使用HBr、HCl、NF3和/或它们的混合物作为蚀刻剂，并在约600℃至约800℃范围内的温度和约一个大气压下执行第二时间段，该第二时间段小于使源极/漏极部件124a和124d凹陷的第一时间段。在一些实施例中，第二时间段是第一时间段的约0.6至约0.8倍并且在从约3秒至约80秒的范围内。
因此，根据一些实施例，源极/漏极部件124a和124d中的接触开口164a和164c的凹陷深度大于源极/漏极部件124b中的接触开口164b的凹陷深度。
图5M-1和图5M-2是根据一些实施例在去除第四掩模层166之后的半导体结构100的截面图。根据一些实施例，使用蚀刻工艺或灰化工艺去除第四掩模层166。
通过控制接触开口的凹陷深度，可以调整随后形成的接触插塞与源极/漏极部件之间的接触面积，从而调整纳米结构晶体管的性能(例如，饱和电流(Idsat))。
根据一些实施例，单独地形成P型阱区PWl和PW2中的接触开口164a和164c以及N型阱区NWl中的接触开口164b，因此接触开口164a和164c以及接触开口164b可以形成为具有不同的凹陷深度。
结果，通过分别形成接触开口164a和164c以及接触开口164b，可以实现独立调整n沟道纳米结构晶体管(例如，下拉晶体管PD-2和传输门晶体管PG-1)和p沟道纳米结构晶体管(例如，上拉晶体管PU-2)的性能，根据一些实施例，这可以继而调整所得SRAM器件的单元性能，诸如写入裕度指标和/或操作电压(Vcc_min)。
图5M-3是根据本公开的一些实施例的图5M-1中所示的接触开口164a和164b的放大图。
根据一些实施例，如图5M-3所示，接触开口164a(或164c)的延伸到源极/漏极部件124a(或124d)中的部分具有从源极/漏极部件124a(或124d)的顶面到接触开口164a(或164c)的底部测量的第一尺寸D1。在一些实施例中，第一尺寸D1在从约5nm到约15nm的范围内。
根据一些实施例，接触开口164b的延伸到源极/漏极部件124b中的部分具有从源极/漏极部件124b的顶面到接触开口164b的底部测量的第二尺寸D2(凹陷深度)。在一些实施例中，第二尺寸D2在从约3nm到约12nm的范围内。
在一些实施例中，第二尺寸D2小于第一尺寸D1。在一些实施例中，第二尺寸D2与第一尺寸D1的比值(D2/D1)在从约0.6到约0.8的范围内。如果比值(D2/D1)太大和/或第二尺寸D2太大，则饱和电流的“阿尔法比值”可能会增加，这可能会导致更差的单元性能(例如，增加操作电压)和/或差的写入裕度指标(例如，较低的操作速度)。如果比值(D2/D1)太小和/或第一尺寸D1太大，则可能在形成接触开口164a和164c的蚀刻工艺期间损坏纳米结构109a和109c。
在一些实施例中，如图5M-3所示，接触开口164a的底端164a1位于最上面的纳米结构109a1的底面与第二个最上面的纳米结构109a2的顶面之间的水平处。在一些实施例中，如图5M-3所示，接触开口164b的底端164b1位于最上面的纳米结构109b1的顶面与底面之间的水平处。
图5N-1和图5N-2是根据一些实施例在形成胶层168、阻挡层170、硅化物层172和金属体层174之后的半导体结构100的截面图。
根据一些实施例，如图5N-1和图5N-2所示，胶层168共形地形成在半导体结构100上方，以部分填充地接触开口164a-164c。胶层168用于改进随后形成的金属体材料与介电材料(例如，下层间介电层134和接触蚀刻停止层132)之间的粘附。
胶层168可以由导电材料制成，诸如钛(Ti)、镍(Ni)、钴(Co)、钨(W)、氮化钽(TaN)、氮化钛(TiN)、其他合适的材料和/或其组合。在一些实施例中，使用CVD、PVD、电子束蒸发、ALD、电镀(ECP)、无电沉积(ELD)、另外合适的方法或其组合来沉积胶层168。
根据一些实施例，执行回蚀刻工艺以去除胶层168的形成在上层间介电层154上方的部分并部分地去除胶层168的沿着介电覆盖层150形成的部分。蚀刻工艺可以是各向异性蚀刻工艺，例如干法等离子体蚀刻。
根据一些实施例，如图5N-1和图5N-2所示，阻挡层170共形地形成在胶层168上方以部分地填充接触开口164a-164c。阻挡层170用于防止来自随后形成的金属体材料的金属扩散到介电材料(例如，下层间介电层134和接触蚀刻停止层132)中。
阻挡层可以由导电材料制成，诸如氮化钛(TiN)、氮化钽(TaN)、钴钨(CoW)、钽(Ta)、钛(Ti)、另外合适的材料和/或其组合。在一些实施例中，阻挡层170是TiN层并且胶层168是Ti层。在一些实施例中，使用CVD、PVD、电子束蒸发、ALD、ECP、ELD、另外合适的方法或其组合来沉积阻挡层170。
根据一些实施例，执行回蚀刻工艺以去除阻挡层170的形成在上层间介电层154上方的部分和阻挡层170的沿着接触开口164a-164c的底部形成的部分。蚀刻工艺可以是各向异性蚀刻工艺，例如干法等离子体蚀刻。
根据一些实施例，对半导体结构100执行退火工艺以形成硅化物层172，如图5N-1和图5N-2所示。根据一些实施例，在退火工艺期间，来自胶层168的金属材料与来自源极/漏极部件124a、124b和124d的半导体材料反应，使得胶层170的与源极/漏极部件124a、124b和124d接触的部分被转化成硅化物层172。在一些实施例中，硅化物层172是TiSi、CoSi、NiSi、WSi和/或另外合适的硅化物层。在一些实施例中，退火工艺包括一种或多种快速热退火(RTA)工艺。
根据一些实施例，金属体层174形成在半导体结构100上方以过填充接触开口164a-164c的剩余部分，如图5N-1和图5N-2所示。在一些实施例中，金属体层174由具有低电阻和良好间隙填充能力的导电材料制成，诸如钴(Co)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、钼(Mo)、另外合适的金属材料和/或其组合。在一些实施例中，使用CVD、PVD、电子束蒸发、ALD、ECP、ELD、另外合适的方法或其组合来沉积金属体层174。
图5O-1和图5O-2是根据一些实施例在形成接触插塞178a、178b和178c之后的半导体结构100的截面图。
根据一些实施例，如图5O-1和图5O-2所示，对金属体层174、阻挡层170、胶层168和上层间介电层154执行平坦化工艺，直到暴露介电覆盖层150和下层间介电层134。平坦化可以是CMP、回蚀刻工艺或其组合。根据一些实施例，胶层168、阻挡层170和金属体层174的剩余部分以及硅化物层172组合形成到达源极/漏极部件124a的接触插塞178a、到达源极/漏极部件124b的接触插塞178b、以及到达源极/漏极部件124d的接触插塞178c。
根据一些实施例，接触插塞178a、178b和178c的部分嵌入在源极/漏极部件124a、124b和124d中。根据一些实施例，嵌入在源极/漏极部件124a(和124d)中的接触插塞178a(和178c)的部分延伸到比嵌入在源极/漏极部件124b中的接触插塞178b的部分延伸到的位置更深的位置，并且因此接触插塞178a和源极/漏极部件124a之间的接触面积(以及接触插塞178c和源极/漏极部件124d之间的接触面积)大于接触插塞178b和源极/漏极部件124b之间的接触面积。
更大的接触面积可以抑制电流拥挤效应，从而增加纳米结构晶体管的饱和电流。结果，根据一些实施例，通过形成具有较大嵌入部分的接触插塞178a和178c以及具有相对较小嵌入部分的接触插塞178b，n沟道纳米结构晶体管(例如，下拉晶体管PD-2和传输门晶体管PG-1)可以具有相对强的性能，而p沟道纳米结构晶体管(例如，上拉晶体管PU-2)可以具有相对弱的性能。因此，可以降低饱和电流的阿尔法比值(PU Idsat/PG Idsat)，这可以提高单元性能(例如，降低操作电压)和/或扩展写入裕度指标(例如，增加操作速度)。
图5O-3是根据本公开的一些实施例的图5M-1所示的接触插塞178a和178b的放大图。
根据一些实施例，如图5O-3所示，接触插塞178a(或178c)的嵌入在源极/漏极部件124a(或124d)中的部分具有从源极/漏极部件124a(或124d)的顶面到接触插塞178a(或178c)的底部测量的第一尺寸D1。在一些实施例中，第一尺寸D1在从约5nm到约15nm的范围内。
根据一些实施例，接触插塞178b的嵌入在源极/漏极部件124b中的部分具有从源极/漏极部件124b的顶面到接触插塞178b的底部测量的第二尺寸D2。在一些实施例中，第二尺寸D2在从约3nm到约15nm的范围内。
在一些实施例中，第二尺寸D2小于第一尺寸D1。在一些实施例中，第二尺寸D2与第一尺寸D1的比值(D2/D1)在从约0.6到约0.8的范围内。如果比值(D2/D1)太大和/或第二尺寸D2太大，则饱和电流的“阿尔法比值”可能会增加，这可能会导致更差的单元性能(例如，增加操作电压)和/或差的写入裕度指标(例如，较低的操作速度)。如果比值(D2/D1)太小和/或第一尺寸D1太大，则可能在形成接触开口164a和164c的蚀刻工艺期间损坏纳米结构109a和109c。
在一些实施例中，接触插塞178a、178b和178c在源极/漏极部件124a、124b或124d外部的部分具有从源极/漏极部件124a、124b和124d的顶面到接触插塞178a、178b和178c的顶面测量的第三尺寸D3，根据一些实施例，如图5O-3所示。在一些实施例中，第三尺寸D3在从约50nm到约150nm的范围内。在一些实施例中，接触插塞178a和178c在Z方向上的厚度(D3+D1)大于接触插塞178b在Z方向上的厚度(D3+D2)。
在一些实施例中，接触插塞178a、178b和178c的顶面具有在X方向上测量的第四尺寸D4，根据一些实施例，如图5O-3所示。在一些实施例中，第四尺寸D4在从约50nm到约150nm的范围内。
在一些实施例中，接触插塞178a、178b和178c在源极/漏极部件124a、124b和124d的顶面处具有在X方向上测量的第五尺寸D5，根据一些实施例，如图5O-3所示。在一些实施例中，第五尺寸D5在从约50nm到约100nm的范围内。
在一些实施例中，接触插塞178a的底端178a1位于最上面的纳米结构109a1的底面与第二个最上面的纳米结构109a2的顶面之间的水平处，如图5O-1所示。在一些实施例中，接触开口178b的底端178b1位于最上面的纳米结构109b1的顶面与底面之间的水平处，如图5O-1所示。
图6A至图6G是根据一些实施例的半导体结构100对应于图4所示的截面Y3-Y3的截面图，以图示到达源极/漏极部件的接触插塞178d和178e的形成。由图5A-1至图5O-3中的类似的附图标记表示的图6A至图6G中的元件或层是相同或相似的，并且为简洁起见不再重复其描述。
在一些实施例中，图6G中所示的接触插塞178d和178e可以与图3所示的接触插塞178d和178e相同。在一些实施例中，接触插塞178d和178e中的每个由两个源极/漏极部件124共享，并且包括在P型阱区PW1或PW2中的第一部分和在N型阱区NW1中的第二部分。根据一些实施例，P型阱区中的接触插塞的第一部分具有与N型阱区中的接触插塞的第二部分不同的尺寸。
图6A是根据一些实施例在形成上层间介电层154和掩模层156和158之后的半导体结构100的截面图。根据一些实施例，对第二掩模层158执行图案化工艺以形成开口图案160d和160e，如图6A所示。根据一些实施例，开口图案160d对应于源极/漏极部件124a和124b并且重叠于源极/漏极部件124a和124b，开口图案160e对应于源极/漏极部件124c和124d并且重叠于源极/漏极部件124c和124d。
图6B是根据一些实施例在形成第三掩模层162之后的半导体结构100的截面图。根据一些实施例，第三掩模层162覆盖N型阱区NW1并暴露P型阱区PW1和PW2，如图6B所示。在一些实施例中，开口图案160d部分地填充有第三掩模层162，并且开口图案160d的在P型阱区PW1中的剩余部分称为开口图案160d1。在一些实施例中，开口图案160e部分地填充有第三掩模层162，并且开口图案160e的在P型阱区PW2中的剩余部分称为开口图案160e1。
图6C是根据一些实施例在形成接触开口164d的第一部分164d1和接触开口164e的第一部分164e1之后的半导体结构100的截面图。根据一些实施例，执行一个或多个蚀刻工艺以蚀刻掉从开口图案160d1和160e1暴露的第一掩模层156、上层间介电层154、介电覆盖层150、接触蚀刻停止层132、下层间介电层134的部分，如图6C所示。
根据一些实施例，开口图案160d1和160e1被转移到介电覆盖层150、接触蚀刻停止层132、下层间介电层134中以形成接触开口164d的第一部分164d1和接触开口164e的第一部分164e1。根据一些实施例，接触开口164d的第一部分164d1延伸到源极/漏极部件124a，并且接触开口164e的第一部分164e1延伸到源极/漏极部件124d。
之后，根据一些实施例，使用蚀刻工艺或灰化工艺去除第三掩模层162，从而暴露第二掩模层158的剩余部分。
图6D是根据一些实施例在形成第四掩模层166之后的半导体结构100的截面图。根据一些实施例，第四掩模层166覆盖P型阱区PW1和PW2并暴露N型阱区NW1，如图6D所示。在一些实施例中，N型阱区NW1中的开口图案160d的剩余部分称为开口图案160d2。在一些实施例中，N型阱区NW1中的开口图案160e的剩余部分称为开口图案160e2。在一些实施例中，接触开口164d的第一部分164d1和接触开口164e的第一部分164d1填充有第四掩模层166。
图6E是根据一些实施例在形成接触开口164d的第二部分164d2和接触开口164e的第二部分164e2之后的半导体结构100的截面图。根据一些实施例，执行一个或多个蚀刻工艺以蚀刻掉从开口图案160d2和160e2暴露的第一掩模层156、上层间介电层154、介电覆盖层150、接触蚀刻停止层132、下层间介电层134的部分，如图6E所示。
根据一些实施例，开口图案160d2和160e2被转移到介电覆盖层150、接触蚀刻停止层132、下层间介电层134中以形成接触开口164d的第二部分164d2和接触开口164e的第二部分164e2。根据一些实施例，接触开口164d的第二部分164d2延伸到源极/漏极部件124b，并且接触开口164e的第二部分164e2延伸到源极/漏极部件124c。
根据一些实施例，源极/漏极部件124d中的接触开口164e的第一部分164e1的凹陷深度大于源极/漏极部件124c中的接触开口164e的第二部分164e2的凹陷深度。
图6F是根据一些实施例在去除第四掩模层166之后的半导体结构100的截面图。根据一些实施例，第一部分164d1和第二部分164d2彼此连接并组合以形成接触开口164d。根据一些实施例，第一部分164e1和第二部分164e2彼此连接并组合以形成接触开口164e。
图6G是根据一些实施例在形成接触插塞178d和178e之后的半导体结构100的截面图。根据一些实施例，胶层168共形地形成在半导体结构100上方，然后对胶层168执行回蚀刻工艺。根据一些实施例，在胶层168上方共形地形成阻挡层170，然后对阻挡层170执行回蚀刻工艺。
根据一些实施例，执行退火工艺，使得胶层168的与源极/漏极部件124a-124d接触的部分转化成硅化物层172。根据一些实施例，在半导体结构100上方形成金属体层174以过填充接触开口164d和164e的剩余部分，以及然后执行平坦化工艺直到暴露介电覆盖层150和下层间介电层134。
根据一些实施例，胶层168、阻挡层170和金属体层174的剩余部分以及硅化物层172组合，以形成到达源极/漏极部件124a和124b的接触插塞178d和到达源极/漏极部件124c和124d的接触插塞178e。
根据一些实施例，嵌入在源极/漏极部件124a中的接触插塞178d的第一部分延伸到比嵌入在源极/漏极部件124b中的接触插塞178d的第二部分延伸到的位置更深的位置，并且因此接触插塞178d和源极/漏极部件124a之间的接触面积大于接触插塞178d和源极/漏极部件124b之间的接触面积。
类似地，根据一些实施例，嵌入在源极/漏极部件124d中的接触插塞178e的第一部分延伸到比嵌入在源极/漏极部件124c中的接触插塞178e的第二部分延伸到的位置更深的位置，并且因此接触插塞178e和源极/漏极部件124d之间的接触面积大于接触插塞178e和源极/漏极部件124c之间的接触面积。
结果，根据一些实施例，n沟道纳米结构晶体管(例如，下拉晶体管PD-2和传输门晶体管PG-1)可以具有相对强的性能，而p沟道纳米结构晶体管(例如，上拉晶体管PU-2)可以具有相对较弱的性能。因此，可以降低饱和电流的阿尔法比值(PU Idsat/PG Idsat)，这可以提高单元性能(例如，降低操作电压)和/或扩展写入裕度指标(例如，增加操作速度)。
图7A到图7H是图示了在各个中间阶段的形成SRAM单元的半导体结构200的截面图。根据一些实施例，图7A、图7B、图7C、图7D、图7E-1和图7H对应于图4中所示的截面Y1-Y1，并且图7E-2、图7F和图7G对应于图4中所示的截面Y2-Y2。
在一些实施例中，半导体结构200用于形成图3所示的SRAM单元10_1。由图5A-1至图5O-3中的相同的附图标记表示的图7A至图7H中的元件或层是相同或相似的，并且为简洁起见不再重复其描述。图7A至图7H的实施例类似于图5A-1至图5O-3所示的实施例，除了介电鳍结构206形成在鳍结构104之间。
图7A是根据一些实施例在形成隔离材料202之后的半导体结构200的截面图。
根据一些实施例，在形成鳍结构104a-104d之后，绝缘材料202共形地沉积在半导体结构200上方以部分地填充鳍结构104a-104d之间的沟槽，如图7A所示。
在一些实施例中，绝缘材料202包括氧化硅、氮化硅、氮氧化硅(SiON)、另外合适的绝缘材料和/或其组合。在一些实施例中，使用CVD(诸如LPCVD、PECVD或HDP-CVD、HARP、FCVD)；ALD；另外合适的方法，和/或其组合来沉积绝缘材料202。
图7B是根据一些实施例在形成介电材料204之后的半导体结构200的截面图。
根据一些实施例，介电材料204沉积在绝缘材料202上方以过填充沟槽的剩余部分，如图7B所示。在一些实施例中，介电材料204包括氮化硅(SiN)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氧氮化硅(SiCON)、氧化铪(HfO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO2)、另外合适的绝缘材料、其多层和/或其组合。
在一些实施例中，介电材料204和绝缘材料202由不同的材料制成并且在蚀刻选择性上有很大的差异。在一些实施例中，使用诸如LPCVD、PECVD、HDP-CVD、HARP、FCVD、ALD、另外合适的技术和/或其组合的CVD来沉积介电材料204。
图7C是根据一些实施例在平坦化工艺之后的半导体结构200的截面图。
执行平坦化工艺以去除形成在鳍结构104a-104d上方的介电材料204和绝缘材料202的部分，直到暴露鳍结构104a-104d的上表面。在一些实施例中，平坦化工艺是回蚀刻工艺或CMP工艺。根据本公开的一些实施例，介电材料204的剩余部分形成介电鳍结构206。
根据一些实施例，鳍结构104a形成在介电鳍结构206a和介电鳍结构206b之间，鳍结构104b形成在介电鳍结构206b和介电鳍结构206c之间，鳍结构104c形成在介电鳍结构206c和介电鳍结构206d之间，并且鳍结构104d形成在介电鳍结构206d和介电鳍结构206e之间。
根据一些实施例，介电鳍结构206a位于P型阱区PWl内，介电鳍结构206c位于N型阱区NWl内，并且介电鳍结构206e位于P型阱区PW2内。根据一些实施例，介电鳍结构206b位于P型阱区PW1与N型阱区NW1之间的边界处，并且介电鳍结构206d位于N型阱区NW1与P型阱区PW2之间的边界处。
在一些实施例中，介电鳍结构206a-206e在X方向上延伸。也就是说，根据一些实施例，介电鳍结构206a-206e具有平行于X方向并且基本平行于鳍结构104a-104d的纵长轴。在一些实施例中，介电鳍结构206也称为混合鳍结构并且被配置作为用于切割栅极堆叠件的部分。鳍结构104a-104d也可以称为半导体鳍结构。
图7D是根据一些实施例在蚀刻工艺之后的半导体结构200的截面图。
根据一些实施例，使用蚀刻工艺(诸如干法等离子体蚀刻和/或湿法化学蚀刻)使绝缘材料202凹陷，直到暴露鳍结构104a-104d的上鳍元件。根据本公开的一些实施例，绝缘材料202的剩余部分形成隔离结构208。
根据一些实施例，隔离结构208围绕下鳍元件104L和介电鳍结构206的下部。根据一些实施例，隔离结构208的部分在介电鳍结构206下方延伸。根据一些实施例，隔离结构208被配置为电隔离半导体结构200的有源区(例如，鳍结构104a-104d)并且也称为STI部件。
图7E-1和图7E-2是根据一些实施例在形成下层间介电层134之后的半导体结构200的截面图。
根据一些实施例，执行以上关于图5B-1至图5C-2描述的步骤，从而形成伪栅极结构112、内部间隔件层122、源极/漏极部件124、接触蚀刻停止层132和下层间介电层134，如图7E-1和图7E-2所示。
在一些实施例中，源极/漏极部件124与介电鳍结构206的侧壁接触。在一些实施例中，介电鳍结构206限制源极/漏极部件124的横向生长，并且因此根据一些实施例，源极/漏极部件124具有更窄的宽度，从而降低源极/漏极部件124与金属栅电极层146之间的寄生电容。
另外，随着部件尺寸的不断减小，不同晶体管的相邻源极/漏极部件可能在外延工艺期间连接，这可能导致不希望的桥接问题。在一些实施例中，介电鳍结构206可以用于处理源极/漏极部件的桥接担心。因此，可以防止不期望的桥接问题而源极/漏极部件124的尺寸可以达到其最大值，这可以降低源极/漏极部件与接触插塞之间的接触电阻。
图7F是根据一些实施例在形成介电覆盖层150之后的半导体结构200的截面图。
根据一些实施例，执行以上关于图5D-1至图5F-2描述的步骤，从而形成最终栅极堆叠件140、金属覆盖层148和介电覆盖层150，如图7F所示。
图7G是根据一些实施例在栅极隔离结构152形成之后的半导体结构200的截面图。
根据一些实施例，形成穿过介电覆盖层150、金属覆盖层148和最终栅极堆叠件140并且位于介电鳍结构206d上的栅极隔离结构152，如图7G所示。
图7H是根据一些实施例在形成接触插塞178a、178b和178c之后的半导体结构200的截面图。
根据一些实施例，执行以上关于图5H-1至图5O-3描述的步骤，从而形成接触插塞178a、178b和178c，如图7H所示。
图8A和图8B是图示了在各个中间阶段的形成SRAM单元的半导体结构300的截面图。根据本公开的一些实施例，图8A和图8B对应于图4中所示的截面Y1-Y1。在一些实施例中，半导体结构300用于形成图3所示的SRAM单元10_1。图8A和图8B的实施例与图7A至图7H所示的实施例类似，除了接触插塞178部分地覆盖介电鳍结构206。
图8A是根据一些实施例的在形成接触开口164a-164c之后的半导体结构300的截面图。在一些实施例中，接触开口164a部分地暴露介电鳍结构206a，接触开口164b部分地暴露介电鳍结构206c，并且接触开口164c部分地暴露介电鳍结构206e，如图8A所示。
根据一些实施例，介电鳍结构206具有与下层间介电层134不同的选择性蚀刻，并且在形成接触开口164a和164c的蚀刻工艺和形成接触开口164b的蚀刻工艺期间保持基本未蚀刻。因此，第二掩模层158的开口图案160a、160b和160c可以在Y方向上具有更宽的临界尺寸(CD)，从而放宽光刻工艺的工艺限制。
图8B是根据一些实施例在形成接触插塞178a、178b和178c之后的半导体结构300的截面图。
根据一些实施例，执行以上关于图5N-1至图5O-3描述的步骤，由此形成接触插塞178a、178b和178c，如图8B所示。在一些实施例中，接触插塞178a部分地覆盖介电鳍结构206a，接触插塞178b部分地覆盖介电鳍结构206c，并且接触插塞178c部分地覆盖介电鳍结构206e，如图8B所示。
图9A和图9B是根据一些实施例的半导体结构200对应于图4所示的截面Y3-Y3的截面图，以图示到达源极/漏极部件的接触插塞178d和178e的形成。由图7A到图7H中的类似的附图标记表示的图9A和图9B中的元件或层是相同或相似的，并且为简洁起见不再重复其描述。
图9A是根据一些实施例在形成接触开口164d和164e之后的半导体结构200的截面图。
根据一些实施例，在形成栅极隔离结构152之后，对如图7G所示的半导体结构200执行以上关于图6A至图6F描述的步骤，由此形成接触开口164d和164e，如图9A所示。在一些实施例中，接触开口164d暴露介电鳍结构206b，并且接触开口164e部分地暴露介电鳍结构206d，如图9A所示。
图9B是根据一些实施例在形成接触插塞178d和178e之后的半导体结构300的截面图。
根据一些实施例，执行以上关于图5N-1至图5O-3描述的步骤，从而形成接触插塞178d和178e，如图9B所示。
根据一些实施例，嵌入在源极/漏极部件124a中的接触插塞178d的第一部分延伸到比嵌入源极/漏极部件124b中的接触插塞178d的第二部分延伸到的位置更深的位置，并且嵌入在源极/漏极部件124d中的接触插塞178e的第一部分延伸到比嵌入在源极/漏极部件124c中的接触插塞178e的第二部分延伸到的位置更深的位置。
结果，根据一些实施例，n沟道纳米结构晶体管(例如，下拉晶体管PD-2和传输门晶体管PG-1)可以具有相对强的性能，而p沟道纳米结构晶体管(例如，上拉晶体管PU-2)可以具有相对弱的性能。因此，可以降低饱和电流的阿尔法比值(PU Idsat/PG Idsat)，这可以提高单元性能(例如，降低操作电压)和/或扩展写入裕度指标(例如，增加操作速度)。
图10A和图10B是根据本公开的一些实施例的用于形成半导体结构的方法1000的流程图。根据一些实施例，方法1000用于形成如前所描述的半导体结构100、200和/或300。
根据一些实施例，在操作1002中，包括交替堆叠的第一半导体层106和第二半导体层108的堆叠件位于衬底102上方。根据一些实施例，在操作1004中，蚀刻堆叠件以形成第一鳍结构104a和第二鳍结构104b，如图5A-2所示。根据一些实施例，在操作1006中，第一源极/漏极部件124a形成在第一鳍结构104a上方并且第二源极/漏极部件124b形成在第二鳍结构104b上方，如图5C-2所示。根据一些实施例，在操作1008中，在第一源极/漏极部件124a和第二源极/漏极部件124b上方形成层间介电层134，如图5C-2所示。
根据一些实施例，在操作1010中，去除第一半导体层106以形成第一组纳米结构109a和第二组纳米结构109b，如图5D-2所示。根据一些实施例，在操作1012中，围绕第一组纳米结构109a和第二组纳米结构109b形成栅极堆叠件140，如图5E-2所示。
根据一些实施例，在操作1014中，在层间介电层134上方形成第一掩模层158，如图5H-2所示。根据一些实施例，第一掩模层158具有在第一源极/漏极部件124a上方的第一开口160a和在第二源极/漏极部件124b上方的第二开口160b。根据一些实施例，在操作1016中，形成第二掩模层162以覆盖第二开口160b而暴露第一开口160a，如图5I-2所示。根据一些实施例，在操作1018中，蚀刻层间介电层134和第一源极/漏极部件124a以形成第一接触开口164a，如图5J-2所示。根据一些实施例，在操作1020中，去除第二掩模层162。
根据一些实施例，在操作1022中，形成第三掩模层166以覆盖第一接触开口164a，如图5K-2所示。根据一些实施例，在操作1024中，蚀刻层间介电层134和第二源极/漏极部件124b以形成第二接触开口164b，如图5L-2所示。第一接触开口164a比第二接触开口164b深。在操作1026中，去除第三掩模层166。
根据一些实施例，在操作1028中，沿着第一接触开口164a和第二接触开口164b形成胶层168，如图5N-2所示。根据一些实施例，在操作1030中，退火胶层168以在第一源极/漏极部件124a上形成第一硅化物层172以及在第二源极/漏极部件124b上形成第二硅化物层172，如图5N-2所示。根据一些实施例，在操作1032中，在第一接触开口164a和第二接触开口164b中形成金属体层174，如图5N-2所示。
如上所描述的，本公开的方面涉及形成包括纳米结构晶体管的SRAM器件的半导体结构。根据一些实施例，嵌入P型阱区PW1中的源极/漏极部件124a中的接触插塞178a的部分延伸到比嵌入N型阱区NW1中的源极/漏极部件124b中的接触插塞178b的部分延伸的位置更深的位置。结果，根据一些实施例，接触插塞178a与源极/漏极部件124a之间的接触面积大于接触插塞178b与源极/漏极部件124b之间的接触面积。因此，n沟道纳米结构晶体管可具有相对强的性能，而p沟道纳米结构晶体管可具有相对弱的性能，这可以增强单元性能(例如，降低操作电压)和/或扩大写入裕度指标(例如，增加操作速度)。
可以提供半导体结构及其形成方法的实施例。半导体结构可以包括位于第一纳米结构晶体管的第一源极/漏极部件上的第一接触插塞，以及位于第二纳米结构晶体管的第二源极/漏极部件上的第二接触插塞。第一纳米结构晶体管和第二纳米结构晶体管可以分别用作SRAM单元中的下拉晶体管和上拉晶体管。第一接触插塞可以部分地嵌入第一源极/漏极部件中，并且第二接触插塞可以部分地嵌入在第二纳米结构晶体管中。第一接触插塞的底部可以位于比第二接触插塞的底部低的位置。因此，可以增强SRAM单元的性能并且可以扩大SRAM单元的写入裕度指标。
在一些实施例中，提供了一种半导体结构。半导体结构包括：第一组纳米结构，堆叠在衬底上方并且彼此间隔开；第二组纳米结构，堆叠在衬底上方并且彼此间隔开；第一源极/漏极部件，邻接第一组纳米结构；第二源极/漏极部件，邻接第二组纳米结构；第一接触插塞，着落在第一源极/漏极部件上并且部分地嵌入在第一源极/漏极部件中；以及第二接触插塞，着落在第二源极/漏极部件上并且部分地嵌入在第二源极/漏极部件中。第一接触插塞的底部低于第二接触插塞的底部。
在上述半导体结构中，第一组纳米结构包括作为第一组纳米结构中的最上面一个的第一纳米结构和作为第一组纳米结构中的第二最上面一个的第二纳米结构，并且第一接触插塞的底部位于第一纳米结构的底面与第二纳米结构的顶面之间的水平处。
在上述半导体结构中，第二组纳米结构包括作为第二组纳米结构的最上面一个的第三纳米结构，并且第二接触插塞的底部位于第三纳米结构的顶面与第三纳米结构的底面之间的水平处。
在上述半导体结构中，第一组纳米结构位于P型阱区上方，并且第二组纳米结构位于N型阱区上方。
在上述半导体结构中，嵌入在第一源极/漏极部件中的第一接触插塞的第一部分具有从第一源极/漏极部件的顶面到第一接触插塞的底部测量的第一尺寸，嵌入在第二源极/漏极部件中的第二接触插塞的第二部分具有从第二源极/漏极部件的顶面到第二接触插塞的底部测量的第二尺寸，并且第二尺寸与第一尺寸的比值在从约0.6至约0.8的范围内。
在上述半导体结构中，第一接触插塞和第二接触插塞相互接触。
在上述半导体结构中，还包括：第一介电鳍结构和第二介电鳍结构，位于衬底上方，其中，第一源极/漏极部件位于第一介电鳍结构与第二介电鳍结构之间并与第一介电鳍结构和第二介电鳍结构接触；接触蚀刻停止层，沿着第一源极/漏极部件、第一介电鳍结构和第二介电鳍结构；以及层间介电层，位于接触蚀刻停止层上方。
在上述半导体结构中，第一接触插塞部分地覆盖第一介电鳍结构的上表面。
在上述半导体结构中，还包括：静态随机存取存储器(SRAM)单元，位于衬底上方，静态随机存取存储器单元包括：下拉晶体管，包括包裹环绕第一组纳米结构的第一栅极堆叠件和第一源极/漏极部件；以及上拉晶体管，包括包裹环绕第二组纳米结构的第二栅极堆叠件和第二源极/漏极部件。
在一些实施例中，提供了一种用于形成半导体结构的方法。方法包括在衬底上方形成第一鳍结构和第二鳍结构。第一鳍结构包括第一组纳米结构，第二鳍结构包括第二组纳米结构。方法还包括：在第一鳍结构上方形成第一源极/漏极部件并且在第二鳍结构上方形成第二源极/漏极部件，在第一源极/漏极部件和第二源极/漏极部件上方形成层间介电层，蚀刻层间介电层和第一源极/漏极部件以在层间介电层和第一源极/漏极部件中形成第一接触开口，并且蚀刻层间介电层和第二源极/漏极部件以在层间介电层和第二源极/漏极部件中形成第二接触开口。第一接触开口比第二接触开口深。
在上述方法中，第一鳍结构形成在P型阱区中，第二鳍结构形成在N型阱区中。
在上述方法中，还包括：在衬底上方形成介电鳍结构，其中，介电鳍结构与P型阱区和N型阱区之间的边界重叠。
在上述方法中，蚀刻第一源极/漏极部件第一时间段，蚀刻第二源极/漏极部件第二时间段，并且第一时间段比第二时间段长。
在上述方法中，还包括：在层间介电层上方形成第一掩模层，其中，第一掩模层具有位于第一源极/漏极部件上方的第一开口和位于第二源极/漏极部件上方的第二开口；形成第二掩模层，第二掩模层覆盖第二开口而暴露第一开口；以及在蚀刻层间介电层和第一源极/漏极部件之后以及在蚀刻层间介电层和第二源极/漏极部件之前，去除第二掩模层。
在上述方法中，还包括：形成第三掩模层，第三掩模层覆盖第一接触开口而暴露第二开口；以及在蚀刻层间介电层和第二源极/漏极部件之后，去除第三掩模层。
在上述方法中，还包括：形成包括交替堆叠的第一半导体层和第二半导体层的堆叠件；蚀刻堆叠件以形成第一鳍结构和第二鳍结构；去除第一鳍结构和第二鳍结构中的每个的第一半导体层，以分别从第一鳍结构的第二半导体层和第二鳍结构的第二半导体层形成第一组纳米结构和第二组纳米结构；以及形成包裹环绕第一组纳米结构和第二组纳米结构的栅极堆叠件。
在上述方法中，还包括：沿着第一接触开口和第二接触开口形成胶层；以及退火胶层，使得胶层的第一部分形成为第一源极/漏极部件上的第一硅化物层，并且胶层的第二部分形成为第二源极/漏极部件上的第二硅化物层，其中，第一硅化物层与第一源极/漏极部件的接触面积大于第二硅化物层与第二源极/漏极部件的接触面积。
在一些实施例中，提供了一种半导体结构。半导体结构包括下拉晶体管和上拉晶体管。下拉晶体管包括包裹环绕第一组纳米结构的第一栅极堆叠件和第一源极/漏极部件。上拉晶体管包括包裹环绕第二组纳米结构的第二栅极堆叠件和第二源极/漏极部件。半导体结构还包括位于第一源极/漏极部件和第二源极/漏极部件上方的层间介电层、位于层间介电层中并且位于第一源极/漏极部件上的第一接触插塞、以及位于层间介电层中并且位于第二源极/漏极部件上的第二接触插塞。第一接触插塞与第一源极/漏极部件之间的第一接触面积大于第二接触插塞与第二源极/漏极之间部件的第二接触面积。
在上述半导体结构中，第一组纳米结构形成在p型阱区中，并且第二组纳米结构形成在n型阱区中。
在上述半导体结构中，下拉晶体管还包括第三源极/漏极部件，上拉晶体管还包括第四源极/漏极部件，并且半导体结构还包括：第三接触件，位于层间介电层中并且位于第三源极/漏极部件和第四源极/漏极部件上，其中，第三接触件具有与第三源极/漏极部件接触的第一底面和与第四源极/漏极部件接触的第二底面，第三接触件的第一底面低于第三接触件的第二底面。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一组纳米结构，堆叠在衬底上方并且彼此间隔开；
第二组纳米结构，堆叠在所述衬底上方并且彼此间隔开；
第一源极/漏极部件，邻接所述第一组纳米结构；
第二源极/漏极部件，邻接所述第二组纳米结构；
第一接触插塞，着落在所述第一源极/漏极部件上并且部分地嵌入在所述第一源极/漏极部件中；以及
第二接触插塞，着落在所述第二源极/漏极部件上并且部分地嵌入在所述第二源极/漏极部件中，其中，所述第一接触插塞的底部低于所述第二接触插塞的底部。
2.根据权利要求1所述的半导体结构，其中，所述第一组纳米结构包括作为所述第一组纳米结构中的最上面一个的第一纳米结构和作为所述第一组纳米结构中的第二最上面一个的第二纳米结构，并且所述第一接触插塞的所述底部位于所述第一纳米结构的底面与所述第二纳米结构的顶面之间的水平处。
3.根据权利要求1所述的半导体结构，其中，所述第二组纳米结构包括作为所述第二组纳米结构的最上面一个的第三纳米结构，并且所述第二接触插塞的所述底部位于所述第三纳米结构的顶面与所述第三纳米结构的底面之间的水平处。
4.根据权利要求1所述的半导体结构，其中，所述第一组纳米结构位于P型阱区上方，并且所述第二组纳米结构位于N型阱区上方。
5.根据权利要求1所述的半导体结构，其中，嵌入在所述第一源极/漏极部件中的所述第一接触插塞的第一部分具有从所述第一源极/漏极部件的顶面到所述第一接触插塞的所述底部测量的第一尺寸，嵌入在所述第二源极/漏极部件中的所述第二接触插塞的第二部分具有从所述第二源极/漏极部件的顶面到所述第二接触插塞的所述底部测量的第二尺寸，并且所述第二尺寸与所述第一尺寸的比值在从约0.6至约0.8的范围内。
6.根据权利要求1所述的半导体结构，其中，所述第一接触插塞和所述第二接触插塞相互接触。
7.根据权利要求1所述的半导体结构，还包括：
第一介电鳍结构和第二介电鳍结构，位于所述衬底上方，其中，所述第一源极/漏极部件位于所述第一介电鳍结构与所述第二介电鳍结构之间并与所述第一介电鳍结构和所述第二介电鳍结构接触；
接触蚀刻停止层，沿着所述第一源极/漏极部件、所述第一介电鳍结构和所述第二介电鳍结构；以及
层间介电层，位于所述接触蚀刻停止层上方。
8.根据权利要求7所述的半导体结构，其中，所述第一接触插塞部分地覆盖所述第一介电鳍结构的上表面。
9.一种形成半导体结构的方法，包括：
在衬底上方形成第一鳍结构和第二鳍结构，其中，所述第一鳍结构包括第一组纳米结构，并且所述第二鳍结构包括第二组纳米结构；
在所述第一鳍结构上方形成第一源极/漏极部件并且在所述第二鳍结构上方形成第二源极/漏极部件；
在所述第一源极/漏极部件和所述第二源极/漏极部件上方形成层间介电层；
蚀刻所述层间介电层和所述第一源极/漏极部件以在所述层间介电层和所述第一源极/漏极部件中形成第一接触开口；以及
蚀刻所述层间介电层和所述第二源极/漏极部件以在所述层间介电层和所述第二源极/漏极部件中形成第二接触开口，其中，所述第一接触开口比所述第二接触开口深。
10.一种半导体结构，包括：
下拉晶体管，包括包裹环绕第一组纳米结构的第一栅极堆叠件和第一源极/漏极部件；和
上拉晶体管，包括包裹环绕第二组纳米结构的第二栅极堆叠件和第二源极/漏极部件；
层间介电层，位于所述第一源极/漏极部件和所述第二源极/漏极部件上方；
第一接触插塞，位于所述层间介电层中并且位于所述第一源极/漏极部件上；以及
第二接触插塞，位于所述层间介电层中并且位于所述第二源极/漏极部件上，其中，所述第一接触插塞与所述第一源极/漏极部件之间的第一接触面积大于所述第二接触插塞与所述第二源极/漏极之间部件的第二接触面积。
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