TW202337027A - 半導體結構及其形成方法 - Google Patents

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Abstract

提供半導體結構，半導體結構包含第一組奈米結構，堆疊於基底上方，並彼此間隔開；第二組奈米結構，堆疊於基底上方，並彼此間隔開；第一源極/汲極部件，鄰接第一組奈米結構；第二源極/汲極部件，鄰接第二組奈米結構；第一接觸插塞，位於第一源極/汲極部件上，並部分埋置於第一源極/汲極部件中；以及第二接觸插塞，位於第二源極/汲極部件上，並部分埋置於第二源極/汲極部件中，第一接觸插塞的底部低於第二接觸插塞的底部。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。因此，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。因此，要實現積體電路裝置及其效能的持續進步，需要在積體電路製造過程和技術方面取得類似的進步。
近年來，已引入多閘極裝置透過增加閘極通道耦合，降低關態電流及/或減少短通道效應(short-channel effects，SCEs)來改善閘極控制。此類多閘極裝置之一為全繞式閘極(gate-all-around，GAA)電晶體，全繞式閘極裝置得名於閘極結構，全繞式閘極裝置的閘極結構可延伸於通道區周圍，以在兩面或四面提供到通道區的路徑。全繞式閘極裝置與傳統互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且這些結構允許全繞式閘極裝置積極微縮化，同時維持閘極控制並減輕短通道效應。在傳統製程中，全繞式閘極裝置提供在矽奈米線中的通道。然而，製造全繞式閘極部件在奈米線周圍的整合可具挑戰性。舉例來說，雖然現有方法在許多方面為令人滿意的，但是仍須持續改善。
在一些實施例中，提供半導體結構，半導體結構包含第一組奈米結構，堆疊於基底上方，並彼此間隔開；第二組奈米結構，堆疊於基底上方，並彼此間隔開；第一源極/汲極部件，鄰接第一組奈米結構；第二源極/汲極部件，鄰接第二組奈米結構；第一接觸插塞，位於第一源極/汲極部件上，並部分埋置於第一源極/汲極部件中；以及第二接觸插塞，位於第二源極/汲極部件上，並部分埋置於第二源極/汲極部件中，其中第一接觸插塞的底部低於第二接觸插塞的底部。
在一些實施例中，提供半導體結構的形成方法，此方法包含在基底上方形成第一鰭結構及第二鰭結構，其中第一鰭結構包含第一組奈米結構，且第二鰭結構包含第二組奈米結構；在第一鰭結構上方形成第一源極/汲極部件，並在第二鰭結構上方形成第二源極/汲極部件；在第一源極/汲極部件及第二源極/汲極部件上方形成層間介電層；蝕刻層間介電層及第一源極/汲極部件，以在層間介電層及第一源極/汲極部件中形成第一接觸開口；以及蝕刻層間介電層及第二源極/汲極部件，以在層間介電層及第二源極/汲極部件中形成第二接觸開口，其中第一接觸開口比第二接觸開口更深。
在另外一些實施例中，提供半導體結構，半導體結構包含下拉電晶體，包含環繞第一組奈米結構及第一源極/汲極部件的第一閘極堆疊物；上拉電晶體，包含環繞第二組奈米結構及第二源極/汲極部件的第二閘極堆疊物；層間介電層，位於第一源極/汲極部件及第二源極/汲極部件上方；第一接觸插塞，在層間介電層中，且在第一源極/汲極部件上；以及第二接觸插塞，在層間介電層中，且在第二源極/汲極部件上，其中第一接觸插塞與第一源極/汲極部件之間的第一接觸面積大於第二接觸插塞與第二源極/汲極部件之間的第二接觸面積。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明實施例。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
本文描述了實施例的一些變化。在各種視圖及顯示時失例中，使用相似參考符號來標註相似元件。應理解的是，可在方法之前、期間及之後提供額外的操作，且對於方法的其他實施例，可取代或消除所描述的一些操作。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，除非另有規定，否則這些術語目的在涵蓋所描述數字的合理範圍內(包含所描述的數字)，例如在所描述數字的+/-10%內或本發明所屬技術領域中具通常知識者可理解的其他數值。舉例來說，術語“約5nm”可涵蓋尺寸範圍從4.5nm至5.5nm。
隨著部件尺寸持續縮小，靜態隨機存取記憶體注重改善單元效能(例如電流、操作電壓(V CC_min)等)、靜態隨機存取記憶體裕度(例如讀取裕度及/或寫入裕度)及/或操作速度。對於靜態隨機存取記憶體的操作速度，寫入裕度比讀取裕度更關鍵。當靜態隨機存取記憶體裝置包含具有強大效能的上拉電晶體(p型金屬氧化物半導體裝置)及弱效能的傳輸閘極電晶體/下拉電晶體(n型金屬氧化物半導體裝置)時，可能增加飽和電流(Idsat)的阿爾發比(alpha ratio)(阿爾發比為上拉電晶體的飽和電流與傳輸閘極電晶體的飽和電流的比值)，這可能導致糟糕的單元效能(例如增加操作電壓)及/或不好的寫入裕度尺度(例如較低的操作速度)。
提供半導體結構的實施例。本發明實施例的方面有關於包含奈米結構電晶體的靜態隨機存取記憶體裝置的半導體結構。半導體結構可包含坐落於n型通道奈米結構的第一源極/汲極部件上且部分埋置於此第一源極/汲極部件中的第一接觸插塞以及坐落於p型通道奈米結構的第二源極/汲極部件上且部分埋置於此第二源極/汲極部件中的第二接觸插塞。第一接觸插塞的底部可位於比第二接觸插塞的底部更低的位置。因此，n型通道奈米結構電晶體可具有相對強的效能，而p型通道奈米結構電晶體可具有相對弱的效能，這樣可增強單元效能(例如降低操作電壓)及/或擴大寫入裕度尺度(例如增加操作速度)。
第1圖顯示依據本發明一些實施例，靜態隨機存取記憶體30的簡化圖。靜態隨機存取記憶體30可為獨立裝置或被應用於積體電路(例如系統單晶片(System-on-Chip，SOC))中。靜態隨機存取記憶體30包含由多個靜態隨機存取記憶體單元10(或被稱為位元單元)形成，且靜態隨機存取記憶體單元10在單元陣列中排列為多列及多行。
在靜態隨機存取記憶體單元的製造中，多個帶狀單元20A及多個邊緣單元20B圍繞單元陣列，且帶狀單元20A和邊緣單元20B為用於單元陣列的虛設單元。在一些實施例中，排列帶狀單元20A，以水平圍繞單元陣列，且排列邊緣單元20B，以垂直圍繞單元陣列。依據實際應用，決定帶狀單元20A和邊緣單元20B的尺寸及形狀。
在一些實施例中，帶狀單元20A和邊緣單元20B的形狀及尺寸相同於靜態隨機存取記憶體單元10。在一些實施例中，帶狀單元20A和邊緣單元20B的形狀及尺寸不同於靜態隨機存取記憶體單元10。再者，在靜態隨機存取記憶體30中，每個靜態隨機存取記憶體單元10具有相同的矩形/區域，例如靜態隨機存取記憶體單元10的寬度及高度相同。以下描述靜態隨機存取記憶體單元10的配置。
在靜態隨機存取記憶體30中，雖然第1圖顯示一個組GP，但是靜態隨機存取記憶體單元10可被分為多個組GP，且每個組GP包含四個相鄰的靜態隨機存取記憶體單元10。以下詳細描述組GP。
第2A圖顯示依據本發明一些實施例，單埠的靜態隨機存取記憶體單元10。靜態隨機存取記憶體單元10包含一對交叉耦合(cross-coupled)的反相器Inverter-1及Inverter-2、傳輸閘極電晶體PG-1及PG-2以及兩個隔離電晶體IS-1及IS-2。反相器Inverter-1及Inverter-2在節點N1與節點N2之間交叉耦合，並形成鎖存器(latch)。
傳輸閘極電晶體PG-1耦接於位元線BL與節點N1之間，且傳輸閘極電晶體PG-2耦接於互補位元線BLB與節點N2之間，且互補位元線BLB與位元線BL互補。傳輸閘極電晶體PG-1及PG-2的閘極耦接至相同的字元線WL。隔離電晶體IS-1及IS-2對靜態隨機存取記憶體單元10的操作可具有可以忽略不計的影響，因為沒有電流通過隔離電晶體IS-1或IS-2從節點N1及N2流出。再者，傳輸閘極電晶體PG-1及PG-2可為n型金屬氧化物半導體電晶體，而隔離電晶體IS-1及IS-2可為p型金屬氧化物半導體電晶體。
第2B圖顯示依據本發明一些實施例，第2A圖的靜態隨機存取記憶體單元的替代範例。第2A圖中的反相器Inverter-1包含上拉電晶體PU-1及下拉電晶體PD-1，如第2B圖所示。上拉電晶體PU-1為p型金屬氧化物半導體電晶體，而下拉電晶體PD-1為n型金屬氧化物半導體電晶體。上拉電晶體PU-1的汲極和下拉電晶體PD-1的汲極耦接至連接傳輸閘極電晶體PG-1的節點N1。上拉電晶體PU-1和下拉電晶體PD-1的閘極耦接至連接傳輸閘極電晶體PG-2的節點N2。再者，上拉電晶體PU-1的源極耦接至電源供應節點VDD，而下拉電晶體PD-1的源極耦接至接地線VSS。
相似地，第2A圖中的反相器Inverter-2包含上拉電晶體PU-2及下拉電晶體PD-2，如第2B圖所示。上拉電晶體PU-2為p型金屬氧化物半導體電晶體，而下拉電晶體PD-2為n型金屬氧化物半導體電晶體。上拉電晶體PU-2和下拉電晶體PD-2的汲極耦接至連接傳輸閘極電晶體PG-2的節點N2。上拉電晶體PU-2和下拉電晶體PD-2的閘極耦接至連接傳輸閘極電晶體PG-1的節點N1。再者，上拉電晶體PU-2的源極耦接至電源供應節點VDD，而下拉電晶體PD-2的源極耦接至接地線VSS。
在一些實施例中，靜態隨機存取記憶體單元10的傳輸閘極電晶體PG-1及PG-2、隔離電晶體IS-1及IS-2、上拉電晶體PU-1及PU-2以及下拉電晶體PD-1及PD-2為奈米結構電晶體(例如全繞式閘極電晶體)。在一些其他實施例中，靜態隨機存取記憶體單元10的傳輸閘極電晶體PG-1及PG-2、隔離電晶體IS-1及IS-2、上拉電晶體PU-1及PU-2以及下拉電晶體PD-1及PD-2為鰭式場效電晶體(fin field effect transistors，FinFETs)。
第3圖顯示依據本發明一些實施例，第1圖的一組GP靜態隨機存取記憶體30的布局。一組GP包含四個靜態隨機存取記憶體單元10_1、10_2、10_3、10_4，且透過奈米結構109及閘極堆疊物140形成。如本文所使用，“一組奈米結構”代表包含具有圓柱狀、棒狀及/或片狀的多個半導體層的半導體結構的主動區。依據一些實施例，閘極堆疊物140延伸橫跨並環繞奈米結構109。
在一些實施例中，靜態隨機存取記憶體單元10_1、10_2、10_3、10_4中的電晶體為N型井區NW1及NW2中及P型井區PW1、PW2及PW3中的奈米結構電晶體。N型井區NW1形成於P型井區PW1與P型井區PW2之間，並相鄰於P型井區PW1及PW2，而N型井區NW2形成於P型井區PW2與P型井區PW3之間，並相鄰於P型井區PW2及PW3。
兩相鄰的靜態隨機存取記憶體單元10_1及10_3排列在靜態隨機存取記憶體30的單元陣列的相同列中。兩相鄰的靜態隨機存取記憶體單元10_1及10_2排列在靜態隨機存取記憶體30的單元陣列的相同行中。兩相鄰的靜態隨機存取記憶體單元10_3及10_4排列在靜態隨機存取記憶體30的單元陣列的相同行中。換句話說，兩相鄰的靜態隨機存取記憶體單元10_2及10_4排列在靜態隨機存取記憶體30的單元陣列的相同列中。在第3圖中，靜態隨機存取記憶體單元10_1、10_2、10_3、10_4的每一者具有相同的矩形形狀/區域，此矩形形狀/區域具有沿Y方向的寬度及沿X方向的高度，且高度小於寬度。應注意的是，第3圖顯示的靜態隨機存取記憶體結構僅為範例，且不意圖限制靜態隨機存取記憶體30的靜態隨機存取記憶體單元10。
在靜態隨機存取記憶體30中，以下描述的奈米電晶體結構(例如全繞式閘極電晶體結構)可透過使用任何合適方法來圖案化。舉例來說，此結構可透過使用一個或多個光微影製程圖案化，光微影製程包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方，並使用光微影製程來圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將奈米電晶體結構圖案化。
在靜態隨機存取記憶體單元10_1中，傳輸閘極電晶體PG-1形成於P型井區PW2上的奈米結構109d及閘極堆疊物140b的交叉點。下拉電晶體PD-1形成於P型井區PW2上的奈米結構109d及閘極堆疊物140d的交叉點。傳輸閘極電晶體PG-2形成於P型井區PW1上的奈米結構109a及閘極堆疊物140c的交叉點。下拉電晶體PD-2形成於P型井區PW1上的奈米結構109a及閘極堆疊物140a的交叉點。
再者，在靜態隨機存取記憶體單元10_1中，上拉電晶體PU-1形成於N型井區NW1上的奈米結構109c及閘極堆疊物140d的交叉點。上拉電晶體PU-2形成於N型井區NW1上的奈米結構109b及閘極堆疊物140a的交叉點。隔離電晶體IS-1形成於N型井區NW1上的奈米結構109c及閘極堆疊物140a的交叉點。隔離電晶體IS-2形成於N型井區NW1上的奈米結構109b及閘極堆疊物140d的交叉點。
可應用各種接觸插塞及接觸插塞對應的互連導通孔，以電性連接每個靜態隨機存取記憶體單元10_1、10_2、10_3、10_4中的組件。位元線(BL)(未顯示)可透過接觸插塞178c電性連接至傳輸閘極電晶體PG-1的源極，且互補位元線(BLB)(未顯示)可透過接觸插塞178f電性連接至傳輸閘極電晶體PG-2的源極。相似地，接觸插塞及/或字元線(WL)(未顯示)的導通孔可電性連接至傳輸閘極電晶體PG-1的閘極堆疊物140b，而另一接觸插塞及/或字元線(未顯示)的導通孔可電性連接至傳輸閘極電晶體PG-2的閘極堆疊物140c。
再者，接觸插塞及/或電源供應節點VDD(未顯示)的導通孔可透過接觸插塞178g電性連接至上拉電晶體PU-1的源極，而另一接觸插塞及/或電源供應節點VDD(未顯示)的導通孔可透過接觸插塞178b電性連接至上拉電晶體PU-2的源極。接觸插塞及/或接地線VSS(未顯示)的導通孔可透過接觸插塞178h電性連接至下拉電晶體PD-1的源極，而另一接觸插塞及/或接地線VSS(未顯示)的導通孔可透過接觸插塞178a電性連接至下拉電晶體PD-2的源極。
此外，接觸插塞178e被配置為電性連接上拉電晶體PU-1的汲極及下拉電晶體PD-1的汲極，而接觸插塞178d被配置為電性連接上拉電晶體PU-2的汲極及下拉電晶體PD-2的汲極。
如第3圖所示，Y1方向與Y方向相反，且X方向垂直於Y1方向及Y方向。在一些實施例中，靜態隨機存取記憶體單元10_1的下拉電晶體PD-2、上拉電晶體PU-2及隔離電晶體IS-1共用閘極堆疊物140a，靜態隨機存取記憶體單元10_1及10_3的傳輸閘極電晶體PG-1共用閘極堆疊物140b，靜態隨機存取記憶體單元10_1及從靜態隨機存取記憶體單元10_1沿Y1方向排列的另一相鄰的靜態隨機存取記憶體單元(未顯示)共用閘極堆疊物140c，且靜態隨機存取記憶體單元10_1的下拉電晶體PD-1、上拉電晶體PU-1及隔離電晶體IS-2共用閘極堆疊物140d。
在一些實施例中，靜態隨機存取記憶體單元10_2是靜態隨機存取記憶體單元10_1的複制單元但是在Y軸上翻轉，靜態隨機存取記憶體單元10_3是靜態隨機存取記憶體單元10_1的複制單元但是在X軸上翻轉，且靜態隨機存取記憶體單元10_4是靜態隨機存取記憶體單元10_3 的複制單元但是在 Y 軸上翻轉。結合共用的接觸插塞(例如電性連接至靜態隨機存取記憶體單元10_1至10_4中的下拉電晶體PD-1的源極及接地線VSS的接觸插塞178h)，以節省空間。
第4圖為依據本發明一些實施例，靜態隨機存取記憶體單元的半導體結構100的透視圖。在一些實施例中，半導體結構100用於形成第3圖顯示的靜態隨機存取記憶體單元10_1。依據一些實施例，半導體結構100包含基底102及基底102上方的鰭結構104(包含鰭結構104a、104b、104c、104d)。依據一些實施例，鰭結構104a形成於基底102的P型井區PW1中，鰭結構104b和104c形成於基底102的N型井區NW1中，且鰭結構104d形成於基底102的P型井區PW2中。在一些實施例中，N型井區NW1形成於P型井區PW1與P型井區PW2之間，並相鄰於P型井區PW1及PW2。雖然第1圖顯示四個鰭結構104，但是半導體結構100可包含多於四個鰭結構104。
為了更佳地理解半導體結構100，本發明實施例在徒式中提供X-Y-Z坐標參考。X軸及Y軸一般沿平行於基底102的主表面的橫向(或水平)方向定向。Y軸橫向於(例如大致垂直於)X軸。Z軸一般沿垂直於基底102的主表面(或X-Y平面)的垂直方向定向。
依據一些實施例，每個鰭結構104a、104b、104c、104d包含由基底102的一部分形成的下方鰭元件104L及由包含交替的第一半導體層106及第二半導體層108的磊晶堆疊物形成的上方鰭元件。依據一些實施例，鰭結構104在X方向延伸。也就是說，依據一些實施例，鰭結構104a、104b、104c、104d具有平行於X方向的縱軸。X方向也可被稱為通道延伸方向。最終半導體裝置的電流(即奈米結構電晶體)沿X方向流過通道。
依據一些實施例，每個鰭結構104a、104b、104c、104d包含通道區CH及源極/汲極區SD1及SD2，且通道區CH被定義於源極/汲極區SD1與源極/汲極區SD2之間。在本發明實施例中，源極/汲極代表源極及/或汲極。應注意的是，在本發明實施例中，可互換使用源極和汲極，且源極和汲極的結構大致相同。為了顯示目的且不意圖限制，第4圖顯示一個通道區CH及兩個源極/汲極區SD1及SD2。通道區及源極/汲極區的數量可取決於單元數量、設計需求及/或靜態隨機存取記憶體的效能考量。將形成具有平行於Y方向的縱軸並延伸橫跨及/或圍繞鰭結構104a、104b、104c、104d的通道區CH的閘極結構或閘極堆疊物(未顯示)。Y方向也可被稱為閘極延伸方向。
第4圖更顯示後續圖式使用的參考剖面。依據一些實施例，剖面X1-X1在平行於鰭結構的縱軸(X方向)並通過P型井區中的鰭結構(例如P型井區PW1中的鰭結構104a)的平面中。依據一些實施例，剖面X2-X2在平行於鰭結構的縱軸(X方向)並通過N型井區中的鰭結構(例如N型井區NW1中的鰭結構104b)的平面中。
此外，依據一些實施例，剖面Y1-Y1在平行於閘極結構的縱軸(Y方向)並橫跨鰭結構104a、104b、104c、104d的源極/汲極區SD1的平面中。依據一些實施例，剖面Y2-Y2在平行於閘極結構的縱軸(Y方向)並通過閘極結構或閘極堆疊物(即橫跨鰭結構104a、104b、104c、104d的通道區CH)的平面中。依據一些實施例，剖面Y3-Y3在平行於閘極結構的縱軸(Y方向)並橫跨鰭結構104a、104b、104c、104d的源極/汲極區SD2的平面中。
第5A-1至5O-3圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構100的各種中間階段的剖面示意圖，其中第5A-1、 5B-1、 5C-1、 5D-1、 5E-1、 5F-1、 5G-1、 5H-1、 5I-1、 5J-1、 5K-1、 5L-1、 5M-1、 5N-1、 5O-1圖對應第4圖顯示的剖面X1-X1及/或剖面X2-X2，第5A-2、 5B-2、 5C-2、 5H-2、 5I-2、 5J-2、 5K-2、 5L-2、 5M-2、 5N-2、 5O-2圖對應第4圖顯示的剖面Y1-Y1，而第5B-3、 5D-2、 5E-2、 5F-2、 5G-2圖對應第4圖顯示的剖面Y2-Y2。
第5A-1和5A-2圖為依據一些實施例，在形成鰭結構104及隔離結構110之後的半導體結構100的剖面示意圖。
依據一些實施例，如第5A-1和5A-2圖所示，提供基底102。基底102可為半導體晶圓的一部分、半導體晶片(或晶粒)及類似物。在一些實施例中，基底102為矽基底。在一些實施例中，基底102包含元素半導體(例如鍺)、化合物半導體(例如氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb))、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。再者，基底102可選擇性包含磊晶層(epi-layer)，可應變用於效能增強，可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構及/或具有其他合適的增強部件。
依據一些實施例，如第5A-2圖所示，N型井區NW1及兩個P型井區PW1及PW2形成於基底102中。在一些實施例中，N型井區NW1及P型井區PW1及PW2具有不同導電型。
在一些實施例中，N型井區NW1及P型井區PW1及PW2透過佈植製程形成。舉例來說，依據一些實施例，形成圖案化遮罩層(例如光阻層及/或硬遮罩層)，以覆蓋基底102將形成P型井區的區域，接著將n型摻雜物(例如磷或砷)植入基底102中，進而形成N型井區NW1。相似地，依據一些實施例，形成圖案化遮罩層(例如光阻層及/或硬遮罩層)，以覆蓋基底102將形成N型井區的區域，接著將p型摻雜物(例如硼或BF 2)植入基底102中，進而形成P型井區PW1及PW2。
依據一些實施例，如第5A-2圖所示，鰭結構104形成於基底102上方。依據一些實施例，鰭結構104a形成於P型井區PW1上方，兩個鰭結構104b和104c形成於N型井區NW1上方，而鰭結構104d形成於P型井區PW2上方。在一些實施例中，鰭結構104a、104b、104c、104d在X方向中延伸。也就是說，依據一些實施例，鰭結構104a、104b、104c、104d具有平行於X方向的縱軸。
依據一些實施例，鰭結構104a、104b、104c、104d的形成包含使用磊晶成長製程在基底102上方形成磊晶堆疊物。依據一些實施例，磊晶堆疊物包含交替的第一半導體層106及第二半導體層108。磊晶成長製程可為分子束磊晶(molecular beam epitaxy，MBE)、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、氣相磊晶(vapor phase epitaxy，VPE)或其他合適的技術。
在一些實施例中，第一半導體層106由第一半導體材料製成，且第二半導體層108由第二半導體材料製成。依據一些實施例，用於第一半導體層106的第一半導體材料具有與用於第二半導體層108的第二半導體材料不同的晶格常數。在一些實施例中，第一半導體材料和第二半導體材料具有不同的氧化速率及/或蝕刻選擇性。在一些實施例中，第一半導體層106由SiGe製成，其中SiGe中的鍺(Ge)的百分比在約20原子%至約50原子%的範圍中，且第二半導體層108由純矽或大致純矽製成。在一些實施例中，第一半導體層106為Si 1-xGe x，其中x大於約0.3，或第一半導體層106為Ge(x=1.0)，且第二半導體層108為Si或Si 1-yGe y，其中y小於約0.4，且x＞y。
依據一些實施例，第一半導體層106被配置為犧牲層，且將被移除以形成間隙，以容納閘極材料，且第二半導體層108將形成奈米結構(例如奈米線或奈米片)，奈米結構橫向延伸於源極/汲極部件之間，且用作最終的半導體裝置(例如奈米結構電晶體)的通道。
在一些實施例中，每個第一半導體層106的厚度在約5nm至約20nm的範圍中。在一些實施例中，每個第二半導體層108的厚度在約5nm至約20nm的範圍中。取決於將移除第一半導體層106形成空間以填充閘極材料的量，第一半導體層106的厚度可大於、等於或小於第二半導體層108。雖然第5A-1和5A-2圖顯示三個第一半導體層106及三個第二半導體層108，但是數量不限於三個，且可為1個、2個或多於3個，且小於20個。
依據一些實施例，接著將包含第一半導體層106及第二半導體層108的磊晶堆疊物圖案化為鰭結構104a、104b、104c、104d。在一些實施例中，圖案化製程包含在磊晶堆疊物上方形成圖案化硬遮罩層(未顯示)。接著，依據一些實施例，進行蝕刻製程，以移除未被圖案化硬遮罩層覆蓋的磊晶堆疊物的一部分及下方的基底102，進而形成溝槽，且鰭結構104a、104b、104c、104d從溝槽之間突出。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。
依據一些實施例，基底102從溝槽之間突出的部分形成鰭結構104a、104b、104c、104d的下方鰭元件104L。依據一些實施例，磊晶堆疊物的剩下部分(包含第一半導體層106及第二半導體層108)形成在對應的下方鰭元件104L上方的鰭結構104a、104b、104c、104d的上方鰭元件。
依據一些實施例，如第5A-2圖所示，形成隔離結構110，以圍繞鰭結構104a、104b、104c、104d的下方鰭元件104L。依據一些實施例，隔離結構110被配置為電性隔離半導體結構100的主動區(例如鰭結構104a、104b、104c、104d)，且也被稱為淺溝槽隔離(shallow trench isolation，STI)部件。
依據一些實施例，隔離結構110的形成包含形成絕緣材料，以過填充溝槽。在一些實施例中，絕緣材料由氧化矽、氮化矽、氮氧化矽(SiON)、其他合適的絕緣材料、前述之多層及/或前述之組合製成。在一些實施例中，絕緣材料透過使用包含化學氣相沉積(例如低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、高深寬比製程(high aspect ratio process，HARP)或可流動化學氣相沉積(flowable CVD，FCVD))、原子層沉積(atomic layer deposition，ALD)、其他合適技術及/或前述之組合沉積。
依據一些實施例，對絕緣材料進行平坦化製程，以移除在圖案化硬遮罩層(未顯示)之上的絕緣材料的一部分，直到暴露圖案化硬遮罩層。在一些實施例中，在平坦化製程中也移除圖案化硬遮罩層，並暴露鰭結構104a、104b、104c、104d的上表面。平坦化可為化學機械研磨(chemical mechanical polishing，CMP)、回蝕刻製程或前述之組合。
依據一些實施例，接著透過蝕刻製程(例如乾電漿蝕刻及/或濕化學蝕刻)將絕緣材料凹陷，直到暴露鰭結構104a、104b、104c、104d的上方鰭元件。依據一些實施例，凹陷的絕緣材料用作隔離結構100。
第5B-1、5B-2和5B-3圖為依據一些實施例，在形成虛設閘極結構112、源極/汲極凹口120及內部間隔層122之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5B-1及5B-3圖所示，虛設閘極結構112形成於半導體結構100上方。依據一些實施例，虛設閘極結構112延伸橫跨並圍繞鰭結構104a、104b、104c、104d的通道區，以定義通道區及源極/汲極區。依據一些實施例，虛設閘極結構112被配置為犧牲結構，且最終的閘極堆疊物將取代虛設閘極結構112。在一些實施例中，虛設閘極結構112在Y方向中延伸。也就是說，依據一些實施例，虛設閘極結構112具有平行於Y方向的縱軸。
依據一些實施例，如第5B-1及5B-3圖所示，每個虛設閘極結構112包含虛設閘極介電層114及形成於虛設閘極介電層114上方的虛設閘極電極層116。在一些實施例中，虛設閘極介電層114由一個或多個介電材料製成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、HfO 2、HfZrO、HfSiO、HfTiO、HfAlO、及/或前述之組合。在一些實施例中，介電材料透過使用原子層沉積、化學氣相沉積、熱氧化、物理氣相沉積(physical vapor deposition，PVD)、其他合適技術及/或前述之組合形成。
在一些實施例中，虛設閘極電極層116由半導體材料製成，例如多晶矽、多晶矽鍺。在一些實施例中，虛設閘極電極層116由導電材料製成，例如金屬氮化物、金屬矽化物、金屬及/或前述之組合製成。在一些實施例中，用於虛設閘極電極層116的材料透過使用化學氣相沉積、其他合適技術及/或前述之組合形成。
在一些實施例中，虛設閘極結構112的形成包含在半導體結構100上方全面且順應性沉積用於虛設閘極介電層114的介電材料，在介電材料上方沉積用於虛設閘極電極層116的材料，將用於虛設閘極電極層116的材料平坦化，並將介電材料及用於虛設閘極電極層116的材料圖案化為虛設閘極結構112。依據一些實施例，圖案化製程包含在用於虛設閘極電極層116的材料上方形成圖案化硬遮罩層(未顯示)，以覆蓋鰭結構104a、104b、104c、104d的通道區。依據一些實施例，蝕刻未被圖案化硬遮罩層覆蓋的用於虛設閘極電極層116的材料及介電材料，直到暴露鰭結構104a、104b、104c、104d的源極/汲極區。
依據一些實施例，如第5B-1圖所示，閘極間隔層118形成於半導體結構100上方。依據一些實施例，閘極間隔層118形成於虛設閘極結構112的兩側。依據一些實施例，使用閘極間隔層118來偏移後續形成的源極/汲極部件，並將源極/汲極部件與閘極結構隔開。
在一些實施例中，閘極間隔層118由含矽介電材料製成，例如氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮化矽碳(SiCN)、氮碳氧化矽(SiOCN)及/或氧摻雜氮碳化矽(Si(O)CN)。在一些實施例中，閘極間隔層118的形成包含使用原子層沉積、化學氣相沉積、其他合適方法及/或前述之組合在半導體結構100上方全面且順應性沉積用於閘極間隔層118的材料，之後進行非等向性蝕刻製程，例如乾蝕刻。依據一些實施例，介電材料保留在虛設閘極結構112的側壁上的部分用作閘極間隔層118。
之後，依據一些實施例，如第5B-1和5B-2圖所示，使用閘極間隔層118及虛設閘極結構112作為蝕刻遮罩來進行蝕刻製程，以將鰭結構104a、104b、104c、104d的源極/汲極區凹陷，使得源極/汲極凹口120自對準形成於虛設閘極結構112的兩側。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。在一些實施例中，在沒有額外的光微影製程下進行蝕刻製程。
依據一些實施例，如第5B-2圖所示，源極/汲極凹口120a形成於鰭結構104a中，源極/汲極凹口120b形成於鰭結構104b中，源極/汲極凹口120c形成於鰭結構104c中，源極/汲極凹口120d形成於鰭結構104d中。依據一些實施例，源極/汲極凹口120a、120b、120c、120d通過鰭結構104的上方鰭元件，並延伸至下方鰭元件104L中。依據一些實施例，源極/汲極凹口120a、120b、120c、120d的底表面可延伸至隔離結構110的上表面之下的位置。
之後，對半導體結構100進行蝕刻製程，以從源極/汲極凹口120a、120b、120c、120d將鰭結構104a、104b、104c、104d的第一半導體層106橫向凹陷，以形成缺口。在一些實施例中，在蝕刻製程中，第一半導體層106具有比第二半導體層108更大的蝕刻速率，進而在相鄰第二半導體層108之間及最下方第二半導體層108與下方鰭元件104L之間形成缺口。在一些實施例中，蝕刻製程為等向性蝕刻，例如乾化學蝕刻、遠端電漿蝕刻、濕化學蝕刻、其他合適的技術及/或前述之組合。
接著，依據一些實施例，如第5B-1圖所示，內部間隔層122形成於缺口中。依據一些實施例，形成內部間隔層122鄰接第一半導體層106的凹陷側表面。在一些實施例中，在閘極間隔層118正下方的內部間隔層122從源極/汲極區延伸朝向通道區。
依據一些實施例，內部間隔層122設置於後續形成的源極/汲極部件與閘極堆疊物之間，以避免源極/汲極部件直接接觸閘極堆疊物，且被配置以降低金屬閘極堆疊物與源極/汲極部件之間的寄生電容(即Cgs及Cgd)。
在一些實施例中，內部間隔層122由含矽介電材料製成，例如氧化矽(SiO 2)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮化矽碳(SiCN)、氮碳氧化矽(SiOCN)及/或氧摻雜氮碳化矽(Si(O)CN)。在一些實施例中，內部間隔層122由低介電常數介電材料製成。舉例來說，內部間隔層122的介電常數(k)值例如低於4.2、等於或低於約3.9，例如在約3.5至約3.9的範圍中。
在一些實施例中，內部間隔層122透過在半導體結構100上方全面且順應性沉積用於內部間隔層122的介電材料，以填充缺口，接著回蝕刻介電材料，以移除缺口之外的介電材料來形成。依據一些實施例，介電材料留在缺口中的部分用作內部間隔層122。在一些實施例中，沉積製程包含原子層沉積、化學氣相沉積(例如電漿輔助化學氣相沉積、低壓化學氣相沉積或高深寬比製程)、其他合適技術及/或前述之組合。在一些實施例中，回蝕刻製程包含非等向性蝕刻製程(例如乾電漿蝕刻)、等向性蝕刻製程(例如乾化學蝕刻、遠端電漿蝕刻或濕化學蝕刻)及/或前述之組合。
第5C-1和5C-2圖為依據一些實施例，在形成源極/汲極部件124、接觸蝕刻停止層(contact etch stop layer，CESL)132及下方層間介電層(interlayer dielectric layer，ILD)134之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5C-1和5C-2圖所示，使用磊晶成長製程將源極/汲極部件124形成於鰭結構104的下方鰭元件104L上方的源極/汲極凹口120a、120b、120c、120d中。依據一些實施例，源極/汲極部件124形成於虛設閘極結構112的兩側。磊晶成長製程可為分子束磊晶、金屬有機化學氣相沉積或氣相磊晶、其他合適的技術或前述之組合。
依據一些實施例，如第5C-2圖所示，源極/汲極部件124a形成於鰭結構104a上方，源極/汲極部件124b形成於鰭結構104b上方，源極/汲極部件124c形成於鰭結構104c上方，源極/汲極部件124d形成於鰭結構104d上方。在一些實施例中，源極/汲極部件124a和124d具有與源極/汲極部件124b和124c不同的導電型。
在一些實施例中，可個別形成源極/汲極部件124a和124d以及源極/汲極部件124b和124c。舉例來說，可形成圖案化遮罩層(例如光阻層及/或硬遮罩層)，以覆蓋P型井區PW1及PW2，接著在鰭結構104b及104c上成長源極/汲極部件124b及124c。相似地，形成圖案化遮罩層(例如光阻層及/或硬遮罩層)，以覆蓋N型井區NW1及NW2，接著在鰭結構104a及104d上成長源極/汲極部件124a及124d。在一些實施例中，在磊晶製程期間原位摻雜源極/汲極部件124a、124b、124c、124d。
依據一些實施例，源極/汲極部件124a、124b、124c、124d的每一者包含形成於下方鰭元件104L上的未摻雜層126、形成於未摻雜層126及第二半導體層108上的阻障層128以及填充源極/汲極凹口120的剩下部分的塊狀層130。
在一些實施例中，未摻雜層126可為本質半導體材料，例如矽、矽鍺及/或其他合適的半導體材料。舉例來說，在未摻雜層126中的雜質(或n型摻雜物及/或p型摻雜物)具有濃度小於約10 14cm -3。在一些實施例中，未摻雜層126被配置為絕緣層，以減少相鄰裝置之間通過基底102的漏電。
依據一些實施例，摻雜阻障層128和塊狀層130。塊狀層130中的摻雜物的濃度比阻障層128中的摻雜物的濃度更大例如2個級數。在一些實施例中，阻障層128中的摻雜物具有濃度在約1×10 19cm -3至約6×10 19cm -3的範圍中，且源極/汲極部件的塊狀層130中的摻雜物具有濃度在約1×10 21cm -3至約6×10 21cm -3的範圍中。
在一些實施例中，阻障層128被配置具有相對低的摻雜物濃度，以阻擋具有相對高的摻雜物濃度的塊狀層130的摻雜物擴散至第二半導體層108中。在一些實施例中，具有相對高的摻雜物濃度的塊狀層130可降低接觸電阻。
在一些實施例中，形成於P型井區PW1及PW2中的源極/汲極部件124a和124d的阻障層128及塊狀層130在磊晶成長製程期間摻雜n型摻雜物。舉例來說，n型摻雜物可為磷(P)或砷(As)。舉例來說，源極/汲極部件124a和124d的阻障層128及塊狀層130可為磊晶成長Si摻雜磷，以形成矽:磷(Si:P)源極/汲極部件，及/或摻雜砷，以形成矽:砷(Si:As)源極/汲極部件。
在一些實施例中，形成於N型井區NW1中的源極/汲極部件124b和124c的阻障層128及塊狀層130在磊晶成長製程期間摻雜p型摻雜物。舉例來說，p型摻雜物可為硼(B)或BF 2。舉例來說，源極/汲極部件124b和124c的阻障層128及塊狀層130可為磊晶成長SiGe摻雜硼(B)，以形成矽鍺:硼(SiGe:B)源極/汲極部件。
依據一些實施例，如第5C-1和5C-2圖所示，接觸蝕刻停止層132形成於半導體結構100上方。在一些實施例中，接觸蝕刻停止層132由介電材料製成，例如氮化矽(SiN)、氧化矽(SiO 2)、碳氧化矽(SiOC)、碳化矽(SiC)、氧摻雜碳化矽(SiC:O)、氧摻雜氮碳化矽(Si(O)CN)或前述之組合。在一些實施例中，使用化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或高深寬比製程)、原子層沉積、其他合適方法或前述之組合將用於接觸蝕刻停止層132的介電材料全面且順應性沉積於半導體結構100上方。
之後，依據一些實施例，如第5C-1和5C-2圖所示，下方層間介電層134形成於接觸蝕刻停止層132上方，以填充虛設閘極結構112之間的空間。在一些實施例中，下方層間介電層134由介電材料製成，例如未摻雜矽酸鹽玻璃(un-doped silicate glass，USG)、摻雜氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG))及/或其他合適的介電材料。在一些實施例中，下方層間介電層134及接觸蝕刻停止層132由不同材料製成，且在蝕刻選擇性具有很大差異。在一些實施例中，用於下方層間介電層134的介電材料透過使用化學氣相沉積(例如高密度電漿化學氣相沉積、電漿輔助化學氣相沉積、高深寬比製程或可流動化學氣相沉積)、其他合適的技術及/或前述之組合沉積。
依據一些實施例，使用化學機械研磨將在虛設閘極電極層116的上表面之上用於接觸蝕刻停止層132及下方層間介電層134的介電材料移除，直到暴露虛設閘極電極層116的上表面。在一些實施例中，下方層間介電層134的上表面與虛設閘極電極層116的上表面大致共平面。
第5D-1和5D-2圖為依據一些實施例，在形成閘極溝槽136及間隙138之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5D-1圖所示，使用一個或多個蝕刻製程移除虛設閘極結構112，以形成閘極溝槽136。依據一些實施例，閘極溝槽136暴露鰭結構104a、104b、104c、104d的通道區。在一些實施例中，閘極溝槽136也暴露閘極間隔層118面對通道區的內側側壁。
在一些實施例中，蝕刻製程包含一個或多個蝕刻製程。舉例來說，當虛設閘極電極層116由多晶矽製程時，可使用濕蝕刻劑(例如四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液)，以選擇性移除虛設閘極電極層116。舉例來說，之後可使用電漿乾蝕刻、乾化學蝕刻及/或濕蝕刻移除虛設閘極介電層114。
依據一些實施例，如第5D-1和5D-2圖所示，使用蝕刻製程移除鰭結構104a、104b、104c、104d的第一半導體層106，以形成間隙138。內部間隔層122可在蝕刻製程中用作蝕刻停止層，內部間隔層122可保護源極/汲極部件免於損壞。依據一些實施例，間隙138位於相鄰的第二半導體層108之間及最下方第二半導體層108與鰭結構104a、104b、104c、104d的下方鰭元件104L之間。在一些實施例中，間隙138也暴露內部間隔層122面對通道區的內側側壁。
在蝕刻製程之後，依據一些實施例，暴露第二半導體層108的四個主表面。依據一些實施例，鰭結構104a、104b、104c、104d的暴露的第二半導體層108分別形成四組奈米結構109a、109b、109c、109d，用作最終半導體裝置(例如全繞式閘極場效電晶體的奈米結構電晶體)的通道層。
在一些實施例中，蝕刻製程包含濕蝕刻製程，例如氫氧化氨-過氧化氫-水混和物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)蝕刻製程。在一些實施例中，濕蝕刻製程使用蝕刻劑例如氫氧化銨(NH 4OH)、四甲基氫氧化銨、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)及/或氫氧化鉀(KOH)溶液。
第5E-1和5E-2圖為依據一些實施例，在形成最終的閘極堆疊物140之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5E-1和5E-2圖所示，界面層142形成於奈米結構109a、109b、109c、109d的暴露表面及下方鰭元件104L的上表面上。依據一些實施例，界面層142環繞奈米結構109a、109b、109c、109d。
在一些實施例中，界面層142由化學形成的氧化矽製成。在一些實施例中，界面層142使用一個或多個清潔製程形成，例如包含臭氧(O 3)、氫氧化氨-過氧化氫-水混和物及/或鹽酸-過氧化氫-水混合物。依據一些實施例，將奈米結構109a、109b、109c、109d及下方鰭元件104L的半導體材料氧化，以形成界面層142。
依據一些實施例，如第5E-1和5E-2圖所示，閘極介電層144沿界面層142順應性形成，以環繞奈米結構109a、109b、109c、109d。依據一些實施例，閘極介電層144也沿隔離結構110的上表面形成。依據一些實施例，閘極介電層144也沿閘極間隔層118面對通道區的內側側壁順應性形成。依據一些實施例，閘極介電層144也沿內部間隔層122面對通道區的內側側壁順應性形成。
閘極介電層144可為高介電常數介電層。在一些實施例中，高介電常數介電層由具有高介電常數(k值)(例如大於3.9)的介電材料製成。在一些實施例中，高介電常數介電層包含氧化鉿(HfO 2)、TiO 2、 HfZrO、 Ta 2O 3、 HfSiO 4、 ZrO 2、 ZrSiO 2、 LaO、 AlO、 ZrO、 TiO、 Ta 2O 5、 Y 2O 3、 SrTiO 3(STO)、 BaTiO 3(BTO)、 BaZrO、 HfZrO、 HfLaO、 HfSiO、 LaSiO、 AlSiO、 HfTaO、 HfTiO、 (Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化物(SiON)、前述之組合或其他合適的材料。高介電常數介電層可透過使用原子層沉積、物理氣相沉積、化學氣相沉積及/或其他合適的技術沉積。
依據一些實施例，如第5E-1和5E-2圖所示，金屬閘極電極層146形成於閘極介電層144上方，並填充閘極溝槽136及間隙138的剩下部分。依據一些實施例，金屬閘極電極層146環繞奈米結構109。
在一些實施例中，金屬閘極電極層146由一個或多個導電材料製成，例如金屬、金屬合金、導電金屬氧化物及/或金屬氮化物、其他合適的導電材料及/或前述之組合。舉例來說，金屬閘極電極層146可由Ti、 Ag、 Al、 TiAlN、 TaC、 TaCN、 TaSiN、 Mn、 Zr、 TiN、 TaN、 Ru、 Mo、 Al、 WN、 Cu、 W、 Re、 Ir、 Co、 Ni、其他合適的導電材料或前述之多層製成。
金屬閘極電極層146可為擴散組障層、具有選擇性功函數的功函數層(以增強n型通道奈米結構電晶體或p型通道奈米結構電晶體的裝置效能(例如臨界電壓))、蓋層(以防止功函數層氧化)、黏著層(以將功函數層黏著至隔壁層)及金屬填充層(以降低閘極堆疊物的總電阻)及/或其他合適層的各種組合的多層結構。金屬閘極電極層146可透過使用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適製程形成。不同功函數材料可用於n型通道奈米結構電晶體及p型通道奈米結構電晶體。
依據一些實施例，可對半導體結構100進行平坦化製程，例如化學機械研磨，以移除形成於下方層間介電層134的上表面之上的閘極介電層144及金屬閘極電極層146的材料。依據一些實施例，在平坦化製程之後，金屬閘極電極層146的上表面與下方層間介電層134的上表面大致共平面。
依據一些實施例，如第5E-1和5E-2圖所示，界面層142、閘極介電層144、金屬閘極電極層146結合形成最終的閘極堆疊物140。在一些實施例中，最終的閘極堆疊物140在Y方向中延伸。也就是說，依據一些實施例，最終的閘極堆疊物140具有平行於Y方向的縱軸。依據一些實施例，最終的閘極堆疊物140環繞奈米結構109的每一者，且位於源極/汲極部件之間。
依據一些實施例，最終的閘極堆疊物140環繞奈米結構109a那一組的部分結合源極/汲極部件124a，以形成n型通道奈米結構電晶體，此可用作第3圖所示的下拉電晶體PD-2。
依據一些實施例，最終的閘極堆疊物140環繞奈米結構109b那一組的部分結合源極/汲極部件124b，以形成p型通道奈米結構電晶體，此可用作第3圖所示的上拉電晶體PU-2。
依據一些實施例，最終的閘極堆疊物140環繞奈米結構109c那一組的部分結合源極/汲極部件124c，以形成p型通道奈米結構電晶體，此可用作第3圖所示的隔離電晶體IS-1。
依據一些實施例，最終的閘極堆疊物140環繞奈米結構109d那一組的部分結合源極/汲極部件124d，以形成n型通道奈米結構電晶體，此可用作第3圖所示的傳輸閘極電晶體PG-1。
第5F-1和5F-2圖為依據一些實施例，在形成金屬蓋層148及介電蓋層150之後，半導體結構100的剖面示意圖。
依據一些實施例，進行蝕刻製程，以將最終的閘極堆疊物140及閘極間隔層118凹陷，進而在下方層間介電層134中形成凹口。蝕刻製程可為非等向性蝕刻製程(例如乾電漿蝕刻)、等向性蝕刻製程(例如乾化學蝕刻、遠端電漿蝕刻或濕化學蝕刻)及/或前述之組合。
依據一些實施例，如第5F-1和5F-2圖所示，使用沉積製程及回蝕刻製程將金屬蓋層148形成於凹陷的最終的閘極堆疊物140的上表面上方。在一些實施例中，金屬蓋層148由金屬製成，例如W、 Re、 Ir、 Co、 Ni、 Ru、 Mo、 Al、 Ti、 Ag、 Al、其他合適金屬或前述之多層。在一些實施例中，金屬蓋層148和金屬閘極電極層146由不同材料製成。在一些實施例中，金屬蓋層148由無氟鎢製成，這樣可降低閘極堆疊物的總電阻。
之後，依據一些實施例，如第5F-1和5F-2圖所示，介電蓋層150形成於金屬蓋層148及閘極間隔層118上方的凹口中。介電蓋層150可被配置為在後續用於形成接觸插塞的蝕刻製程期間保護閘極間隔層118及最終的閘極堆疊物140。
介電蓋層150由介電材料製成，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜氮碳化矽(Si(O)CN)、氧化矽(SiO 2)或前述之組合。在一些實施例中，用於介電蓋層150的介電材料可透過使用例如原子層沉積、化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或高深寬比製程)、其他合適技術及/或前述之組合沉積。之後，依據一些實施例，對介電蓋層150進行平坦化製程，直到暴露下方層間介電層134。平坦化製程可為化學機械研磨、回蝕刻製程或前述之組合。
第5G-1和5G-2圖為依據一些實施例，在形成閘極隔離結構152之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5G-2圖所示，閘極隔離結構152形成通過介電蓋層150、金屬蓋層148及最終的閘極堆疊物140，並坐落於隔離結構110上。
閘極隔離結構152的形成包含使用光微影製程在半導體結構100上方形成圖案化遮罩層，並蝕刻介電蓋層150、金屬蓋層148及最終的閘極堆疊物140，以形成閘極切割開口(將在閘極切割開口中形成閘極隔離結構152)，直到暴露隔離結構110。依據一些實施例，如第5G-2圖所示，閘極切割開口通過最終的閘極堆疊物140，以形成兩個區段140a和140b。
依據一些實施例，閘極隔離結構152的形成也包含沉積用於閘極隔離結構152的介電材料，以過填充閘極切割開口。閘極隔離結構152由介電材料製成，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧摻雜氮碳化矽(Si(O)CN)、氧化矽(SiO 2)或前述之組合。在一些實施例中，沉積製程為原子層沉積、化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或高深寬比製程)、其他合適技術及/或前述之組合。
之後，依據一些實施例，對用於閘極隔離結構152的介電材料進行平坦化製程，直到暴露下方層間介電層134及介電蓋層150。平坦化製程可為化學機械研磨、回蝕刻製程或前述之組合。在一些實施例中，最終的閘極堆疊物140的區段140a及140b透過閘極隔離結構152彼此電性隔離。
第5H-1到5O-3圖顯示依據一些實施例，形成連接至源極/汲極部件的接觸插塞178a、178b、178c。在一些實施例中，第5O-1、5O-2及5O-3圖所示的接觸插塞178a、178b、178c相同於第3圖所示的接觸插塞178a、178b、178c。在一些實施例中，形成於P型井區PW1及PW2中的接觸插塞178a及178c具有與形成於N型井區NW1中的接觸插塞178b不同的厚度，這可有助於改善靜態隨機存取記憶體裝置的效能，這在之後將詳細討論。
第5H-1和5H-2圖為依據一些實施例，在形成上方層間介電層154和第一遮罩層156及第二遮罩層158之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5H-1和5H-2圖所示，上方層間介電層154形成於介電蓋層150及下方層間介電層134上方。在一些實施例中，上方層間介電層154由介電材料製成，例如未摻雜矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟摻雜矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃及/或其他合適的介電材料。在一些實施例中，上方層間介電層154透過使用例如化學氣相沉積(例如高密度電漿化學氣相沉積、電漿輔助化學氣相沉積、高深寬比製程或可流動化學氣相沉積)、其他合適的技術及/或前述之組合沉積。
依據一些實施例，如第5H-1和5H-2圖所示，第一遮罩層156形成於上方層間介電層154上方。在一些實施例中，第一遮罩層156由介電材料製成，例如氧化矽(SiO 2)、氮化矽(SiN)、碳氧化矽(SiOC)、碳化矽(SiC)、氧摻雜碳化矽(SiC:O)、氧摻雜氮碳化矽(Si(O)CN)或前述之組合及/或其他合適的介電材料。在一些實施例中，第一遮罩層156透過使用化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或高深寬比製程)、原子層沉積、其他合適的方法或前述之組合沉積。
依據一些實施例，如第5H-1和5H-2圖所示，第二遮罩層158形成於第一遮罩層156上方。在一些實施例中，第二遮罩層158由半導體材料製成，例如矽及/或矽鍺。在一些實施例中，第二遮罩層158由無氮抗反射層(nitrogen-free anti-reflection layer，NFARL)、碳摻雜二氧化矽(例如SiO 2:C)、氮化鈦(TiN)、氧化鈦(TiO)、氮化硼(BN)、其他合適的材料及/或前述之組合製成。在一些實施例中，第二遮罩層158透過使用化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或高深寬比製程)、原子層沉積、其他合適的方法或前述之組合沉積。
依據一些實施例，如第5H-1和5H-2圖所示，對第二遮罩層158進行圖案化製程，以形成開口圖案160a、160b、160c。依據一些實施例，開口圖案160a、160b、160c分別對準源極/汲極部件124a、124b及124d。
舉例來說，例如可透過使用旋塗在第二遮罩層158上方形成光阻，並透過使用合適光罩將光阻曝光以形成對應開口圖案160a、160b、160c的開口圖案。取決於使用正型或負型光阻，可移除光阻的曝光或未曝光部分。使用光阻蝕刻第二遮罩層158，以具有開口圖案160a、160b、160c。可在蝕刻製程期間或透過額外灰化製程來移除光阻。
依據一些實施例，介電蓋層150與上方層間介電層154及下方層間介電層134具有不同蝕刻選擇性，且可保護下方的最終的閘極堆疊物140及閘極間隔層118。因此，開口圖案160a、160b、160c在X方向可具有較寬的臨界尺寸(critical dimensions，CDs)，進而舒緩光微影製程的製程限制。
依據一些實施例，如第5H-1圖所示，開口圖案160a與奈米結構109a部分重疊，且開口圖案160b與奈米結構109b部分重疊。也就是說，依據一些實施例，開口圖案160a及160b的兩側邊緣相對於X方向的延伸線通過奈米結構109a及109b。
第5I-1和5I-2圖為依據一些實施例，在形成第三遮罩層162之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5I-1和5I-2圖所示，第三遮罩層162形成於第二遮罩層158上方。依據一些實施例，第三遮罩層162覆蓋N型井區NW1，並暴露P型井區PW1及PW2。在一些實施例中，第三遮罩層162填充開口圖案160b。
在一些實施例中，第三遮罩層162為透過上述光微影製程形成的圖案化光阻層。在替代實施例中，第三遮罩層162為圖案化硬遮罩層，圖案化硬遮罩層透過沉積介電材料，在介電材料上方形成圖案化光阻，並使用圖案化光阻蝕刻介電材料來形成。
第5J-1和5J-2圖為依據一些實施例，在形成接觸開口164a及164c之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5J-1和5J-2圖所示，進行一個或多個蝕刻製程，以蝕刻第一遮罩層156、上方層間介電層154、介電蓋層150、接觸蝕刻停止層132、下方層間介電層134從開口圖案160a及160c暴露的部分。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。依據一些實施例，在蝕刻製程中，也移除第二遮罩層158及第一遮罩層156未被第三遮罩層162覆蓋的部分。
依據一些實施例，如第5J-1和5J-2圖所示，開口圖案160a及160c轉移至介電蓋層150、接觸蝕刻停止層132、下方層間介電層134，以形成到達源極/汲極部件124a的接觸開口164a及到達源極/汲極部件124d的接觸開口164c。
依據一些實施例，一個或多個蝕刻製程包含用於凹陷源極/汲極部件124a及124d的步驟(例如過蝕刻步驟)，因此接觸開口164a及164c延伸至源極/汲極部件124a及124d的塊狀層130中一段距離。在一些實施例中，在用於凹陷源極/汲極部件的步驟期間，蝕刻腔體提供射頻偏壓/電源功率在600W至約800W的範圍中。在一些實施例中，用於凹陷源極/汲極部件的步驟使用HBr、HCl、NF 3及/或前述之混合物作為蝕刻劑，且在溫度約600℃至約800℃的範圍中、在約一大氣壓下進行第一時間段約5秒至約100秒的範圍中。
之後，依據一些實施例，使用蝕刻製程或灰化製程移除第三遮罩層162，進而暴露第二遮罩層158的剩下部分。
第5K-1和5K-2圖為依據一些實施例，在形成第四遮罩層166之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5K-1和5K-2圖所示，形成第四遮罩層166，以覆蓋P型井區PW1及PW2，並暴露N型井區NW1。在一些實施例中，以第四遮罩層166填充接觸開口164a及164c。
在一些實施例中，第四遮罩層166為透過上述光微影製程形成的圖案化光阻層。在替代實施例中，第四遮罩層166為圖案化硬遮罩層，圖案化硬遮罩層透過沉積介電材料，在介電材料上方形成圖案化光阻，並使用圖案化光阻蝕刻介電材料來形成。
第5L-1和5L-2圖為依據一些實施例，在形成接觸開口164b之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5L-1和5L-2圖所示，進行一個或多個蝕刻製程，以蝕刻第一遮罩層156、上方層間介電層154、介電蓋層150、接觸蝕刻停止層132、下方層間介電層134從開口圖案160b暴露的部分。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。依據一些實施例，在蝕刻製程中，也移除第二遮罩層158及第一遮罩層156的剩下部分。
依據一些實施例，如第5L-1和5L-2圖所示，開口圖案160b轉移至介電蓋層150、接觸蝕刻停止層132、下方層間介電層134，以形成到達源極/汲極部件124b的接觸開口164b。
依據一些實施例，一個或多個蝕刻製程包含用於凹陷源極/汲極部件124b的塊狀層130的步驟(例如過蝕刻步驟)，因此接觸開口164b延伸至源極/汲極部件124b中一段距離。在一些實施例中，在用於凹陷源極/汲極部件的步驟期間，蝕刻腔體提供射頻偏壓/電源功率在600W至約800W的範圍中。在一些實施例中，用於凹陷源極/汲極部件的步驟使用HBr、HCl、NF 3及/或前述之混合物作為蝕刻劑，且在溫度約600℃至約800℃的範圍中、在約一大氣壓下進行小於凹陷源極/汲極部件124a及124d的第一時間段的第二時間段。在一些實施例中，第二時間段為第一時間段的約0.6至約0.8倍，且在約3秒至約80秒的範圍中。
因此，依據一些實施例，在源極/汲極部件124a及124d中的接觸開口164a及164c的凹陷深度大於源極/汲極部件124b中的接觸開口164b的凹陷深度。
第5M-1和5M-2圖為依據一些實施例，在移除第四遮罩層166之後，半導體結構100的剖面示意圖。依據一些實施例，使用蝕刻製程或灰化製程移除第四遮罩層166。
透過控制接觸開口的凹陷深度，可調整後續形成的接觸插塞與源極/汲極部件之間的接觸面積，進而調整奈米結構電晶體的效能(例如飽和電流(Idsat))。
依據一些實施例，個別形成P型井區PW1及PW2中的接觸開口164a及164c和N型井區NW1中的接觸開口164b，因此可形成具有不同凹陷深度的接觸開口164a及164c和接觸開口164b。
因此，依據一些實施例，透過個別形成接觸開口164a及164c和接觸開口164b，可實現n型通道奈米結構電晶體(例如下拉電晶體PD-2及傳輸閘極電晶體PG-1)及p型通道奈米結構電晶體(例如上拉電晶體PU-2)的效能的獨立調整，進而可調整最終靜態隨機存取記憶體裝置的單元效能，例如寫入裕度尺度及/或操作電壓(Vcc_min)。
第5M-3圖為依據本發明一些實施例，第5M-1圖所示的接觸開口164a及164b的放大圖。
依據一些實施例，如第5M-3圖所示，接觸開口164a(或164c)延伸至源極/汲極部件124a(或124d)中的一部分具有從源極/汲極部件124a(或124d)的頂表面到接觸開口164a(或164c)的底部測量的第一尺寸D1(凹陷深度)。在一些實施例中，第一尺寸D1在約5nm至約15nm的範圍中。
依據一些實施例，接觸開口164b延伸至源極/汲極部件124b中的一部分具有從源極/汲極部件124b的頂表面到接觸開口164b的底部測量的第二尺寸D2(凹陷深度)。在一些實施例中，第二尺寸D2在約3nm至約12nm的範圍中。
在一些實施例中，第二尺寸D2小於第一尺寸D1。在一些實施例中，第二尺寸D2與第一尺寸D1的比值(D2/D1)在約0.6至約0.8的範圍中。如果比值(D2/D1)太大及/或第二尺寸D2太大，則可能增加飽和電流的阿爾發比(alpha ratio)，這可能導致糟糕的單元效能(例如增加操作電壓)及/或不好的寫入裕度尺度(例如較低的操作速度)。如果比值(D2/D1)太小及/或第一尺寸D1太大，則在用於形成接觸開口164a及164c的蝕刻製程期間可損壞奈米結構109a及109c。
在一些實施例中，如第5M-3圖所示，接觸開口164a的底部末端164a1位於最上方奈米結構109a1的底表面與第二最上方奈米結構109a2的頂表面之間的水平高度。在一些實施例中，如第5M-3圖所示，接觸開口164b的底部末端164b1位於最上方奈米結構109b1的頂表面與底表面之間的水平高度。
第5N-1和5N-2圖為依據一些實施例，在形成黏著層168、阻障層170、矽化物層172及金屬塊狀層174之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5N-1和5N-2圖所示，黏著層168順應性形成於半導體結構100上方，以部分填充接觸開口164a、164b、164c。黏著層168用於改善後續形成的金屬塊狀材料與介電材料(例如下方層間介電層134及接觸蝕刻停止層132)之間的黏著性。
黏著層168可由導電材料製成，例如鈦(Ti) 、 鎳(Ni)、 鈷(Co)、鎢(W)、氮化鉭(TaN)、氮化鈦(TiN)、其他合適的材料及/或前述之組合。在一些實施例中，黏著層168透過使用化學氣相沉積、物理氣相沉積、電子束蒸鍍、原子層沉積、電鍍(electroplating，ECP)、無電沉積(electroless deposition，ELD)、其他合適的方法或前述之組合沉積。
依據一些實施例，進行回蝕刻製程，以移除黏著層168形成於上方層間介電層154上方的部分，並部分移除黏著層168沿介電蓋層150形成的部分。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。
依據一些實施例，如第5N-1和5N-2圖所示，阻障層170順應性形成於黏著層168上方，並部分填充接觸開口164a、164b、164c。阻障層170用於防止後續形成的金屬塊狀材料的金屬擴散至介電材料(例如下方層間介電層134及接觸蝕刻停止層132)中。
阻障層170可由導電材料製成，例如氮化鈦(TiN)、 氮化鉭(TaN)、 鈷鎢(CoW)、 鉭(Ta)、 鈦(Ti)、其他合適的材料及/或前述之組合。在一些實施例中，阻障層170為TiN層，而黏著層168為Ti層。在一些實施例中，阻障層170透過使用化學氣相沉積、物理氣相沉積、電子束蒸鍍、原子層沉積、電鍍、無電沉積、其他合適的方法或前述之組合沉積。
依據一些實施例，進行回蝕刻製程，以移除阻障層170形成於上方層間介電層154上方的部分以及阻障層170沿接觸開口164a、164b、164c的底部形成的部分。蝕刻製程可為非等向性蝕刻製程，例如乾電漿蝕刻。
依據一些實施例，如第5N-1和5N-2圖所示，對半導體結構100進行退火製程，以形成矽化物層172。依據一些實施例，在退火製程期間，黏著層168的金屬材料與源極/汲極部件124a、124b及124d的半導體材料反應，使得黏著層168與源極/汲極部件124a、124b及124d接觸的部分轉變為矽化物層172。在一些實施例中，矽化物層172為TiSi、CoSi、NiSi、WSi及/或其他合適的矽化物層。在一些實施例中，退火製程包含一個或多個快速熱退火(rapid thermal anneal，RTA)製程。
依據一些實施例，如第5N-1和5N-2圖所示，金屬塊狀層174形成於半導體結構100上方，以過填充接觸開口164a、164b、164c的剩下部分。在一些實施例中，金屬塊狀層174由具有低電阻及良好間隙填充能力的導電材料製成，例如鈷(Co)、鎳(Ni)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、鋁(Al)、釕(Ru)、鉬(Mo)、其他合適的材料及/或前述之組合。在一些實施例中，金屬塊狀層174透過使用化學氣相沉積、物理氣相沉積、電子束蒸鍍、原子層沉積、電鍍、無電沉積、其他合適的方法或前述之組合沉積。
第5O-1和5O-2圖為依據一些實施例，在形成接觸插塞178a、178b、178c之後，半導體結構100的剖面示意圖。
依據一些實施例，如第5O-1和5O-2圖所示，對金屬塊狀層174、阻障層170、黏著層168及上方層間介電層154進行平坦化製程，直到暴露介電蓋層150及下方層間介電層134。平坦化製程可為化學機械研磨、回蝕刻製程或前述之組合。依據一些實施例，黏著層168、阻障層170、金屬塊狀層174及矽化物層172共同形成到達源極/汲極部件124a的接觸插塞178a、到達源極/汲極部件124b的接觸插塞178b及到達源極/汲極部件124d的接觸插塞178c。
依據一些實施例，接觸插塞178a、178b、178c埋置於源極/汲極部件124a、124b、124d中。依據一些實施例，接觸插塞178a(及178c)埋置於源極/汲極部件124a(及124d)中的部分延伸的位置至比接觸插塞178b埋置於源極/汲極部件124b中延伸的位置更深，因此接觸插塞178a與源極/汲極部件124a之間的接觸面積(及接觸插塞178c與源極/汲極部件124d之間的接觸面積)大於接觸插塞178b與源極/汲極部件124b之間的接觸面積。
較大的接觸面積可抑制電流擁擠效應(current crowding effect)，進而增加奈米結構電晶體的飽和電流。因此，依據一些實施例，透過形成具有相對大的埋置位置的接觸插塞178a及178c以及具有相對小的埋置位置的接觸插塞178b，n型通道奈米結構電晶體(例如下拉電晶體PD-2及傳輸閘極電晶體PG-1)可具有相對強效能，而p型通道奈米結構電晶體(例如上拉電晶體PU-2)可具有相對弱效能。因此，可降低飽和電流的阿爾發比(PU Idsat/PG Idsat)，這可增強單元效能(例如降低操作電壓)及/或擴大寫入裕度尺度(例如增加操作速度)。
第5O-3圖為依據本發明一些實施例，第5O-1圖所示的接觸插塞178a及178b的放大圖。
依據一些實施例，如第5O-3圖所示，接觸插塞178a(及178c)埋置於源極/汲極部件124a(及124d)中的部分具有從源極/汲極部件124a(及124d)的頂表面測量至接觸插塞178a(及178c)的底表面的第一尺寸D1。在一些實施例中，第一尺寸D1在約5nm至約15nm的範圍中。
依據一些實施例，接觸插塞178b埋置於源極/汲極部件124b中的部分具有從源極/汲極部件124b的頂表面測量至接觸插塞178b的底表面的第二尺寸D2。在一些實施例中，第二尺寸D2在約3nm至約15nm的範圍中。
在一些實施例中，第二尺寸D2小於第一尺寸D1。在一些實施例中，第二尺寸D2與第一尺寸D1的比值(D2/D1)在約0.6至約0.8的範圍中。如果比值(D2/D1)太大及/或第二尺寸D2太大，則可能增加飽和電流的阿爾發比(alpha ratio)，這可能導致糟糕的單元效能(例如增加操作電壓)及/或不好的寫入裕度尺度(例如較低的操作速度)。如果比值(D2/D1)太小及/或第一尺寸D1太大，則在用於形成接觸開口164a及164c的蝕刻製程期間可損壞奈米結構109a及109c。
依據一些實施例，如第5O-3圖所示，接觸插塞178a、178b、178c在源極/汲極部件124a、124b、124d之外的部分具有從源極/汲極部件124a、124b、124d的頂表面測量至接觸插塞178a、178b、178c的頂表面的第三尺寸D3。在一些實施例中，第三尺寸D3在約50nm至約150nm的範圍中。在一些實施例中，接觸插塞178a及178c在Z方向的厚度(D3+D1)大於接觸插塞178b在Z方向的厚度(D3+D2)。
依據一些實施例，如第5O-3圖所示，接觸插塞178a、178b、178c的頂表面在X方向具有第四尺寸D4。在一些實施例中，第四尺寸D4在約50nm至約150nm的範圍中。
依據一些實施例，如第5O-3圖所示，接觸插塞178a、178b、178c在源極/汲極部件124a、124b、124d的頂表面在X方向具有第五尺寸D5。在一些實施例中，第五尺寸D5在約50nm至約100nm的範圍中。
在一些實施例中，如第5O-3圖所示，接觸插塞178a的底部末端178a1位於最上方奈米結構109a1的底表面與第二最上方奈米結構109a2的頂表面之間的水平高度。在一些實施例中，如第5O-3圖所示，接觸插塞178b的底部末端178b1位於最上方奈米結構109b1的頂表面與底表面之間的水平高度。
第6A-6G圖為依據一些實施例，對應第4圖所示的剖面Y3-Y3的半導體結構100的剖面示意圖，以顯示到達源極/汲極部件的接觸插塞178d及178e的形成。由於具有相同意義，以相同於第5A-1圖至第5O-3圖的參考符號標註第6A-6G圖中的元件或層，且為了簡潔起見，不重複描述。
在一些實施例中，第6G圖中的接觸插塞178d及178e相同於第3圖中的接觸插塞178d及178e。在一些實施例中，在一些實施例中，兩個源極/汲極部件124共用接觸插塞178d及178e的每一者，且包含在P型井區PW1或PW2中的第一部分及在N型井區NW1中的第二部分。依據一些實施例，P型井區中的接觸插塞的第一部分具有與N型井區中的接觸插塞的第二部分不同的尺寸。
第6A圖為依據一些實施例，在形成上方層間介電層154和第一遮罩層156及第二遮罩層158之後，半導體結構100的剖面示意圖。依據一些實施例，如第6A圖所示，對第二遮罩層158進行圖案化製程，以形成開口圖案160d及160e。依據一些實施例，開口圖案160d對應並重疊源極/汲極部件124a及124b，而開口圖案160e對應並重疊源極/汲極部件124c及124d。
第6B圖為依據一些實施例，在形成第三遮罩層162之後，半導體結構100的剖面示意圖。依據一些實施例，如第6B圖所示，第三遮罩層162覆蓋N型井區NW1，並暴露P型井區PW1及PW2。在一些實施例中，第三遮罩層162部分填充開口圖案160d，且P型井區PW1中的開口圖案160d的剩下部分被稱為開口圖案160d1。在一些實施例中，第三遮罩層162部分填充開口圖案160e，且P型井區PW2中的開口圖案160e的剩下部分被稱為開口圖案160e1。
第6C圖為依據一些實施例，在形成接觸開口164d的第一部分164d1及接觸開口164e的第一部分164e1之後，半導體結構100的剖面示意圖。依據一些實施例，如第6C圖所示，進行一個或多個蝕刻製程，以蝕刻第一遮罩層156、上方層間介電層154、介電蓋層150、接觸蝕刻停止層132、下方層間介電層134從開口圖案160d1及160e1暴露的部分。
依據一些實施例，開口圖案160d1及160e1轉移至介電蓋層150、接觸蝕刻停止層132、下方層間介電層134，以形成接觸開口164d的第一部分164d1及接觸開口164e的第一部分164e1。依據一些實施例，接觸開口164d的第一部分164d1延伸至源極/汲極部件124a，而接觸開口164e的第一部分164e1延伸至源極/汲極部件124d。
之後，依據一些實施例，使用蝕刻製程或灰化製程移除第三遮罩層162，進而暴露第二遮罩層158的剩下部分。
第6D圖為依據一些實施例，在形成第四遮罩層166之後，半導體結構100的剖面示意圖。依據一些實施例，如第6D圖所示，第四遮罩層166覆蓋P型井區PW1及PW2，並暴露N型井區NW1。在一些實施例中， N型井區NW1中的開口圖案160d的剩下部分被稱為開口圖案160d2。在一些實施例中， N型井區NW1中的開口圖案160e的剩下部分被稱為開口圖案160e2。在一些實施例中，第四遮罩層166填充接觸開口164d的第一部分164d1及接觸開口164e的第一部分164e1。
第6E圖為依據一些實施例，在形成接觸開口164d的第二部分164d2及接觸開口164e的第二部分164e2之後，半導體結構100的剖面示意圖。依據一些實施例，如第6E圖所示，進行一個或多個蝕刻製程，以蝕刻第一遮罩層156、上方層間介電層154、介電蓋層150、接觸蝕刻停止層132、下方層間介電層134從開口圖案160d2及160e2暴露的部分。
依據一些實施例，開口圖案160d2及160e2轉移至介電蓋層150、接觸蝕刻停止層132、下方層間介電層134，以形成接觸開口164d的第二部分164d2及接觸開口164e的第二部分164e2。依據一些實施例，接觸開口164d的第二部分164d2延伸至源極/汲極部件124b，而接觸開口164e的第二部分164e2延伸至源極/汲極部件124c。
依據一些實施例，在源極/汲極部件124a中的接觸開口164d的第一部分164d1的凹陷深度大於在源極/汲極部件124b中的接觸開口164d的第二部分164d2的凹陷深度。依據一些實施例，在源極/汲極部件124d中的接觸開口164e的第一部分164e1的凹陷深度大於在源極/汲極部件124c中的接觸開口164e的第二部分164e2的凹陷深度。
第6F圖為依據一些實施例，在移除第四遮罩層166之後，半導體結構100的剖面示意圖。依據一些實施例，第一部分164d1及第二部分164d2彼此連接，並共同形成接觸開口164d。依據一些實施例，第一部分164e1及第二部分164e2彼此連接，並共同形成接觸開口164e。
第6G圖為依據一些實施例，在形成接觸插塞178d及178e之後，半導體結構100的剖面示意圖。依據一些實施例，黏著層168順應性形成於半導體結構100上方，接著對黏著層168進行回蝕刻製程。依據一些實施例，阻障層170順應形成於黏著層168上方，接著對阻障層170進行回蝕刻製程。
依據一些實施例，進行退火製程，使得黏著層168與源極/汲極部件124a、124b、124c、124d接觸的部分轉變為矽化物層172。依據一些實施例，金屬塊狀層174形成於半導體結構100上方，以過填充接觸開口164d及164e的剩下部分，接著進行平坦化製程，直到暴露介電蓋層150及下方層間介電層134。
依據一些實施例，黏著層168、阻障層170、金屬塊狀層174及矽化物層172共同形成到達源極/汲極部件124a及124b的接觸插塞178d以及到達源極/汲極部件124c及124d的接觸插塞178e。
依據一些實施例，接觸插塞178d的第一部分埋置於源極/汲極部件124a中延伸的位置至比接觸插塞178d的第二部分埋置於源極/汲極部件124b中延伸的位置更深，因此接觸插塞178d與源極/汲極部件124a之間的接觸面積大於接觸插塞178d與源極/汲極部件124b之間的接觸面積。
相似地，依據一些實施例，接觸插塞178e的第一部分埋置於源極/汲極部件124d中延伸的位置至比接觸插塞178e的第二部分埋置於源極/汲極部件124c中延伸的位置更深，因此接觸插塞178e與源極/汲極部件124d之間的接觸面積大於接觸插塞178e與源極/汲極部件124c之間的接觸面積。
因此，依據一些實施例， n型通道奈米結構電晶體(例如下拉電晶體PD-2及傳輸閘極電晶體PG-1)可具有相對強效能，而p型通道奈米結構電晶體(例如上拉電晶體PU-2)可具有相對弱效能。因此，可降低飽和電流的阿爾發比(PU Idsat/PG Idsat)，這可增強單元效能(例如降低操作電壓)及/或擴大寫入裕度尺度(例如增加操作速度)。
第7A到7H圖顯示依據一些實施例，形成靜態隨機存取記憶體單元的半導體結構200的各種中間階段的剖面示意圖，其中第7A、7B、7C、7D、7E-1、7H圖對應至第4圖所示的剖面Y1-Y1，而第7E-2、7F、7G圖對應至第4圖所示的剖面Y2-Y2。
在一些實施例中，半導體結構200用以形成第3圖所示的靜態隨機存取記憶體單元10_1。由於具有相同意義，以相同於第5A-1圖至第5O-3圖的參考符號標註第7A至7H圖中的元件或層，且為了簡潔起見，不重複描述。第7A至7H圖中的實施例相似於第5A-1圖至第5O-3圖中的實施例，除了在第7A至7H圖的實施例中，介電鰭結構206形成於鰭結構104之間。
第7A圖為依據一些實施例，在形成絕緣材料202之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7A圖所示，在形成鰭結構104a、104b、104c、104d之後，絕緣材料202順應性沉積於半導體結構200上方，以部分填充鰭結構104a、104b、104c、104d之間的溝槽。
在一些實施例中，絕緣材料202包含氧化矽、氮化矽、氮氧化矽(SiON)、其他合適的絕緣材料及/或前述之組合。在一些實施例中，絕緣材料202透過使用化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、高深寬比製程或可流動化學氣相沉積)、原子層沉積、其他合適的方法或前述之組合沉積。
第7B圖為依據一些實施例，在形成介電材料204之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7B圖所示，介電材料204沉積於絕緣材料202上方，以過填充溝槽的剩下部分。在一些實施例中，介電材料204包含氮化矽(SiN) 、氮化矽碳(SiCN)、氮氧化矽(SiON)、氮氧化矽碳(SiCON)、氧化鉿(HfO 2)、氧化鑭(La 2O 3)、 氧化鋁(Al 2O 3)、氧化鋯(ZrO 2)、其他合適的絕緣材料、前述之多層及/或前述之組合。
在一些實施例中，介電材料204及絕緣材料202由不同材料製成，且在蝕刻選擇性中具有很大差異。在一些實施例中，介電材料204透過使用化學氣相沉積(例如低壓化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、高深寬比製程、可流動化學氣相沉積)、原子層沉積、其他合適的技術或前述之組合沉積。
第7C圖為依據一些實施例，在平坦化製程之後，半導體結構200的剖面示意圖。
進行平坦化製程，以移除介電材料204及絕緣材料202形成於鰭結構104a、104b、104c、104d之上的部分，直到暴露鰭結構104a、104b、104c、104d的上表面。在一些實施例中，平坦化製程為回蝕刻製程或化學機械研磨製程。依據一些實施例，介電材料204的剩下部分形成介電鰭結構206。
依據一些實施例，鰭結構104a形成於介電鰭結構206a與介電鰭結構206b之間，鰭結構104b形成於介電鰭結構206b與介電鰭結構206c之間，鰭結構104c形成於介電鰭結構206c與介電鰭結構206d之間，鰭結構104d形成於介電鰭結構206d與介電鰭結構206e之間。
依據一些實施例，介電鰭結構206a位於P型井區PW1中，介電鰭結構206c位於N型井區NW1中，而介電鰭結構206e位於P型井區PW2中。依據一些實施例，介電鰭結構206b位於P型井區PW1與N型井區NW1之間的邊界處，而介電鰭結構206d位於N型井區NW1與P型井區PW2之間的邊界處。
在一些實施例中，介電鰭結構206a、206b、206c、206d、206e在X方向中延伸。也就是說，依據一些實施例，介電鰭結構206a、206b、206c、206d、206e具有平行於X方向且大致平行於鰭結構104a、104b、104c、104d的縱軸。在一些實施例中，介電鰭結構206也被稱為混合鰭結構，且被配置用於切割閘極堆疊物的部分。鰭結構104a、104b、104c、104d也可被稱為半導體鰭結構。
第7D圖為依據一些實施例，在蝕刻製程之後，半導體結構200的剖面示意圖。
依據一些實施例，使用蝕刻製程(例如乾電漿蝕刻及/或濕化學蝕刻)將絕緣材料202凹陷，直到暴露鰭結構104a、104b、104c、104d的上方鰭元件。依據一些實施例，絕緣材料202的剩下部分形成隔離結構208。
依據一些實施例，隔離結構208圍繞下方鰭元件104L及介電鰭結構206的下部。依據一些實施例，隔離結構208的一部分延伸至介電鰭結構206之下。依據一些實施例，隔離結構208被配置來將半導體結構200的主動區(例如鰭結構104a、104b、104c、104d)電性隔離，且也被稱為淺溝槽隔離部件。
第7E-1及7E-2圖為依據一些實施例，在形成下方層間介電層134之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7E-1及7E-2圖所示，進行參考以上第5B-1至5C-2圖所描述的步驟，進而形成虛設閘極結構112、內部間隔層122、源極/汲極部件124接觸蝕刻停止層132、下方層間介電層134。
在一些實施例中，源極/汲極部件124接觸介電鰭結構206的側壁。依據一些實施例，介電鰭結構206限制了源極/汲極部件124的橫向成長，因此源極/汲極部件124具有較窄的寬度，進而減少源極/汲極部件124與金屬閘極電極層146之間的寄生電容。
此外，由於部件尺寸持續縮小，不同電晶體的相鄰的源極/汲極部件可能在磊晶製程期間連接，這可能導致不期望的橋接問題。在一些實施例中，介電鰭結構206可用以處理源極/汲極部件的橋接問題。因此，可防止不期望的橋接問題，而可實現源極/汲極部件124的尺寸的最大值，這可降低源極/汲極部件與接觸插塞之間的接觸電阻。
第7F圖為依據一些實施例，在形成介電蓋層150之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7F圖所示，進行參考以上第5D-1至5F-2圖所描述的步驟，進而形成最終的閘極堆疊物140、金屬蓋層148及介電蓋層150。
第7G圖為依據一些實施例，在形成閘極隔離結構152之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7G圖所示，閘極隔離結構152形成通過介電蓋層150、金屬蓋層148及最終的閘極堆疊物140，並坐落於介電鰭結構206d上。
第7H圖為依據一些實施例，在形成接觸插塞178a、178b及178c之後，半導體結構200的剖面示意圖。
依據一些實施例，如第7H圖所示，進行參考以上第5H-1至5O-3圖所描述的步驟，進而形成接觸插塞178a、178b及178c。
第8A及8B圖顯示依據一些實施例，形成靜態隨機存取記憶體單元的半導體結構300的各種中間階段的剖面示意圖，其中第8A及8B圖對應至第4圖所示的剖面Y1-Y1。在一些實施例中，半導體結構300用以形成第3圖所示的靜態隨機存取記憶體單元10_1。第8A及8B圖中的實施例相似於第7A圖至第7H圖中的實施例，除了在第8A及8B圖的實施例中，接觸插塞178部分覆蓋介電鰭結構206。
第8A圖為依據一些實施例，在形成接觸開口164a、164b、164c之後，半導體結構300的剖面示意圖。在一些實施例中，如第8A圖所示，接觸開口164a部分暴露介電鰭結構206a，接觸開口164b部分暴露介電鰭結構206c，而接觸開口164c部分暴露介電鰭結構206e。
依據一些實施例，介電鰭結構206具有與下方層間介電層134不同的蝕刻選擇性，並在用於形成接觸開口164a及164c的蝕刻製程及用於形成接觸開口164b的蝕刻製程期間保持大致未被蝕刻。因此，第二遮罩層158的開口圖案160a、160b、160c在Y方向具有較寬的臨界尺寸(CDs)，進而舒緩光微影製程的製程限制。
第8B圖為依據一些實施例，在形成接觸插塞178a、178b、178c之後，半導體結構300的剖面示意圖。
依據一些實施例，如第8B圖所示，進行參考以上第5N-1至5O-3圖所描述的步驟，進而形成接觸插塞178a、178b、178c。在一些實施例中，如第8B圖所示，接觸插塞178a部分覆蓋介電鰭結構206a，接觸插塞178b部分覆蓋介電鰭結構206c，而接觸插塞178c部分覆蓋介電鰭結構206e。
第9A及9B圖顯示依據一些實施例，對應於第4圖所示的剖面Y3-Y3的半導體結構200的剖面示意圖，以顯示到達源極/汲極部件的接觸插塞178d及178e的形成。由於具有相同意義，以相同於第7A至7H圖的參考符號標註第9A及9B圖中的元件或層，且為了簡潔起見，不重複描述。
第9A圖為依據一些實施例，在形成接觸開口164d及164e之後，半導體結構200的剖面示意圖。
依據一些實施例，如第9A圖所示，在形成閘極隔離結構152之後，對第7G圖的半導體結構200進行參考以上第6A至6F圖所描述的步驟，進而形成接觸開口164d及164e。在一些實施例中，如第9A圖所示，接觸開口164d暴露介電鰭結構206b，而接觸開口164e暴露介電鰭結構206d。
第9B圖為依據一些實施例，在形成接觸插塞178d及178e之後，半導體結構200的剖面示意圖。
依據一些實施例，如第9B圖所示，進行參考以上第5N-1至5O-3圖所描述的步驟，進而形成接觸插塞178d及178e。
依據一些實施例，接觸插塞178d的第一部分埋置於源極/汲極部件124a中延伸的位置至比接觸插塞178d的第二部分埋置於源極/汲極部件124b中延伸的位置更深，且接觸插塞178e的第一部分埋置於源極/汲極部件124d中延伸的位置至比接觸插塞178e的第二部分埋置於源極/汲極部件124c中延伸的位置更深。
因此，依據一些實施例， n型通道奈米結構電晶體(例如下拉電晶體PD-2及傳輸閘極電晶體PG-1)可具有相對強效能，而p型通道奈米結構電晶體(例如上拉電晶體PU-2)可具有相對弱效能。因此，可降低飽和電流的阿爾發比(PU Idsat/PG Idsat)，這可增強單元效能(例如降低操作電壓)及/或擴大寫入裕度尺度(例如增加操作速度)。
第10A及10B圖為依據一些實施例，形成半導體結構的方法1000的流程圖。依據一些實施例，方法1000用以形成上述的半導體結構100、200及/或300。
依據一些實施例，在操作1002，在基底102上方形成包含交替堆疊的第一半導體層106及第二半導體層108的堆疊物。依據一些實施例，如第5A-2圖所示，在操作1004，蝕刻堆疊物，以形成鰭結構104a及鰭結構104b。依據一些實施例，如第5C-2圖所示，在操作1006，在鰭結構104a上方形成源極/汲極部件124a，並在鰭結構104b上方形成源極/汲極部件124b。依據一些實施例，如第5C-2圖所示，在操作1008，在源極/汲極部件124a及源極/汲極部件124b上方形成下方層間介電層134。
依據一些實施例，如第5D-2圖所示，在操作1010，移除第一半導體層106，以形成第一組奈米結構109a及第二組奈米結構109b。依據一些實施例，如第5E-2圖所示，在操作1012，形成環繞第一組奈米結構109a及第二組奈米結構109b的閘極堆疊物140。
依據一些實施例，如第5H-2圖所示，在操作1014，在下方層間介電層134上方形成第一遮罩層158。依據一些實施例，第一遮罩層158具有在源極/汲極部件124a上方的開口圖案160a及源極/汲極部件124b上方的開口圖案160b。依據一些實施例，如第5I-2圖所示，在操作1016，形成第二遮罩層162，以覆蓋開口圖案160b，而暴露開口圖案160a。依據一些實施例，如第5J-2圖所示，在操作1018，蝕刻下方層間介電層134及源極/汲極部件124a，以形成接觸開口164a。依據一些實施例，在操作1020，移除第二遮罩層162。
依據一些實施例，如第5K-2圖所示，在操作1022，形成第三遮罩層166，以覆蓋接觸開口164a。依據一些實施例，如第5L-2圖所示，在操作1024，蝕刻下方層間介電層134及源極/汲極部件124b，以形成接觸開口164b。接觸開口164a比接觸開口164b更深。在操作1026，移除第三遮罩層166。
依據一些實施例，如第5N-2圖所示，在操作1028，沿接觸開口164a及接觸開口164b形成黏著層168。依據一些實施例，如第5N-2圖所示，在操作1030，將黏著層168退火，以在源極/汲極部件124a上形成矽化物層172及在源極/汲極部件124b上形成矽化物層172。依據一些實施例，如第5N-2圖所示，在操作1032，在接觸開口164a及接觸開口164b中形成金屬塊狀層174。
如上所述，本發明實施例的方面為有關於形成包含奈米結構電晶體的靜態隨機存取記憶體裝置的半導體結構。依據一些實施例，接觸插塞178a埋置於P型井區PW1中源極/汲極部件124a中的部分延伸的位置至比接觸插塞178b埋置於N型井區NW1中源極/汲極部件124b中延伸的位置更深。因此，依據一些實施例，接觸插塞178a與源極/汲極部件124a之間的接觸面積大於接觸插塞178b與源極/汲極部件124b之間的接觸面積。因此，n型通道奈米結構電晶體可具有相對強的效能，而p型通道奈米結構電晶體可具有相對弱的效能，這樣可增強單元效能(例如降低操作電壓)及/或擴大寫入裕度尺度(例如增加操作速度)。
可提供半導體結構及其形成方法的實施例。半導體結構可包含第一接觸插塞，位於第一奈米結構電晶體的第一源極/汲極部件上，及第二接觸插塞，位於第二奈米結構電晶體的第二源極/汲極部件上。第一奈米結構電晶體及第二奈米結構電晶體可分別作為靜態隨機存取記憶體單元的下拉電晶體及上拉電晶體。第一接觸插塞可部分埋置於第一源極/汲極部件中，且第二接觸插塞可部分埋置於第二源極/汲極部件中。第一接觸插塞的底部可位於比第二接觸插塞的底部更低的位置。因此，可增強靜態隨機存取記憶體單元的效能，且可擴大靜態隨機存取記憶體單元的寫入裕度尺度。
在一些實施例中，提供半導體結構。半導體結構包含第一組奈米結構，堆疊於基底上方，並彼此間隔開；第二組奈米結構，堆疊於基底上方，並彼此間隔開；第一源極/汲極部件，鄰接第一組奈米結構；第二源極/汲極部件，鄰接第二組奈米結構；第一接觸插塞，位於第一源極/汲極部件上，並部分埋置於第一源極/汲極部件中；以及第二接觸插塞，位於第二源極/汲極部件上，並部分埋置於第二源極/汲極部件中，第一接觸插塞的底部低於第二接觸插塞的底部。
在一些其他實施例中，其中第一組奈米結構包含第一奈米結構及第二奈米結構，第一奈米結構為第一組奈米結構的最上方的一個，第二奈米結構為第一組奈米結構的第二最上方的一個，且第一接觸插塞的底部位於第一奈米結構的底表面與第二奈米結構的頂表面之間的水平高度。
在一些其他實施例中，其中第二組奈米結構包含第三奈米結構，第三奈米結構為第二組奈米結構的最上方的一個，且第二接觸插塞的底部位於第三奈米結構的頂表面與第三奈米結構的底表面之間的水平高度。
在一些其他實施例中，其中第一組奈米結構位於P型井區上方，且第二組奈米結構位於N型井區上方。
在一些其他實施例中，其中埋置於第一源極/汲極部件中的第一接觸插塞的第一部分具有從第一源極/汲極部件的頂表面測量至第一接觸插塞的底部的第一尺寸，埋置於第二源極/汲極部件中的第二接觸插塞的第二部分具有從第二源極/汲極部件的頂表面測量至第二接觸插塞的底部的第二尺寸，且第二尺寸與第一尺寸的比值在約0.6至約0.8的範圍中。
在一些其他實施例中，其中第一接觸插塞和第二接觸插塞接觸彼此。
在一些其他實施例中，上述半導體結構更包含第一介電鰭結構及第二介電鰭結構，位於基底上方，其中第一源極/汲極部件位於第一介電鰭結構與第二介電鰭結構之間，並接觸第一介電鰭結構及第二介電鰭結構；接觸蝕刻停止層，沿第一源極/汲極部件、第一介電鰭結構及第二介電鰭結構設置；以及層間介電層，位於接觸蝕刻停止層上方。
在一些其他實施例中，其中第一接觸插塞部分覆蓋第一介電鰭結構的上表面。
在一些其他實施例中，上述半導體結構更包含靜態隨機存取記憶體單元，位於基底上方，包含下拉電晶體，包含第一閘極堆疊物，環繞第一組奈米結構及第一源極/汲極部件；及上拉電晶體，包含第二閘極堆疊物，環繞第二組奈米結構第二源極/汲極部件。
在一些實施例中，提供半導體結構的形成方法，此方法包含在基底上方形成第一鰭結構及第二鰭結構，第一鰭結構包含第一組奈米結構，且第二鰭結構包含第二組奈米結構。此方法也包含在第一鰭結構上方形成第一源極/汲極部件，並在第二鰭結構上方形成第二源極/汲極部件；在第一源極/汲極部件及第二源極/汲極部件上方形成層間介電層；蝕刻層間介電層及第一源極/汲極部件，以在層間介電層及第一源極/汲極部件中形成第一接觸開口；以及蝕刻層間介電層及第二源極/汲極部件，以在層間介電層及第二源極/汲極部件中形成第二接觸開口，第一接觸開口比第二接觸開口更深。
在一些其他實施例中，其中第一鰭結構形成於P型井區中，且第二鰭結構形成於N型井區中。
在一些其他實施例中，上述方法更包含在基底上方形成介電鰭結構，其中介電鰭結構與P型井區與N型井區之間的邊界重疊。
在一些其他實施例中，其中蝕刻第一源極/汲極部件第一時間段，蝕刻第二源極/汲極部件第二時間段，且第一時間段比第二時間段更長。
在一些其他實施例中，上述方法更包含在層間介電層上方形成第一遮罩層，其中第一遮罩層在第一源極/汲極部件上方具有第一開口及在第二源極/汲極部件上方具有第二開口；形成覆蓋第二開口而暴露第一開口的第二遮罩層；以及在蝕刻層間介電層及第一源極/汲極部件之後及在蝕刻層間介電層及第二源極/汲極部件之前，移除第二遮罩層。
在一些其他實施例中，上述方法更包含形成覆蓋第一接觸開口而暴露第二開口的第三遮罩層；以及在蝕刻層間介電層及第二源極/汲極部件之後，移除第三遮罩層。
在一些其他實施例中，上述方法更包含形成堆疊物，堆疊物包含交替堆疊的複數個第一半導體層及複數個第二半導體層；蝕刻堆疊物，以形成第一鰭結構及第二鰭結構；移除第一鰭結構及第二鰭結構的複數個第一半導體層，以分別從第一鰭結構及第二鰭結構的複數個第二半導體層形成第一組奈米結構及第二組奈米結構；以及形成閘極堆疊物環繞第一組奈米結構及第二組奈米結構。
在一些其他實施例中，上述方法更包含沿第一接觸開口及第二接觸開口形成黏著層；以及將黏著層退火，使得黏著層的第一部分在第一源極/汲極部件上形成第一矽化物層，且黏著層的第二部分在第二源極/汲極部件上形成第二矽化物層，其中第一矽化物層與第一源極/汲極部件之間的接觸面積大於第二矽化物層與第二源極/汲極部件之間的接觸面積。
在一些實施例中，提供半導體結構。半導體結構包含下拉電晶體及上拉電晶體。下拉電晶體包含環繞第一組奈米結構及第一源極/汲極部件的第一閘極堆疊物；上拉電晶體包含環繞第二組奈米結構及第二源極/汲極部件的第二閘極堆疊物。半導體結構也包含層間介電層，位於第一源極/汲極部件及第二源極/汲極部件上方；第一接觸插塞，在層間介電層中，且在第一源極/汲極部件上；以及第二接觸插塞，在層間介電層中，且在第二源極/汲極部件上，第一接觸插塞與第一源極/汲極部件之間的第一接觸面積大於第二接觸插塞與第二源極/汲極部件之間的第二接觸面積。
在一些其他實施例中，其中第一組奈米結構形成於P型井區中，且第二組奈米結構形成於N型井區中。
在一些其他實施例中，其中下拉電晶體更包含第三源極/汲極部件，上拉電晶體更包含第四源極/汲極部件，且半導體結構更包含:第三接觸插塞，在層間介電層中且在第三源極/汲極部件及第四源極/汲極部件上，其中第三接觸插塞具有接觸第三源極/汲極部件的第一底表面及接觸第四源極/汲極部件的第二底表面，第三接觸插塞的第一底表面低於第三接觸插塞的第二底表面。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10,10_1,10_2,10_3,10_4:靜態隨機存取記憶體單元 20A:帶狀單元 20B:邊緣單元 30:靜態隨機存取記憶體 100,200,300:半導體結構 102:基底 104,104a,104b,104c,104d:鰭結構 104L:下方鰭元件 106:第一半導體層 108:第二半導體層 109,109a,109b,109c,109d:奈米結構 109a1,109b1:最上方奈米結構 109a2:第二最上方奈米結構 110,208:隔離結構 112:虛設閘極結構 114:虛設閘極介電層 116:虛設閘極電極層 118:閘極間隔層 120,120a,120b,120c,120d:源極/汲極凹口 122:內部間隔層 124,124a,124b,124c,124d:源極/汲極部件 126:未摻雜層 128:阻障層 130:塊狀層 132:接觸蝕刻停止層 134:下方層間介電層 136:閘極溝槽 138:間隙 140,140a,140b,140c,140d:閘極堆疊物 142:界面層 144:閘極介電層 146:金屬閘極電極層 148:金屬蓋層 150:介電蓋層 152:閘極隔離結構 154:上方層間介電層 156:第一遮罩層 158:第二遮罩層 160a,160b,160c,160d,160d1,160e,160e1:開口圖案 162:第三遮罩層 164a,164b,164c,164d,164e:接觸開口 164d1,164e1:第一部分 164d2,164e2:第二部分 164a1,164b1,178a1,178b1:底部末端 166:第四遮罩層 168:黏著層 170:阻障層 172:矽化物層 174:金屬塊狀層 178a,178b,178c,178d,178e,178f,178g,178h:接觸插塞 202:絕緣材料 204:介電材料 206,206a,206b,206c,206d,206e:介電鰭結構 1000:方法 1002,1004,1006,1008,1010,1012,1014,1016,1018,1020,1022,1024,1026,1028, 1030,1032:操作 D1:第一尺寸 D2:第二尺寸 D3:第三尺寸 D4:第四尺寸 D5:第五尺寸 CH:通道區 SD1,SD2:源極/汲極區 GP:組 PG-1,PG-2:傳輸閘極電晶體 PU-1,PU-2:上拉電晶體 PD-1,PD-2:下拉電晶體 IS-1,IS-2:隔離電晶體 WL:字元線 BL:位元線 BLB:互補位元線 N1,N2:節點 NW1,NW2:N型井區 PW1,PW2,PW3:P型井區 Inverter-1, Inverter-2:反相器 VDD:電源供應節點 VSS:接地線
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據本發明一些實施例，靜態隨機存取記憶體(static random access memory，SRAM)的簡化圖。 第2A圖顯示依據本發明一些實施例，單埠的靜態隨機存取記憶體單元。 第2B圖顯示依據本發明一些實施例，第2A圖的靜態隨機存取記憶體單元的替代範例。 第3圖顯示依據本發明一些實施例，第1圖的一組GP靜態隨機存取記憶體的布局。 第4圖為依據本發明一些實施例，靜態隨機存取記憶體單元的半導體結構的透視圖。 第5A-1、5A-2、5B-1、5B-2、5B-3、5C-1、5C-2、5D-1、5D-2、5E-1、5E-2、5F-1、5F-2、5G-1、5G-2、5H-1、5H-2、5I-1、5I-2、5J-1、5J-2、5K-1、5K-2、5L-1、5L-2、5M-1、5M-2、5M-3、5N-1、5N-2、5O-1、5O-2、5O-3圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構的各種中間階段的剖面示意圖。 第6A、6B、6C、6D、6E、6F、6G圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構的各種中間階段的剖面示意圖。 第7A、7B、7C、7D、7E-1、7E-2、7F、7G、7H圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構的各種中間階段的剖面示意圖。 第8A和8B圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構的各種中間階段的剖面示意圖。 第9A和9B圖為依據本發明一些實施例，形成靜態隨機存取記憶體單元的半導體結構的各種中間階段的剖面示意圖。 第10A和10B圖為依據本發明一些實施例，形成半導體結構的方法的流程圖。
100:半導體結構
102:基底
104L:下方鰭元件
108:第二半導體層
109a,109b:奈米結構
118:閘極間隔層
122:內部間隔層
124a,124b:源極/汲極部件
126:未摻雜層
128:阻障層
130:塊狀層
132:接觸蝕刻停止層
134:下方層間介電層
140:閘極堆疊物
142:界面層
144:閘極介電層
146:金屬閘極電極層
148:金屬蓋層
150:介電蓋層
168:黏著層
170:阻障層
172:矽化物層
174:金屬塊狀層
178a,178b:接觸插塞
NW1:N型井區
PW1:P型井區

Claims (20)

  1. 一種半導體結構，包括: 一第一組奈米結構，堆疊於一基底上方，並彼此間隔開； 一第二組奈米結構，堆疊於該基底上方，並彼此間隔開； 一第一源極/汲極部件，鄰接該第一組奈米結構； 一第二源極/汲極部件，鄰接該第二組奈米結構； 一第一接觸插塞，位於該第一源極/汲極部件上，並部分埋置於該第一源極/汲極部件中；以及 一第二接觸插塞，位於該第二源極/汲極部件上，並部分埋置於該第二源極/汲極部件中，其中該第一接觸插塞的底部低於該第二接觸插塞的底部。
  2. 如請求項1之半導體結構，其中該第一組奈米結構包含一第一奈米結構及一第二奈米結構，該第一奈米結構為該第一組奈米結構的最上方的一個，該第二奈米結構為該第一組奈米結構的第二最上方的一個，且該第一接觸插塞的底部位於該第一奈米結構的底表面與該第二奈米結構的頂表面之間的水平高度。
  3. 如請求項1之半導體結構，其中該第二組奈米結構包含一第三奈米結構，該第三奈米結構為該第二組奈米結構的最上方的一個，且該第二接觸插塞的底部位於該第三奈米結構的頂表面與該第三奈米結構的底表面之間的水平高度。
  4. 如請求項1之半導體結構，其中該第一組奈米結構位於一P型井區上方，且該第二組奈米結構位於一N型井區上方。
  5. 如請求項1之半導體結構，其中埋置於該第一源極/汲極部件中的該第一接觸插塞的一第一部分具有從該第一源極/汲極部件的頂表面測量至該第一接觸插塞的底部的一第一尺寸，埋置於該第二源極/汲極部件中的該第二接觸插塞的一第二部分具有從該第二源極/汲極部件的頂表面測量至該第二接觸插塞的底部的一第二尺寸，且該第二尺寸與該第一尺寸的比值在約0.6至約0.8的範圍中。
  6. 如請求項1之半導體結構，其中該第一接觸插塞和該第二接觸插塞接觸彼此。
  7. 如請求項1之半導體結構，更包括: 一第一介電鰭結構及一第二介電鰭結構，位於該基底上方，其中該第一源極/汲極部件位於該第一介電鰭結構與該第二介電鰭結構之間，並接觸該第一介電鰭結構及該第二介電鰭結構； 一接觸蝕刻停止層，沿該第一源極/汲極部件、該第一介電鰭結構及該第二介電鰭結構設置；以及 一層間介電層，位於該接觸蝕刻停止層上方。
  8. 如請求項7之半導體結構，其中該第一接觸插塞部分覆蓋該第一介電鰭結構的上表面。
  9. 如請求項1之半導體結構，更包括: 一靜態隨機存取記憶體單元，位於該基底上方，包括: 一下拉電晶體，包括一第一閘極堆疊物，環繞該第一組奈米結構及該第一源極/汲極部件；及 一上拉電晶體，包括一第二閘極堆疊物，環繞該第二組奈米結構及該第二源極/汲極部件。
  10. 一種半導體結構的形成方法，包括: 在一基底上方形成一第一鰭結構及一第二鰭結構，其中該第一鰭結構包含一第一組奈米結構，且該第二鰭結構包含一第二組奈米結構； 在該第一鰭結構上方形成一第一源極/汲極部件，並在該第二鰭結構上方形成一第二源極/汲極部件； 在該第一源極/汲極部件及該第二源極/汲極部件上方形成一層間介電層； 蝕刻該層間介電層及該第一源極/汲極部件，以在該層間介電層及該第一源極/汲極部件中形成一第一接觸開口；以及 蝕刻該層間介電層及該第二源極/汲極部件，以在該層間介電層及該第二源極/汲極部件中形成一第二接觸開口，其中該第一接觸開口比該第二接觸開口更深。
  11. 如請求項10之半導體結構的形成方法，其中該第一鰭結構形成於一P型井區中，且該第二鰭結構形成於一N型井區中。
  12. 如請求項11之半導體結構的形成方法，更包括: 在該基底上方形成一介電鰭結構，其中該介電鰭結構與該P型井區與該N型井區之間的一邊界重疊。
  13. 如請求項10之半導體結構的形成方法，其中蝕刻該第一源極/汲極部件一第一時間段，蝕刻該第二源極/汲極部件一第二時間段，且該第一時間段比該第二時間段更長。
  14. 如請求項10之半導體結構的形成方法，更包括: 在該層間介電層上方形成一第一遮罩層，其中該第一遮罩層在該第一源極/汲極部件上方具有一第一開口及在該第二源極/汲極部件上方具有一第二開口； 形成覆蓋該第二開口而暴露該第一開口的一第二遮罩層；以及 在蝕刻該層間介電層及該第一源極/汲極部件之後及在蝕刻該層間介電層及該第二源極/汲極部件之前，移除該第二遮罩層。
  15. 如請求項14之半導體結構的形成方法，更包括: 形成覆蓋該第一接觸開口而暴露該第二開口的一第三遮罩層；以及 在蝕刻該層間介電層及該第二源極/汲極部件之後，移除該第三遮罩層。
  16. 如請求項10之半導體結構的形成方法，更包括: 形成一堆疊物，該堆疊物包含交替堆疊的複數個第一半導體層及複數個第二半導體層； 蝕刻該堆疊物，以形成該第一鰭結構及該第二鰭結構； 移除該第一鰭結構及該第二鰭結構的該複數個第一半導體層，以分別從該第一鰭結構及該第二鰭結構的該複數個第二半導體層形成該第一組奈米結構及該第二組奈米結構；以及 形成一閘極堆疊物環繞該第一組奈米結構及該第二組奈米結構。
  17. 如請求項10之半導體結構的形成方法，更包括: 沿該第一接觸開口及該第二接觸開口形成一黏著層；以及 將該黏著層退火，使得該黏著層的一第一部分在該第一源極/汲極部件上形成一第一矽化物層，且該黏著層的一第二部分在該第二源極/汲極部件上形成一第二矽化物層，其中該第一矽化物層與該第一源極/汲極部件之間的接觸面積大於該第二矽化物層與該第二源極/汲極部件之間的接觸面積。
  18. 一種半導體結構，包括: 一下拉電晶體，包括環繞一第一組奈米結構及一第一源極/汲極部件的一第一閘極堆疊物； 一上拉電晶體，包括環繞一第二組奈米結構及一第二源極/汲極部件的一第二閘極堆疊物； 一層間介電層，位於該第一源極/汲極部件及該第二源極/汲極部件上方； 一第一接觸插塞，在該層間介電層中，且在該第一源極/汲極部件上；以及 一第二接觸插塞，在該層間介電層中，且在該第二源極/汲極部件上，其中該第一接觸插塞與該第一源極/汲極部件之間的一第一接觸面積大於該第二接觸插塞與該第二源極/汲極部件之間的一第二接觸面積。
  19. 如請求項18之半導體結構，其中該第一組奈米結構形成於一P型井區中，且該第二組奈米結構形成於一N型井區中。
  20. 如請求項18之半導體結構，其中該下拉電晶體更包括一第三源極/汲極部件，該上拉電晶體更包括一第四源極/汲極部件，且該半導體結構更包括: 一第三接觸插塞，在該層間介電層中且在該第三源極/汲極部件及該第四源極/汲極部件上，其中該第三接觸插塞具有接觸該第三源極/汲極部件的一第一底表面及接觸該第四源極/汲極部件的一第二底表面，該第三接觸插塞的該第一底表面低於該第三接觸插塞的該第二底表面。
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